JPH0527882A - デ−タ入力システムの制御方法 - Google Patents

Abstract

(57)【要約】 【目的】 予め準備された複数の入力装置を任意に接続
することにより、最適な入力システムを構築する。ま
た、入力装置を接続するためのコネクタを最小限にし
て、装置の小型化を実現する。 【構成】 主装置と複数の従装置を直列接続して構成
し、それぞれ双方向のデ−タ線と制御信号線を共通に接
続する。制御信号が一定時間以上特定レベルを保持した
ときデ−タの送出を可能にし、この条件が満たされない
ときにはデ−タの送出を保留する。デ−タ送信権を有す
る従装置は、下位の従装置がデ−タを送信できないレベ
ル側に下位インタフェ−スを固定する一方、送出するデ
−タがない従装置は上位と下位のインタフェ−ス線を接
続した状態で制御信号を監視する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力機器を直列に接続
して、任意の入力システムを構築することができるデ−
タ入力システムに関し、詳しくは、主たる入力装置とし
てのキ−ボ−ドに補助入力装置としてのテンキ−パッド
やバ−コ−ドリ−ダ等を接続したワ−ドプロセッサやパ
−ソナルコンピュ−タのデ−タ入力システムの制御方法
に関するものである。

【０００２】

【従来の技術】従来より、ワ−ドプロセッサやパ−ソナ
ルコンピュ−タのデ−タ入力装置としては、主としてキ
−ボ−ドやマウス等が使用されていた。しかし、これら
の他にも、デ−タ入力装置としては、テンキ−パッド、
バ−コ−ドリ−ダ、ライトペン、あるいはタッチパネル
等の種々のものがある。いま、例えば、キ−ボ−ドを主
たる入力装置とし、その他、オプションとしてのテンキ
−パッドおよびバ−コ−ドリ−ダからなる入力システム
を構成する場合には、図２の２ａ〜２ｃに示すような接
続構成をとっている。すなわち、図２ａは、処理装置
に、オプション機器であるテンキ−パッドやバ−コ−ド
リ−ダのためのコネクタおよび電子回路を標準装備して
いるものである。しかし、このシステムでは、各機器が
並列に処理装置に接続されるために、接続ケ−ブルが煩
雑となる上、装置の小型化を困難にしている。また、図
２ｂは、標準入力装置であるキ−ボ−ドにテンキ−パッ
ドとバ−コ−ドリ−ダのためのコネクタを設けたもので
ある。このシステムでは、上記図２ａの問題点を一部解
決することができ、処理装置にコネクタを標準装備する
必要はないが、キ−ボ−ドにテンキ−パッドやバ−コ−
ドリ−ダのコネクタを装備しておく必要があり、その結
果、キ−ボ−ドの小型化が困難である他、キ−ボ−ドに
接続されるケ−ブルが多くなり、煩雑さが増大するとい
う問題があった。

【０００３】また、図２ａおよび図２ｂでは、入力シス
テムを構成する機器が限定されており、他の入力機器を
接続する場合には、処理装置に直接接続する以外に方法
がなかった。図２ｃは、図２ｂに示すテンキ−パッドの
上位インタフェ−スをキ−ボ−ドの上位インタフェ−ス
と同じにし、テンキ−パッドの下位インタフェ−スとし
て処理装置と同じキ−ボ−ドインタフェ−スを持たせた
ものである。図２ｄは、テンキ−パッドを必要としない
場合の接続方法であって、キ−ボ−ドの上位インタフェ
−スを処理装置に直接接続することができる。このシス
テムでは、各機器が搭載するコネクタは必要最小限で済
むとともに、機器が直列に接続されているためにケ−ブ
ルも整理し易く、操作性を低下させることも少ないが、
オプション機器であるテンキ−パッドにリピ−ト機能、
多重打鍵処理機能等の多くの機能を持たせる必要がある
ので、原価的な問題の他に装置の小型化が困難となる。
なお、リピ−ト機能とは、キ−を押し続けるとそのキ−
に対応したデ−タが連続して入力される機能であり、タ
イパ−マチック機能とも呼ばれる。また、多重打鍵機能
とは、複数のキ−が同時に押下されたとき、異常なデ−
タを出力することを防止する機能であって、２キ−ロ−
ルオ−バ、Ｎキ−ロ−ルオ−バ等がある。

【０００４】

【発明が解決しようとする課題】このように、従来のデ
−タ入力システムのうち、処理装置に並列に各入力装置
を接続するものは、処理装置に各入力装置用のコネクタ
と電子回路を標準装備しなければならず、接続ケ−ブル
が煩雑となり、かつ処理装置の小型化が困難になるとい
う問題がある。また、処理装置に主入力装置であるキ−
ボ−ドのみを接続し、キ−ボ−ドの下位にその他の入力
装置を接続するものは、キ−ボ−ドにその他の入力装置
のコネクタを装備しておく必要があるので、キ−ボ−ド
の小型化が困難となり、キ−ボ−ドに接続されるコネク
タの煩雑さが改善できない。さらに、これらのシステム
では、入力システムを構成する機器が限定され、他の入
力機器を接続する場合には、処理装置に直接接続する以
外に方法がないという問題もある。本発明の目的は、こ
れら従来の課題を解決し、各種の入力装置を任意に接続
しすることができ、これらを接続するためのコネクタを
最小限ですませ、かつ装置の小型化が可能なデ−タ入力
システムの制御方法を提供することにある。

【０００５】

【課題を解決するための手段】上記目的を達成するた
め、本発明のデ−タ入力システムの制御方法は、（イ）
処理装置に直接接続される入力装置（主装置）と、主装
置に接続された双方向のデ−タ線および制御信号線に共
通に接続された複数の入力装置（従装置）とで構成され
るデ−タ入力システムであって、主装置および従装置
は、制御信号が予め定めた時間以上特定の信号レベルを
保持したときデ−タの送出が可能であり、条件を満足し
ないときにはデ−タの送出を保留し、主装置に対してデ
−タを送出する従装置は、条件が満足することを検出し
た後、下位インタフェ−スの制御信号を下位の従装置が
デ−タを送信できないレベルに固定して、デ−タを送出
し、また送出すべきデ−タがない場合には、上位インタ
フェ−スと下位インタフェ−スとを接続した状態で制御
信号を監視することに特徴がある。また、（ロ）主装置
は、任意の従装置との間でデ−タの送受信中に、制御信
号を制御することにより従装置の送信権を継続させるよ
うにしたことにも特徴がある。また、（ハ）従装置は、
送出するデ−タの第１バイト目を制御符号として送出
し、制御符号により主装置に対してデ−タの処理手順を
示すことにも特徴がある。さらに、（ニ）従装置におけ
る送信権の優先度を決定する場合、制御信号を監視して
自装置からデ−タの送出が可能であるか否かを判断する
までの時間を短縮ないし延長することにより、従装置の
送信権の優先度を高めたり、下げたりすることにも特徴
がある。さらに、（ホ）従装置のうち末端に接続された
従装置は、下位インタフェ−スを有しないことにも特徴
がある。

【０００６】

【作用】本発明においては、（イ）処理装置に直接接続
される主装置（入力装置）とそれに接続される従装置
（入力装置）とで構成され、主装置は上位の処理装置に
接続するための上位インタフェ−スと、従装置に接続す
るための下位インタフェ−スとを備えるとともに、従装
置もそれぞれ上位インタフェ−スと下位インタフェ−ス
とを備える。（ロ）また、従装置は、送出するデ−タの
処理方法を主装置に対して指定するための符号をデ−タ
の先頭に付加することにより、主装置はこの符号を認識
して、処理装置に整合したインタフェ−ス手順に変換し
て送出する。（ハ）上位インタフェ−スと下位インタフ
ェ−スとは、１本のデ−タ線と１本の制御信号とを含
み、いずれも上位装置と下位装置の両方から信号を送出
できる双方向性の信号線とし、真値をロ−レベルとし、
偽値を高インピ−ダンスのハイレベルとする。（ニ）主
装置と従装置との間の転送デ−タの形式は、ビットシリ
アル信号であり、ロ−レベルのスタ−トビットで始まり
ハイレベルのストップビットで終了する。（ホ）従装置
のデ−タ送出は、デ−タ線をロ−レベルとしてスタ−ト
ビットを送出した後、制御信号をロ−レベルにして、主
装置にスタ−トビットの受信を要求し、その後所定のタ
イミングで制御信号をハイレベルに戻し、スタ−トビッ
トの送出を完了する。その後、さらに所定の時間を置い
てデ−タ線に第１ビットを送出し、同じようにしてスト
ップビットまでを順次送出した後、制御信号をハイレベ
ルとしてそのデ−タの送出を終了する。（ヘ）従装置
は、デ−タ送出中に制御信号をハイレベルとしたとき、
上位インタフェ−スの制御信号線がハイレベルになって
いるか否かを認識し、ハイレベルになっていない場合に
は、そのデ−タの送出を中断して次の送信の機会に再度
送出する。（ト）主装置は、従装置から出力されたデ−
タにエラ−を検出した場合には、所定時間以内に再送要
求コマンドを発行する。（チ）従装置は、再送要求コマ
ンドを受信すると、所定時間以内にそのデ−タの再送を
開始する。（リ）主装置は、従装置から出力されたデ−
タが正常に受信できたときには、所定時間以内に続送要
求コマンドを発行する。（ヌ）従装置は、続送要求コマ
ンドを受信すると、所定時間以内に次の送出デ−タの送
出を開始する。次に、送出すべきデ−タが無い場合に
は、上位インタフェ−スと下位インタフェ−スを接続し
て、送信権を放棄する。（ル）従装置は、常に上位イン
タフェ−スの制御信号を監視して、制御信号が一定時間
以上ハイレベルを維持したときには必要に応じてデ−タ
の送出を行うことができる。（ワ）上位インタフェ−ス
における制御信号が上記条件を満足しないときには、送
出すべきデ−タが発生してもそのデ−タの送出を保留す
る。（カ）従装置がデ−タ送出をする場合、デ−タの送
出が可能であることを確認した後に、下位インタフェ−
スの制御信号をロ−レベルに固定する。（チ）デ−タの
送出を行わない従装置は、上位インタフェ−スと下位イ
ンタフェ−スとを接続して、制御信号の監視を行う。こ
れにより、複数の入力装置を簡単な構成で接続できるイ
ンタフェ−スを実現することができ、コネクタを最小限
にし、装置の小型化を容易にするとともに、システムの
構成要素を容易に拡充することができる。

【０００７】

【実施例】以下、本発明の一実施例を示すデ−タ入力シ
ステムの構成図である。図３では、主装置１に３台の従
装置２ａ〜２ｃが接続されている構成を示す。従装置２
ａ，２ｂは、各々上位インタフェ−スと下位インタフェ
−スとを有し、上位インタフェ−スは他の従装置または
主装置１に接続される。また、従装置２ｃは、上位イン
タフェ−スのみを有している。主装置１は、主入力装置
であるキ−ボ−ドが適当であり、従装置は必要に応じて
テンキ−パッドやバ−コ−ドリ−ダ、磁気カ−ドリ−ダ
等が使用される。特に、バ−コ−ドリ−ダ等は手持ち装
置であって、下位インタフェ−スを持つと操作性が低下
するため、最下位の従装置２ｃをバ−コ−ドリ−ダにす
ることが適当である。前述のように、デ−タの先頭に付
加される１バイトの制御符号は、従装置の出力するデ−
タの処理方法を主装置に指定するものである。すなわ
ち、従装置の送出デ−タの内容は、テンキ−パッドの場
合には１バイトのキ−の物理的なアドレス情報であり、
磁気カ−ドリ−ダでは７ビットの文字コ−ドにパリティ
ビットを付加した最大７２バイトのデ−タが送出され
る。また、テンキ−パッド等の打鍵入力機器では、一般
的にアドレス情報にキ−が押下されたこと、または離さ
れたことを表わす情報が付加される。この理由は、特定
のキ−が所定の時間以上押下し続けると、主装置がその
キ−情報を所定の間隔で連続して出力するように、リピ
−ト動作を行わせるためである。テンキ−パッド等で
は、このリピ−ト動作の要否も上記制御符号により表わ
す。主装置は、この付加情報によりデ−タの処理方法を
選択することができる。

【０００８】従装置は、常時、上位インタフェ−スの制
御信号を監視している。制御信号が一定時間以上ハイレ
ベルを維持したときには、従装置からデ−タを送出する
ことができるが、複数の従装置が同時にデ−タの送出を
開始すると、デ−タの衝突が発生する。この衝突を防止
するため、従装置はデ−タを送出する場合には、デ−タ
の送出が可能であることを確認してから下位インタフェ
−スの制御信号をロ−レベルに固定して、デ−タ線を切
り離す。従装置からデ−タを送出する場合には、デ−タ
線にデ−タビットを出力した後、制御信号をロ−レベル
にして主装置にこのビットの受信を要求し、その後、所
定のタイミングで制御信号をハイレベルに戻す。このと
き、より上位の装置が制御信号をロ−レベルに固定して
いる場合には、それより下位の従装置から見ると出力信
号と制御信号の不一致が発生する。この不一致により従
装置はは送信禁止状態を認識して、そのデ−タの送出を
中断し、次の送出の機会に改めて再送する。このよう
に、制御信号は双方向性の信号線で構成されているの
で、下位インタフェ−スから信号を送出しているとき
に、上位装置はその信号をロ−レベルに固定することが
できる。

【０００９】前述のように、複数の従装置が同時にデ−
タの送出を開始したときには、最上位の従装置が送信権
を獲得することになるが、一旦送信権を獲得した従装置
がデ−タの送出の途中で上位装置より送信権を奪われる
ような動作は禁止する必要がある。このために、下位装
置からデ−タの送出を開始した後は、その従装置が送信
権を放棄するまでは、上位装置は下位インタフェ−スを
上位インタフェ−スに接続したままの状態で、制御信号
を監視することにより、制御信号が一定時間以上ハイレ
ベルを維持するまではデ−タの送出を行わないようにす
る。この監視時間をＴ１とし、主装置が従装置から出力
されたデ−タに対して再送要求コマンドまたは続送要求
コマンドを発行するまでの時間をＴ２とし、そのコマン
ドに対して従装置がデ−タの送出を開始するまでの時間
をＴ３としたとき、次の公式が成立するようにする。 Ｔ１＞Ｔ２，Ｔ１＞Ｔ３ ・・・・・・・・・・・・・（１） すなわち、Ｔ１をＴ２，Ｔ３のいずれよりも大きくとる
ことにより、その装置よりも下位に位置する従装置が行
っているデ−タの送出を妨害することを防止することが
できる。

【００１０】図１は、本発明の一実施例を示すデ−タ入
力システムの動作原理説明図であり、図４は図１におけ
る２ａまたは２ｂの従装置の内部構成を示すブロック図
である。 図１では、デ−タ入力システムの一例とし
て、下位インタフェ−スを有する２台の従装置２ａ，２
ｂと、下位インタフェ−スを持たない従装置２ｃと、主
装置１からなる構成を示す。図１において、１０１ａ〜
１０１ｃは制御信号、１０２ａ〜１０２ｃはデ−タ線、
１０ａ〜１０ｃは制御信号制御部、１１ａ〜１１ｃはデ
−タ送受信部である。図４に示すように、従装置は上位
インタフェ−スを下位インタフェ−スとア−スに切り替
えるスイッチ回路１３と、制御信号送受信部１２とを有
している。ステッチ回路１３は、図１における制御信号
制御部１０内に存在する。図４の左側の制御信号線１０
１は上位装置（主装置１または上位の従装置）に接続さ
れ、右側の制御信号線１０１は下位装置（下位の従装
置）に接続されている。制御信号制御部は、図４に示す
ように、上位インタフェ−スの制御信号１０１を制御信
号送受信部１２に接続するとともに、スイッチ回路１３
にも接続するが、ここではア−ス電位には切り離され
て、下位の従装置に接続されているので、下位インタフ
ェ−スの制御信号として接続されている。スイッチ回路
１３が反対側のア−ス電位に切り換えられると、下位イ
ンタフェ−スの制御信号はロ−レベルに固定される。な
お、制御信号制御部とデ−タ送受信部は、図示されてい
ないマイクロコンピュ−タおよびそのプログラムにより
制御されている。本実施例では、転送デ−タは１ビット
のスタ−トビットと、８ビットのデ−タと、１ビットの
パリティビットと、１ビット以上のストップビットの合
計１１ビットで構成されている。そして、スタ−トビッ
トはロ−レベル、ストップビットはハイレベル、デ−タ
の‘１’はロ−レベル、デ−タの‘０’はハイレベルと
する。デ−タの転送速度は１００μＳ／ビットとする。
ただし、これらの条件は、簡単なハ−ドウェアおよびプ
ログラムの変更により、任意に設定することができる。

【００１１】図１において、従装置２ａ〜２ｃは、図４
に示す制御信号送受信部１２で常時制御信号を監視して
おり、制御信号が２ｍＳ以上ハイレベルを持続しない限
り、例えオペレ−タの入力操作により送出すべきデ−タ
が発生しても、これを送出しないものとする。また、送
出すべきデ−タを持たない従装置は、上位インタフェ−
スと下位インタフェ−スとを接続した状態で制御信号を
監視している。従装置がデ−タを送出する場合には、デ
−タ線をロ−レベルにしてスタ−トビットを送出した
後、制御信号線をロ−レベルにして主装置にスタ−トビ
ットの受信を要求し、５０μＳ後にハイレベルに戻し
て、その後さらに５０μＳの時間を置いてスタ−トビッ
トの送出を完了する。続いてデ−タ線に第１ビットを送
出し、以下、同じようにストップビットまでを順次送出
する。ストップビットの送出を終了すると、制御信号お
よびデ−タ線をハイレベルにしたままの状態で、主装置
の応答デ−タを受信する。デ−タを送出する場合には、
スタ−トビットの送出と同時に下位インタフェ−スの制
御信号線をロ−レベルに固定して、下位インタフェ−ス
のデ−タ線を切り離す。従装置２ａと従装置２ｂとが同
時にデ−タを送出開始した場合には、従装置２ｂから見
ると、従装置２ａは制御信号線をロ−レベルに固定して
いるため、スタ−トビットを送出した後、制御信号をハ
イレベルにしたとき制御信号線がハイレベルにならな
い。この状態を検出することにより、従装置２ｂは上位
の従装置２ａに送信権を獲得されたことを認識する。こ
の場合、従装置２ｂは制御信号を監視しながら、次に２
ｍＳ以上ハイレベルを継続するまで送出しようとしたデ
−タを保留する。従装置２ｂと従装置２ｃが同時にデ−
タを送出しようとした場合には、従装置２ｃが前述の２
ｂと同じ動作を行ってデ−タの送出を中断し、従装置２
ｂが送信権を獲得する。

【００１２】一方、主装置は従装置から送出されたデ−
タを受信すると、パリティチェックを行って、その結果
パリティエラ−が検出されると、再送要求コマンドを
０．５ｍＳ以内に送出し、またパリティエラ−が検出さ
れないときには、続送要求コマンドを０．５ｍＳ以内に
送出する。主装置のデ−タ送出の手順は、先ずデ−タ線
をロ−レベルにしてスタ−トビットを送出する。スタ−
トビットを検出した従装置は、制御信号線をロ−レベル
にして、主装置に対してスタ−トビットを受信したこと
を報告し、５０μＳ後にハイレベルに戻す。主装置は制
御信号がロ−レベルになったことを認知すると、１００
μＳ以内にデ−タの第１ビットをデ−タ線に送出する。
従装置は制御信号をハイレベルにしたままの状態で、５
０μＳの時間を置いて第１ビットを受信し、制御信号線
をロ−レベルにして主装置に対して第２ビットの送出を
要求する。以下、同じようにして主装置はストップビッ
トまでを順次送出する。送信権を有する従装置は、受信
動作が完了すると、制御信号をハイレベルにしたままの
状態でその受信デ−タを解析し、再送要求コマンドを受
信したときは０．５ｍＳ以内に同一デ−タの送出を開始
し、続送要求コマンドを受信した場合には次のデ−タの
送出に移る。このとき、次に送出するデ−タが無い場合
には、上位インタフェ−スを下位インタフェ−スに接続
して送信権を放棄する。送信権を放棄した従装置よりも
上位に位置する従装置は、その後下位インタフェ−スの
制御信号はハイレベルのままの状態で２ｍＳ以上が経過
したため、下位の従装置の送信が終了したことを認識
し、また送信権を放棄した従装置より下位に位置する従
装置は、上位インタフェ−スの制御信号がハイレベルの
ままの状態で２ｍＳ以上が経過したため、上位の従装置
の送出が終了したことを認識する。

【００１３】以下、図５により制御信号送受信動作を、
また図６によりデ−タ送受信動作を、それぞれ詳述す
る。図５は、図１における任意の従装置の制御信号制御
部の論理ブロック図である。図５において、３１〜３３
はＮＡＮＤゲ−トであり、特に３１と３３にはオ−プン
コレクタタイプのゲ−トを使用する。３６〜３９はイン
バ−タであり、特に３８はオ−プンコレクタタイプのイ
ンバ−タである。ＮＡＮＤゲ−ト３１，３２は、上位装
置に制御信号を送出する際の制御に用いられ、ＮＡＮＤ
ゲ−ト３３は上位装置から送られてきた制御信号を下位
に伝達するための制御に用いられる。信号線３０１は下
位インタフェ−スの制御信号線、３０２は上位インタフ
ェ−スの制御信号線である。信号線３０７は送信要求線
であり、下位インタフェ−スの制御信号線３０１に送信
要求をする場合には、信号線３０７にハイレベルを入力
する。ＮＡＮＤゲ−ト３３の入力３０５（ＵＣＳ：アッ
パ−クロックセレクト）は、フリップフロップ３４のセ
ット出力３０５がそのまま入力信号（ＵＣＳ）となる。
また、ＮＡＮＤゲ−ト３２の入力３０６（ＬＣＳ：ロア
−クロックセレクト）は、フリップフロップ３４のリセ
ット出力３０６（ＬＣＳ）がそのまま入力信号（ＬＣ
Ｓ）となる。また、ＮＡＮＤゲ−ト３１の入力３０３
は、この従装置における入力信号である。さらに、信号
線３０４は、上位装置から送られてくる上位インタフェ
−スの制御信号である。デ−タ送信時に、デ−タ線にス
タ−トビットを送出すると同時に、信号線３０７をハイ
レベルとして下位インタフェ−スの制御信号線３０１を
ロ−レベルに固定する。それと同時に、フリップフロッ
プ３４をセットして、信号線３０５（ＵＣＳ）をハイレ
ベルに、また信号線３０６（ＬＣＳ）をロ−レベルに固
定する。ＬＣＳ信号はＮＡＮＤゲ−ト３２の入力の一方
にも接続されているので、この信号がロ−レベルにされ
ると下位インタフェ−スの制御信号は上位インタフェ−
スから開放される。すなわち、ＮＡＮＤゲ−ト３２はス
イッチ回路の機能を果す。この従装置の出力する制御信
号は、信号線３０３からＮＡＮＤゲ−ト３１を通って上
位インタフェ−スに送出される。

【００１４】この従装置は、送出すべきデ−タが無いと
きには、信号線３０７をロ−レベルに固定しておく。こ
の場合、信号線３０１はインバ−タ３７、ＮＡＮＤゲ−
ト３２，３１を介して信号線３０２に接続され、信号線
３０２はインバ−タ３６、ＮＡＮＤゲ−ト３３を介して
信号線３０１に接続される。すなわち、信号線３０１と
３０２とは、同じ論理レベルとなっている。これによ
り、ＮＡＮＤゲ−ト３３を介して上位インタフェ−ス信
号線３０２から下位インタフェ−ス信号線３０１へ、信
号がそのまま伝達されることになる。一方、信号３０１
と３０２とは、各々インバ−タ３７と３６を介してエク
スクル−シブオア（ＥＯＲ）回路３５に接続されてお
り、ＥＯＲ回路３５は信号線３０１と３０２の論理レベ
ルが一致しているか否かを監視して、不一致が発生した
ときにはロ−レベル側を信号源とするように信号の流れ
を制御する。すなわち、不一致が発生すると、ＥＯＲ回
路３５はハイレベル信号を発生して、フリップフロップ
３４をトリガする。このとき、仮に信号線３０２がロ−
レベルであれば、フリップフロップ３４のＤ端子がハイ
レベルとなるためセット状態となって、信号線３０５を
ハイレベルにして信号線３０１をロ−レベルにする。逆
に、不一致が発生したとき、信号線３０１がロ−レベル
であれば、信号線３０２はその逆論理、つまりハイレベ
ルであるため、フリップフロップ３４のＤ端子はロ−レ
ベルとなり、出力はリセット状態となって信号線３０６
をハイレベルにして信号線３０２にロ−レベル信号を送
出する。上述の動作により、デ−タを送出しない従装置
は、上位インタフェ−スと下位インタフェ−スとを接続
し、両インタフェ−スの信号レベルに不一致が生じる毎
にロ−レベルを送出している側を信号源とするように切
り換える。

【００１５】図６は、図１における従装置のデ−タ送受
信部の論理ブロック図である。デ−タ線の場合には、送
信権を獲得した従装置は、下位インタフェ−スのデ−タ
線を制御する必要がないため、図５のインバ−タ３８と
３９に相当する回路は不要である。従って、図６では、
図５のこの部分を削除しただけで、その他の動作は制御
信号制御回路と同じである。なお、信号線４０１は下位
インタフェ−ス、信号線４０２は上位インタフェ−ス側
を示しており、信号線４０３はこの従装置からの出力デ
−タ、信号線４０４は上位装置からの受信デ−タであ
る。また、信号線４０７は、図５のインバ−タ３９の出
力信号と同じである。図５および図６においては、イン
タフェ−ス出力がオ−プンコレクタで構成されているた
めに、上位インタフェ−ス側にはプルアップ抵抗Ｒを設
けている。また、図５および図６では、実際の設計に際
して論理素子の入出力間に生じる時間的な遅れによる誤
動作を防止する必要があるが、これは従来の技術により
解決される。なお、実施例では、送信権を有する従装置
のみが制御信号をロ−レベルとして下位に位置する従装
置の送信を禁止するものであるが、主装置が制御信号を
ロ−レベルに固定することも可能である。主装置が従装
置の送信したデ−タに対して、何等かの事情、例えば処
理装置との通信を優先して行う必要が生じて、所定時間
以内に従装置に対して応答を返送することが不可能な場
合には、制御信号を一時的にロ−レベルに固定する。こ
の場合、送信権を有する従装置はデ−タの送出を中断し
て、制御信号がハイレベルに回復するまで待機する。

【００１６】この間、その従装置よりも上位にある従装
置は、上位インタフェ−スの制御信号がロ−レベルに固
定されているため、たとえ送出すべきデ−タが発生して
も送信要求を保留する。また、その従装置よりも下位に
ある従装置は、その従装置が送信権を継続しているた
め、上位インタフェ−スの制御信号がロ−レベルに固定
されたままとなって、送信要求も保留したままとなる。
この動作は、主装置の責任において、従装置の送信権を
継続することを示しており、本発明がより効果的とな
る。なお、ここまでの説明で、本発明のデ−タ入力シス
テムにおいては、上位装置ほど送信の優先権を持つこと
になるが、制御信号がハイレベルを継続する時間監視の
長さは、前述のように、Ｔ２＝Ｔ３＝０．５ｍＳである
から、０．５ｍＳ以上であれば任意であり、これを適当
に設定することにより上位装置の優先度を下げることも
可能である。例えば、制御信号のハイレベル継続監視時
間を従装置２ａは２．２ｍＳとし、その他の従装置は２
ｍＳとすると、従装置２ａの送信権を最下位にすること
ができる。さらに、従装置２ｃの監視時間を１．８ｍＳ
とし、他の従装置の監視時間を２ｍＳとしておくと、従
装置２ａの送信権は最優先となる。

【００１７】図７は、図１における主装置と従装置から
送出されるデ−タおよび制御信号（クロック）のタイム
チャ−トである。主装置または従装置のデ−タ送出手順
は、図７の（ａ）〜（ｄ）の通りである。先ず、主装置
は、デ−タ線をロ−レベルとしてスタ−トビットＳＴを
送出する（図７の（ａ））。スタ−トビットＳＴの長さ
は１００μＳであって、デ−タの１ビット長と同じであ
る。スタ−トビットＳＴを検出した従装置は、制御信号
線をロ−レベルにして、５０μＳ後にロ−レベルからハ
イレベルにし、そのままの状態で主装置からのデ−タ１
ビット目を受信する。そして、従装置は受信した後、制
御信号線をロ−レベルにして主装置に第２ビット目の送
出を要求する（図７の（ｂ））。すなわち、従装置から
の要求信号が主装置の制御信号（クロック）となる（図
７（ｂ）（ｄ））。主装置はストップビットＳＰ（１０
０μＳ長）を送出すると、ハイレベルのまま、次のスタ
−トビットＳＴを送出するまで保持する（図７の
（ｃ））。従装置は、ストップビットＳＴを受信する
と、やはりハイレベルに保持して次のスタ−トビットを
待機する（図７の（ｄ））。

【００１８】本発明のデ−タ入力システムでは、従装置
の送出するデ−タは少なくとも２バイト以上とし、その
第１バイト目は後続デ−タの処理方法を主装置に対して
指定するための制御符号と定める。本発明のデ−タ入力
システムを構成する従装置は、テンキ−パッド、バ−コ
−ドリ−ダ、磁気カ−ドリ−ダ等があるが、これらの入
力装置はそれぞれ特有のデ−タフォ−マットを持ってい
る。従って、主装置に対して指定する制御符号は、処理
装置に送出する前にそのフォ−マットに応じた処理を行
うことを指示するものである。一例として（８０）₁₆を
キ−デ−タ１、（８１）₁₆をキ−デ−タ２、（８２）₁₆
をストリ−ムデ−タ１、（８３）₁₆をストリ−ムデ−タ
２とすると、キ−デ−タ１はテンキ−パッドのキ−が操
作されたときそのキ−に割り当てられた物理的アドレス
情報と操作内容、つまりそのキ−が押下されたか、また
は離されたという情報を示す１バイトのデ−タである。
主装置は、この制御符号を受信した場合、後続の１バイ
トのデ−タを受信して、その情報を処理装置に送出す
る。キ−デ−タ２は、キ−デ−タ１と同じように、１バ
イトのデ−タであるが所定時間以内にそのキ−が離され
たという情報が無い場合には、所定の間隔で前述のリピ
−ト動作を行うことを指定する。主装置は、この制御符
号を受信した場合、後続の１バイトのデ−タを受信し
て、そのデ−タがキ−が押下されたことを示しているな
らば、そのキ−が離されたという情報または他のキ−が
押下されたという情報が来るまで待機し、所定の時間以
内にいずれも受信できないときには処理装置に対してリ
ピ−ト動作を要求する。

【００１９】ストリ−ムデ−タ１は、８ビットＪＩＳコ
−ドによる複数のデ−タで構成されるデ−タで、先頭と
末尾に（ＦＦ）₁₆を付加したデ−タであるとする。主装
置は、この制御符号を受信した場合、（ＦＦ）₁₆で始ま
り、（ＦＦ）₁₆で終了する一連のデ−タを受信して、所
定のフォ−マットに変換し処理装置に送出する。次に、
ストリ−ムデ−タ２は、７ビットＪＩＳコ−ドの２⁷ビ
ットに偶数パリティビットを付加した合計８ビットによ
る複数のデ−タで構成されるデ−タで、先頭と末尾に
（ＦＦ）₁₆を付加し、さらに末尾の（ＦＦ）₁₆の直前の
１バイトは水平パリティチェックキャラクタとしたデ−
タである。主装置は、この制御符号を受信した場合、
（ＦＦ）₁₆で始まり、（ＦＦ）₁₆で終了する一連のデ−
タを受信して、パリティチェックを行った後、所定のフ
ォ−マットに変換して処理装置に送出する。このよう
に、制御符号はテンキ−パッド、バ−コ−ドリ−ダ、あ
るいは磁気カ−ドリ−ダを想定したもので、これらの制
御符号で対応できないような入力装置を接続すること
は、主装置のインタフェ−ス変換手順と制御符号を追加
する必要があるので、予め十分に検討しておく必要があ
る。一方、既存のフォ−マットに適合するように新しい
入力装置を設計することにより、既存のシステムに何も
追加せずにシステムの構成要素を拡充することができ
る。主装置は、前述のように制御符号を認識してデ−タ
を処理した後、所定のフォ−マットに変換して処理装置
に送出する。

【００２０】

【発明の効果】以上説明したように、本発明によれば、
予め準備されている各種の入力装置を必要に応じて任意
に接続するだけで、最適な入力システムを構成すること
ができる。さらに、これらの入力装置を接続するための
コネクタは最小限で済むので、装置の小型化を実現する
ことができ、システムの構成要素を拡充することが可能
となる。

【００２１】

【図面の簡単な説明】

【図１】本発明の一実施例を示すデ−タ入力システムの
接続構成図である。

【図２】従来における入力システムの構成例を示す図で
ある。

【図３】本発明のデ−タ入力システムの概要を示すブロ
ック図である。

【図４】図１における制御信号制御部の動作原理を示す
ブロック図である。

【図５】図１における制御信号線の制御を示す論理ブロ
ック図である。

【図６】図１におけるデ−タ線の制御を示す論理ブロッ
ク図である。

【図７】図１における主装置および従装置のデ−タと制
御信号の送受信タイムチャ−トである。

【符号の説明】

１ 主装置 ２ａ〜２ｃ 従装置 １０１ａ〜１０１ｃ 制御信号 １０２ａ〜１０２ｃ デ−タ線 １０ａ〜１０ｃ 制御信号制御部 １１ａ〜１１ｃ デ−タ送受信部 １２ 制御信号送受信部 １３ スイッチ回路 ３１〜３３ ＮＡＮＤゲ−ト ３６〜３９ インバ−タ ３４ フリップフロップ ３５ エクスクル−シブオア（ＥＯＲ）回路 ３０１ 下位インタフェ−ス制御信号線 ３０２ 上位インタフェ−ス制御信号線 ４０１ 下位インタフェ−スデ−タ線 ４０２ 上位インタフェ−スデ−タ線

Claims (5)

【特許請求の範囲】
1. 【請求項１】 処理装置に直接接続される入力装置（主
   装置）と、該主装置に接続された双方向のデ−タ線およ
   び制御信号線に共通に接続された複数の入力装置（従装
   置）とで構成されるデ−タ入力システムであって、上記
   主装置および従装置は、上記制御信号が予め定めた時間
   以上特定の信号レベルを保持したときデ−タの送出が可
   能であり、上記条件を満足しないときにはデ−タの送出
   を保留し、上記主装置に対してデ−タを送出する従装置
   は、上記条件が満足することを検出した後、下位インタ
   フェ−スの制御信号を下位の従装置がデ−タを送信でき
   ないレベルに固定して、デ−タを送出し、また送出すべ
   きデ−タがない場合には、上位インタフェ−スと下位イ
   ンタフェ−スとを接続した状態で上記制御信号を監視す
   ることを特徴とするデ−タ入力システムの制御方法。
2. 【請求項２】 請求項１に記載されたデ−タ入力システ
   ムの制御方法において、上記主装置は、任意の従装置と
   の間でデ−タの送受信中に、制御信号を制御することに
   より該従装置の送信権を継続させるようにしたことを特
   徴とするデ−タ入力システムの制御方法。
3. 【請求項３】 請求項１または２に記載のデ−タ入力シ
   ステムの制御方法において、上記従装置は、送出するデ
   −タの第１バイト目を制御符号として送出し、該制御符
   号により主装置に対して当該デ−タの処理手順を示すこ
   とを特徴とするデ−タ入力システムの制御方法。
4. 【請求項４】 請求項１、２または３に記載のデ−タ入
   力システムの制御方法において、上記従装置における送
   信権の優先度を決定する場合、制御信号を監視して自装
   置からデ−タの送出が可能であるか否かを判断するまで
   の時間を短縮ないし延長することにより、該従装置の送
   信権の優先度を高めたり、下げたりすることを特徴とす
   るデ−タ入力システムの制御方法。
5. 【請求項５】 請求項１〜４のいずれかに記載されたデ
   −タ入力システムの制御方法において、上記従装置のう
   ち末端に接続された従装置は、下位インタフェ−スを有
   しないことを特徴とするデ−タ入力システムの制御方
   法。