JPH05275656A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH05275656A JPH05275656A JP9700392A JP9700392A JPH05275656A JP H05275656 A JPH05275656 A JP H05275656A JP 9700392 A JP9700392 A JP 9700392A JP 9700392 A JP9700392 A JP 9700392A JP H05275656 A JPH05275656 A JP H05275656A
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Abstract
(57)【要約】
【目的】 マスクＲＯＭを搭載すると共に多層配線を有
している集積回路装置のＴＡＴを短くし、しかも配線の
断線を少なくして信頼性を高める。 【構成】 ＲＯＭ部の全メモリセルにおける拡散層１５
に対して、記憶情報とは無関係にコンタクト孔２１が形
成されており、各コンタクト孔２１を介して、孤立した
パターンの第１層目の金属配線２４が拡散層１５にコン
タクトしている。金属配線２４に対しては、記憶情報に
対応してコンタクト孔３２が形成されており、これらの
コンタクト孔３２を介して、第２層目の金属配線３５が
金属配線２４にコンタクトしている。このため、第１層
目の金属配線２４は拡散層１５と金属配線３５とを接続
するためのものであり、プログラムは第２層目の金属配
線３５によって行われている。
している集積回路装置のＴＡＴを短くし、しかも配線の
断線を少なくして信頼性を高める。 【構成】 ＲＯＭ部の全メモリセルにおける拡散層１５
に対して、記憶情報とは無関係にコンタクト孔２１が形
成されており、各コンタクト孔２１を介して、孤立した
パターンの第１層目の金属配線２４が拡散層１５にコン
タクトしている。金属配線２４に対しては、記憶情報に
対応してコンタクト孔３２が形成されており、これらの
コンタクト孔３２を介して、第２層目の金属配線３５が
金属配線２４にコンタクトしている。このため、第１層
目の金属配線２４は拡散層１５と金属配線３５とを接続
するためのものであり、プログラムは第２層目の金属配
線３５によって行われている。
Description
【０００１】
【産業上の利用分野】本発明は、マスクＲＯＭを搭載す
ると共に多層配線を有している集積回路装置に関するも
のである。
ると共に多層配線を有している集積回路装置に関するも
のである。
【０００２】
【従来の技術】マスクＲＯＭを搭載する集積回路装置で
は、以前は、金属配線を１層しか用いていなかった。従
って、ＲＯＭ部に情報を記憶させるプログラムは、ＲＯ
Ｍ部のトランジスタのドレインに対するコンタクト孔を
記憶情報に対応させて開孔した後に、金属配線をパター
ニングすることによって行い、その後にオーバコート膜
を形成して製品を完成させていた。
は、以前は、金属配線を１層しか用いていなかった。従
って、ＲＯＭ部に情報を記憶させるプログラムは、ＲＯ
Ｍ部のトランジスタのドレインに対するコンタクト孔を
記憶情報に対応させて開孔した後に、金属配線をパター
ニングすることによって行い、その後にオーバコート膜
を形成して製品を完成させていた。
【０００３】しかし、近時においては、マスクＲＯＭを
搭載する集積回路装置を高速化させるために、その周辺
回路部に多層の金属配線を用いる様になってきている。
そして、この様な集積回路装置では、従来は、第１層目
の金属配線でＲＯＭ部のプログラムと周辺回路部の配線
とを行い、第２層目の金属配線で周辺回路部の更に上層
の配線を行っていた。
搭載する集積回路装置を高速化させるために、その周辺
回路部に多層の金属配線を用いる様になってきている。
そして、この様な集積回路装置では、従来は、第１層目
の金属配線でＲＯＭ部のプログラムと周辺回路部の配線
とを行い、第２層目の金属配線で周辺回路部の更に上層
の配線を行っていた。
【０００４】
【発明が解決しようとする課題】ところが、上述の従来
の集積回路装置の様に、多層配線であるにも拘らず第１
層目の金属配線でＲＯＭ部のプログラムを行うと、その
後に更に第２層目の金属配線のパターニングが必要であ
るので、ＴＡＴが長い。
の集積回路装置の様に、多層配線であるにも拘らず第１
層目の金属配線でＲＯＭ部のプログラムを行うと、その
後に更に第２層目の金属配線のパターニングが必要であ
るので、ＴＡＴが長い。
【０００５】
【課題を解決するための手段】本発明による集積回路装
置では、多層配線２４、３５のうちの最上層の配線３５
の直下の配線２４よりも下層に配されている各層の層間
絶縁膜１６、１７に、ＲＯＭ部の全メモリセルにおける
拡散層１５に対応する第１のコンタクト孔２１が形成さ
れており、前記最上層の配線３５よりも下層に配されて
いる各層の配線２４が前記第１のコンタクト孔２１の各
々に対してパターニングにされており、前記直下の配線
２４を覆う層間絶縁膜２５、２６、２７、３１に、前記
ＲＯＭ部の記憶情報に対応する第２のコンタクト孔３２
が形成されており、前記最上層の配線３５が前記第２の
コンタクト孔３２に対してパターニングにされている。
置では、多層配線２４、３５のうちの最上層の配線３５
の直下の配線２４よりも下層に配されている各層の層間
絶縁膜１６、１７に、ＲＯＭ部の全メモリセルにおける
拡散層１５に対応する第１のコンタクト孔２１が形成さ
れており、前記最上層の配線３５よりも下層に配されて
いる各層の配線２４が前記第１のコンタクト孔２１の各
々に対してパターニングにされており、前記直下の配線
２４を覆う層間絶縁膜２５、２６、２７、３１に、前記
ＲＯＭ部の記憶情報に対応する第２のコンタクト孔３２
が形成されており、前記最上層の配線３５が前記第２の
コンタクト孔３２に対してパターニングにされている。
【０００６】
【作用】本発明による集積回路装置では、多層配線２
４、３５のうちで最上層の配線３５よりも下層に配され
ている各層の配線２４は、拡散層１５と最上層の配線３
５とを接続するためのものであり、プログラムは最上層
の配線３５によって行われている。このため、第１層目
の配線２４によってプログラムが行われている場合に比
べて、プログラムの開始から製品の完成までの時間が短
い。
４、３５のうちで最上層の配線３５よりも下層に配され
ている各層の配線２４は、拡散層１５と最上層の配線３
５とを接続するためのものであり、プログラムは最上層
の配線３５によって行われている。このため、第１層目
の配線２４によってプログラムが行われている場合に比
べて、プログラムの開始から製品の完成までの時間が短
い。
【０００７】しかも、各層の層間絶縁膜１６、１７に形
成されている第１のコンタクト孔２１の各々に対して各
層の配線２４がパターニングされているので、第１及び
第２の何れのコンタクト孔２１、３２もその直下の拡散
層１５かまたは配線２４に達する様に形成されていれば
よい。従って、何れのコンタクト孔２１、３２も浅く、
配線２４、３５の段差被覆性が高い。
成されている第１のコンタクト孔２１の各々に対して各
層の配線２４がパターニングされているので、第１及び
第２の何れのコンタクト孔２１、３２もその直下の拡散
層１５かまたは配線２４に達する様に形成されていれば
よい。従って、何れのコンタクト孔２１、３２も浅く、
配線２４、３５の段差被覆性が高い。
【０００８】
【実施例】以下、マスクＲＯＭを搭載すると共に２層金
属配線を有している集積回路装置に適用した本発明の一
実施例を、図１を参照しながら説明する。
属配線を有している集積回路装置に適用した本発明の一
実施例を、図１を参照しながら説明する。
【０００９】図１は、本実施例のうちのＲＯＭ部におけ
る製造工程を示している。本実施例を製造するために
は、図１（ａ）に示す様に、Ｓｉウエハ１１にこのＳｉ
ウエハ１１の導電型とは逆導電型のウェル１２を形成し
た後、ＬＯＣＯＳ法で素子分離領域にＳｉＯ2 膜１３を
形成する。
る製造工程を示している。本実施例を製造するために
は、図１（ａ）に示す様に、Ｓｉウエハ１１にこのＳｉ
ウエハ１１の導電型とは逆導電型のウェル１２を形成し
た後、ＬＯＣＯＳ法で素子分離領域にＳｉＯ2 膜１３を
形成する。
【００１０】その後、素子活性領域の表面にゲート酸化
膜としてのＳｉＯ2 膜１４を形成する。そして、多結晶
Ｓｉ膜を堆積させ、多結晶Ｓｉ膜に不純物をドープした
後、この多結晶Ｓｉ膜をパターニングして、ゲート電極
（図示せず）を形成する。但し、多結晶Ｓｉ膜の代わり
にポリサイド膜等でゲート電極を形成してもよい。
膜としてのＳｉＯ2 膜１４を形成する。そして、多結晶
Ｓｉ膜を堆積させ、多結晶Ｓｉ膜に不純物をドープした
後、この多結晶Ｓｉ膜をパターニングして、ゲート電極
（図示せず）を形成する。但し、多結晶Ｓｉ膜の代わり
にポリサイド膜等でゲート電極を形成してもよい。
【００１１】その後、ゲート電極及びＳｉＯ2 膜１３等
をマスクにしてウェル１２に不純物をイオン注入して、
ソースとしての拡散層（図示せず）とドレインとしての
拡散層１５とをウェル１２に形成する。そして、２層膜
であるＳｉＮ／ＰＳＧ膜１６とＢＰＳＧ膜１７とを順次
に堆積させて、これらの膜を層間絶縁膜にする。
をマスクにしてウェル１２に不純物をイオン注入して、
ソースとしての拡散層（図示せず）とドレインとしての
拡散層１５とをウェル１２に形成する。そして、２層膜
であるＳｉＮ／ＰＳＧ膜１６とＢＰＳＧ膜１７とを順次
に堆積させて、これらの膜を層間絶縁膜にする。
【００１２】次に、図１（ｂ）に示す様に、ＲＯＭ部の
全メモリセルにおける拡散層１５に対して、コンタクト
孔２１をＢＰＳＧ膜１７等に開孔する。従って、コンタ
クト孔２１は、プログラムすべき記憶情報とは無関係に
開孔する。なお、これらのコンタクト孔２１の開孔は、
周辺回路部におけるコンタクト孔（図示せず）の開孔と
同時に行う。
全メモリセルにおける拡散層１５に対して、コンタクト
孔２１をＢＰＳＧ膜１７等に開孔する。従って、コンタ
クト孔２１は、プログラムすべき記憶情報とは無関係に
開孔する。なお、これらのコンタクト孔２１の開孔は、
周辺回路部におけるコンタクト孔（図示せず）の開孔と
同時に行う。
【００１３】その後、バリアメタル膜２２とＡｌ膜２３
とを順次に堆積させ、これらの膜をコンタクト孔２１を
介して拡散層１５にコンタクトさせる様にパターニング
して、ＲＯＭ部と周辺回路部との両方で第１層目の金属
配線２４を形成する。但し、周辺回路部では金属配線２
４で通常の配線を形成するが、ＲＯＭ部では各コンタク
ト孔２１に対応して孤立したパターンの金属配線２４を
形成するだけである。
とを順次に堆積させ、これらの膜をコンタクト孔２１を
介して拡散層１５にコンタクトさせる様にパターニング
して、ＲＯＭ部と周辺回路部との両方で第１層目の金属
配線２４を形成する。但し、周辺回路部では金属配線２
４で通常の配線を形成するが、ＲＯＭ部では各コンタク
ト孔２１に対応して孤立したパターンの金属配線２４を
形成するだけである。
【００１４】次に、図１（ｃ）に示す様に、ＴＥＯＳを
原料とするプラズマＣＶＤで形成したＳｉＯ2 膜である
Ｐ−ＴＥＯＳ膜２５で、金属配線２４を覆う。そして、
ＳＯＧ膜２６を回転塗布して表面を平坦化し、更にＰ−
ＴＥＯＳ膜２７を堆積させる。本実施例の集積回路装置
は、この状態で作りだめしておく。従って、Ｐ−ＴＥＯ
Ｓ膜２５、２７とＳＯＧ膜２６とは、層間絶縁膜及び平
坦化膜としての機能の他に表面保護膜としての機能をも
有している。
原料とするプラズマＣＶＤで形成したＳｉＯ2 膜である
Ｐ−ＴＥＯＳ膜２５で、金属配線２４を覆う。そして、
ＳＯＧ膜２６を回転塗布して表面を平坦化し、更にＰ−
ＴＥＯＳ膜２７を堆積させる。本実施例の集積回路装置
は、この状態で作りだめしておく。従って、Ｐ−ＴＥＯ
Ｓ膜２５、２７とＳＯＧ膜２６とは、層間絶縁膜及び平
坦化膜としての機能の他に表面保護膜としての機能をも
有している。
【００１５】ユーザからプログラムデータつまりプログ
ラムすべき記憶情報を受け取ると、図１（ｄ）に示す様
に、Ｐ−ＴＥＯＳ膜２７上にＰＳＧ膜３１を堆積させ
る。そして、プログラムすべき記憶情報に対応するコン
タクト孔３２を、金属配線２４に達する様に且つコンタ
クト孔２１の直上で、ＰＳＧ膜３１やＰ−ＴＥＯＳ膜２
５等に開孔する。
ラムすべき記憶情報を受け取ると、図１（ｄ）に示す様
に、Ｐ−ＴＥＯＳ膜２７上にＰＳＧ膜３１を堆積させ
る。そして、プログラムすべき記憶情報に対応するコン
タクト孔３２を、金属配線２４に達する様に且つコンタ
クト孔２１の直上で、ＰＳＧ膜３１やＰ−ＴＥＯＳ膜２
５等に開孔する。
【００１６】従って、コンタクト孔３２は、コンタクト
孔２１とは異なり、選択的に開孔する。このため、コン
タクト孔３２が開孔されず、Ｐ−ＴＥＯＳ膜２５等に覆
われたままの金属配線２４もある。なお、これらのコン
タクト孔３２の開孔も、周辺回路部におけるコンタクト
孔（図示せず）の開孔と同時に行う。また、コンタクト
孔３２のうちでＰＳＧ膜３１の部分には、テーパエッチ
ングを施す。
孔２１とは異なり、選択的に開孔する。このため、コン
タクト孔３２が開孔されず、Ｐ−ＴＥＯＳ膜２５等に覆
われたままの金属配線２４もある。なお、これらのコン
タクト孔３２の開孔も、周辺回路部におけるコンタクト
孔（図示せず）の開孔と同時に行う。また、コンタクト
孔３２のうちでＰＳＧ膜３１の部分には、テーパエッチ
ングを施す。
【００１７】その後、バリアメタル膜３３とＡｌ膜３４
とを順次に堆積させ、これらの膜をコンタクト孔３２を
介して金属配線２４にコンタクトさせる様にパターニン
グして、ＲＯＭ部と周辺回路部との両方で第２層目の金
属配線３５を形成する。そして、オーバコート膜（図示
せず）を形成して製品を完成させる。
とを順次に堆積させ、これらの膜をコンタクト孔３２を
介して金属配線２４にコンタクトさせる様にパターニン
グして、ＲＯＭ部と周辺回路部との両方で第２層目の金
属配線３５を形成する。そして、オーバコート膜（図示
せず）を形成して製品を完成させる。
【００１８】以上の様にして完成させた本実施例の集積
回路装置では、コンタクト孔３２がコンタクト孔２１の
直上に形成されているので、第１層目の金属配線でプロ
グラムが行われていた従来の集積回路装置に比べて、メ
モリセル面積が増大することはない。
回路装置では、コンタクト孔３２がコンタクト孔２１の
直上に形成されているので、第１層目の金属配線でプロ
グラムが行われていた従来の集積回路装置に比べて、メ
モリセル面積が増大することはない。
【００１９】なお、上述の実施例は２層金属配線を有し
ている集積回路装置に本発明を適用したものであるが、
本発明は３層以上の金属配線を有している集積回路装置
にも適用することができる。
ている集積回路装置に本発明を適用したものであるが、
本発明は３層以上の金属配線を有している集積回路装置
にも適用することができる。
【００２０】
【発明の効果】本発明による集積回路装置では、プログ
ラムの開始から製品の完成までの時間が短いので、ＴＡ
Ｔが短く、しかも配線の段差被覆性が高いので、配線の
断線が少なくて信頼性が高い。
ラムの開始から製品の完成までの時間が短いので、ＴＡ
Ｔが短く、しかも配線の段差被覆性が高いので、配線の
断線が少なくて信頼性が高い。
【図１】本発明の一実施例を順次に示す側断面図であ
る。
る。
１５ 拡散層 １６ ＳｉＮ／ＰＳＧ膜 １７ ＢＰＳＧ膜 ２１ コンタクト孔 ２４ 金属配線 ２５ Ｐ−ＴＥＯＳ膜 ２６ ＳＯＧ膜 ２７ Ｐ−ＴＥＯＳ膜 ３１ ＰＳＧ膜 ３２ コンタクト孔 ３５ 金属配線
Claims (2)
- 【請求項１】 マスクＲＯＭを搭載すると共に多層配線
を有している集積回路装置において、 前記多層配線のうちの最上層の配線の直下の配線よりも
下層に配されている各層の層間絶縁膜に、ＲＯＭ部の全
メモリセルにおける拡散層に対応する第１のコンタクト
孔が形成されており、 前記最上層の配線よりも下層に配されている各層の配線
が前記第１のコンタクト孔の各々に対してパターニング
にされており、 前記直下の配線を覆う層間絶縁膜に、前記ＲＯＭ部の記
憶情報に対応する第２のコンタクト孔が形成されてお
り、 前記最上層の配線が前記第２のコンタクト孔に対してパ
ターニングにされている集積回路装置。 - 【請求項２】 前記直下の配線を覆う前記層間絶縁膜が
平坦化膜である請求項１記載の集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9700392A JP3214052B2 (ja) | 1992-03-24 | 1992-03-24 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9700392A JP3214052B2 (ja) | 1992-03-24 | 1992-03-24 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275656A true JPH05275656A (ja) | 1993-10-22 |
| JP3214052B2 JP3214052B2 (ja) | 2001-10-02 |
Family
ID=14180054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9700392A Expired - Fee Related JP3214052B2 (ja) | 1992-03-24 | 1992-03-24 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3214052B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7348640B2 (en) | 2004-03-17 | 2008-03-25 | Sanyo Electric Company, Ltd. | Memory device |
| US7518900B2 (en) | 2005-07-22 | 2009-04-14 | Sanyo Electric Co., Ltd. | Memory |
| US7723723B2 (en) | 2005-06-24 | 2010-05-25 | Sanyo Electric Co., Ltd. | Memory |
-
1992
- 1992-03-24 JP JP9700392A patent/JP3214052B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7348640B2 (en) | 2004-03-17 | 2008-03-25 | Sanyo Electric Company, Ltd. | Memory device |
| US7476945B2 (en) | 2004-03-17 | 2009-01-13 | Sanyo Electric Co., Ltd. | Memory having reduced memory cell size |
| US7704825B2 (en) | 2004-03-17 | 2010-04-27 | Sanyo Electric Co., Ltd. | Method of fabricating memory including diode |
| US7723723B2 (en) | 2005-06-24 | 2010-05-25 | Sanyo Electric Co., Ltd. | Memory |
| US7518900B2 (en) | 2005-07-22 | 2009-04-14 | Sanyo Electric Co., Ltd. | Memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3214052B2 (ja) | 2001-10-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |