JPH0527259B2 - - Google Patents
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- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 37
- 239000000758 substrate Substances 0.000 claims description 25
- 229910052757 nitrogen Inorganic materials 0.000 claims description 23
- 238000005468 ion implantation Methods 0.000 claims description 15
- 238000002955 isolation Methods 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- -1 oxygen ions Chemical class 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 241000293849 Cordylanthus Species 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 210000003323 beak Anatomy 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- UMVBXBACMIOFDO-UHFFFAOYSA-N [N].[Si] Chemical compound [N].[Si] UMVBXBACMIOFDO-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000009545 invasion Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Description
【発明の詳細な説明】
（技術分野）
この発明は素子分離型集積回路の製造方法に係
り、特に素子分離法に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Technical Field) The present invention relates to a method for manufacturing an element isolation type integrated circuit, and particularly to an element isolation method.
（従来技術）
素子分離法の一つとして完全分離型素子分離法
が従来報告されている。これを第１図を参照して
説明する。(Prior Art) A complete isolation type element isolation method has been reported as one of the element isolation methods. This will be explained with reference to FIG.
シリコン基板１に酸素イオンをイオン注入法で
注入し、次いでアニールしてシリコン基板１内部
にSiO2層２を形成する。このSiO2層２上部の基
板シリコン層１′は、前記アニール後に単結晶層
に回復する。（第１図ａ）
その後、通常のLOCOS法により横方向の素子
分離を行うためにパツド酸化膜３とCVD窒化膜
（Si3N4膜）４を順次全面に形成する（第１図
ｂ）。 Oxygen ions are implanted into a silicon substrate 1 by an ion implantation method, and then annealed to form a SiO 2 layer 2 inside the silicon substrate 1. The substrate silicon layer 1' on top of the SiO 2 layer 2 recovers to a single crystal layer after the annealing. (Figure 1a) After that, a pad oxide film 3 and a CVD nitride film (Si 3 N 4 film) 4 are sequentially formed on the entire surface to perform lateral element isolation using the usual LOCOS method (Figure 1b). .
続いて、能動領域部の窒化膜４上にレジストパ
ターン５を形成した後、そのレジストパターン５
をマスクに非能動領域部の窒化膜４とパツド酸化
膜３をエツチング除去する（第１図ｃ）。 Subsequently, after forming a resist pattern 5 on the nitride film 4 in the active region, the resist pattern 5 is
Using this as a mask, the nitride film 4 and padded oxide film 3 in the non-active region are removed by etching (FIG. 1c).
その後、レジストパターン５を除去した上で、
窒化膜４を耐酸化マスクとして基板部を選択的に
酸化し、基板１（詳しくは基板シリコン層１′）
にフイールド酸化膜６を形成する。この時、フイ
ールド酸化膜６が基板１内部のSiO2層２まで到
達するようになる。これにより、窒化膜４下のシ
リコン層１′、つまり能動領域７は、SiO2層２と
フイールド酸化膜６により完全分離されたシリコ
ン層となる。（第１図ｄ）
したがつて、以後、窒化膜４とパツド酸化膜３
を第１図ｅに示すように除去した上で、前記完全
分離された能動領域７に通常の方法でMOS型ト
ランジスタを製造する。MOS型トランジスタを
製造した図を第１図ｆに示し、８，９はソース・
ドレインとしてのＮ型層、１０はゲート酸化膜、
１１はゲート電極である。 After that, after removing the resist pattern 5,
Using the nitride film 4 as an oxidation-resistant mask, the substrate portion is selectively oxidized, and the substrate 1 (specifically, the substrate silicon layer 1') is
A field oxide film 6 is then formed. At this time, the field oxide film 6 reaches the SiO 2 layer 2 inside the substrate 1. As a result, the silicon layer 1' under the nitride film 4, that is, the active region 7, becomes a silicon layer completely separated by the SiO 2 layer 2 and the field oxide film 6. (Fig. 1d) Therefore, from now on, the nitride film 4 and the padded oxide film 3
After removing the active region 7 as shown in FIG. 1e, a MOS transistor is manufactured in the completely isolated active region 7 by a conventional method. Figure 1f shows a diagram of the fabricated MOS transistor, with 8 and 9 indicating the source and
N-type layer as a drain, 10 is a gate oxide film,
11 is a gate electrode.
しかるに、上記のような従来の完全分離型素子
分離法では次のような欠点があつた。 However, the conventional complete isolation type element isolation method as described above has the following drawbacks.
能動領域７の、レジスト寸法からのでき上が
り寸法が大きく相違してしまう。すなわち、上
記方法ではLOCOS法を用いている。LOCOS法
では、レジストパターン５をマスクとして窒化
膜４とパツド酸化膜３をエツチングするが、そ
の際のサイドエツチングにより、残存窒化膜４
と残存酸化膜３の寸法がレジストパターン５の
寸法より小さくなつてしまう。しかも、バード
ビークによりフイールド酸化膜６が能動領域７
に入り込む。これらにより、レジスト寸法から
の、能動領域７のでき上がり寸法が大きく異な
つてしまう。 The finished dimensions of the active region 7 differ greatly from the resist dimensions. That is, the above method uses the LOCOS method. In the LOCOS method, the nitride film 4 and the padded oxide film 3 are etched using the resist pattern 5 as a mask.
Then, the dimensions of the remaining oxide film 3 become smaller than the dimensions of the resist pattern 5. Moreover, the field oxide film 6 is damaged by the bird's beak in the active region 7.
Get into it. Due to these, the finished dimensions of the active region 7 differ greatly from the resist dimensions.
上記バードビークによるフイールド酸化膜６
の侵入により能動領域７が狭くなり、逆に非能
動領域が広くなるので高密度化に適さない。 Field oxide film 6 due to the above bird beak
The active area 7 becomes narrower due to the intrusion of the active area, and the inactive area becomes wider, which is not suitable for high density.
工程も、パツド酸化膜３の形成→CVD窒化
膜４の形成→レジストパターン５の形成→窒化
膜４・パツド酸化膜３のエツチング→レジスト
パターン５の除去→選択酸化→窒化膜４・パツ
ド酸化膜３の除去と長くなる。 The process is: formation of pad oxide film 3 → formation of CVD nitride film 4 → formation of resist pattern 5 → etching of nitride film 4 and pad oxide film 3 → removal of resist pattern 5 → selective oxidation → nitride film 4 and pad oxide film It becomes longer with the removal of 3.
なお、以上のような従来技術は、電子通信学会
半導体・トランジスタ研究会資料SSD81−44P81
〜P88に示されている。 The above-mentioned conventional technology is described in the Institute of Electronics and Communication Engineers Semiconductor and Transistor Study Group material SSD81-44P81.
~ Shown on page 88.
（発明の目的）
この発明は上記の点に鑑みなされたもので、そ
の目的は、能動領域を形成するための当初のパタ
ーン寸法と能動領域のでき上がり寸法の差を小さ
くすることができ、かつ工程を短くすることがで
き、しかも高密度化に適する素子分離型集積回路
の製造方法を提供することにある。(Object of the Invention) This invention has been made in view of the above points, and its object is to reduce the difference between the initial pattern size for forming the active area and the finished size of the active area, and to An object of the present invention is to provide a method for manufacturing an element-separated integrated circuit that can shorten the length of the circuit and is suitable for high density.
（発明の概要）
この発明の要点は、能動領域の基板表面に窒素
イオンをイオン注入して窒素イオン注入層を形成
した後、その窒素イオン注入層を耐酸化マスクと
非能動領域の基板部にフイールド酸化膜を形成す
ることにある。(Summary of the Invention) The main point of this invention is to form a nitrogen ion implanted layer by implanting nitrogen ions into the surface of the substrate in the active region, and then apply the nitrogen ion implanted layer to the oxidation-resistant mask and the substrate in the non-active region. The purpose is to form a field oxide film.
（実施例）
以下この発明の一実施例を第２図を参照して説
明する。(Embodiment) An embodiment of the present invention will be described below with reference to FIG. 2.
第２図ａにおいて、２１はＰ型シリコン基板で
あり、まず、この基板２１に窒素イオンN+また
は酸素イオンO+を全面イオン注入して、注入層
２２を基板表面より0.2〜0.5μｍ程度の深さの領
域に形成する。ここで、窒素イオンまたは酸素イ
オンのドーズ量は１〜２×1018cm-2程度とする。 In FIG. 2a, 21 is a P-type silicon substrate. First, nitrogen ions N + or oxygen ions O + are ion-implanted into the entire surface of the substrate 21, and an implanted layer 22 is formed about 0.2 to 0.5 μm below the substrate surface. Form in the area of depth. Here, the dose amount of nitrogen ions or oxygen ions is about 1 to 2×10 18 cm −2 .
次に、シリコン基板２１上にレジスト２３を塗
布した後、そのレジスト２３に通常のホトリン工
程により、能動領域部上において開口部２４を形
成する（第２図ｂ）。 Next, after applying a resist 23 onto the silicon substrate 21, an opening 24 is formed in the resist 23 above the active region by a normal photorin process (FIG. 2b).
しかる後、前記開口部２４により露出したシリ
コン基板２１の表面部に窒素イオンN+を１〜２
×1018cm-2程度のドーズ量で注入することによ
り、前記露出表面部すなわち能動領域部の表面部
に窒素イオン注入層２５を形成する（第２図ｃ）。 After that, 1 to 2 nitrogen ions N + are added to the surface of the silicon substrate 21 exposed through the opening 24.
A nitrogen ion implantation layer 25 is formed on the exposed surface portion, ie, the surface portion of the active region, by implanting at a dose of approximately ×10 18 cm -2 (FIG. 2c).
続いて、レジスト２３を除去した上で、酸化処
置を行う。すると、前記窒素イオン注入層２５が
耐酸化マスクとして働いて、この窒素イオン注入
層２５で覆われた以外の領域、すなわち基板２１
の非能動領域部に厚いフイールド酸化膜２６が形
成される。同時に、シリコン基板２１内部の注入
層２２が絶縁層（シリコン酸化膜またはシリコン
窒素膜）２７になる。また、この絶縁層２７に到
達するように前記フイールド酸化膜２６が形成さ
れる。これにより、前記窒素イオン注入層２５下
の基板シリコン層（ただし、絶縁層２７より上の
部分）は、フイールド酸化膜２６と絶縁層２７に
より完全分離された能動領域２８となる。（第２
図ｄ）
したがつて、以後、窒素イオン注入層２５を熱
リン酸で第２図ｅに示すように除去した上で、前
記完全分離された能動領域２８に通常の方法で
MOS型トランジスタを製造する。MOS型トラン
ジスタを製造した図を第２図ｆに示し、２９，３
０はソース・ドレインとしてのＮ型層、３１はゲ
ート酸化膜、３２はゲート電極である。 Subsequently, after removing the resist 23, oxidation treatment is performed. Then, the nitrogen ion implantation layer 25 acts as an oxidation-resistant mask, and the area other than that covered with the nitrogen ion implantation layer 25, that is, the substrate 21
A thick field oxide film 26 is formed in the non-active region. At the same time, the injection layer 22 inside the silicon substrate 21 becomes an insulating layer (silicon oxide film or silicon nitrogen film) 27. Further, the field oxide film 26 is formed so as to reach this insulating layer 27. As a result, the substrate silicon layer below the nitrogen ion implantation layer 25 (but above the insulating layer 27) becomes an active region 28 completely separated by the field oxide film 26 and the insulating layer 27. (Second
d) Therefore, after removing the nitrogen ion implantation layer 25 with hot phosphoric acid as shown in FIG.
Manufactures MOS transistors. A diagram of the fabricated MOS transistor is shown in Figure 2f, and 29,3
0 is an N-type layer as a source/drain, 31 is a gate oxide film, and 32 is a gate electrode.
（発明の効果）
以上の説明から明らかなように、この発明の方
法では、能動領域の基板表面に窒素イオン注入層
を形成した後、その窒素イオン注入層を耐酸化マ
スクとして非能動領域の基板部にフイールド酸化
膜を形成する。この方法によれば、バードビーク
によりフイールド酸化膜が能動領域に入り込むの
を防止できる。また、窒素イオン注入層は、レジ
ストをマスクとして、セルフアラインにより、そ
のレジストに形成した開口部と同一寸法に形成で
きる。したがつて、これらにより、この発明によ
れば、能動領域を形成するための当初のパターン
寸法（レジストに形成された開口部の寸法）と能
動領域のでき上がり寸法との差を小さくすること
ができる。(Effects of the Invention) As is clear from the above description, in the method of the present invention, a nitrogen ion implantation layer is formed on the substrate surface of the active region, and then the nitrogen ion implantation layer is used as an oxidation-resistant mask to form the nitrogen ion implantation layer on the substrate surface of the non-active region. A field oxide film is formed in the area. According to this method, it is possible to prevent the field oxide film from entering the active region due to bird's beak. Further, the nitrogen ion implantation layer can be formed to have the same dimensions as the opening formed in the resist by self-alignment using a resist as a mask. Therefore, with these, according to the present invention, it is possible to reduce the difference between the original pattern dimensions for forming the active region (dimensions of the opening formed in the resist) and the finished dimensions of the active region. .
また、非能動領域（フイールド酸化膜幅）は、
開口部相互間のレジスト幅と同程度に狭くでき、
しかも上述のように能動領域がバードビークの侵
入により狭くなることがないので、高密度化に適
する。 In addition, the non-active area (field oxide film width) is
It can be made as narrow as the resist width between the openings,
Moreover, as mentioned above, the active area does not become narrower due to the invasion of bird beaks, making it suitable for higher density.
さらに、工程も、レジスト塗布・開口部の形成
→窒素イオン注入→レジスト除去→フイールド酸
化→窒素イオン注入層の除去と短くなる。 Furthermore, the process is also shortened: resist coating/formation of openings → nitrogen ion implantation → resist removal → field oxidation → removal of the nitrogen ion implanted layer.
（他の例）
なお、第２図に示したこの発明の一実施例は、
この発明の方法を完全分離型素子分離法に応用し
た場合であるが、この発明の方法は、フイールド
酸化膜を基板内部の絶縁層に到達させない代わり
にチヤンネルストツプ拡散層を併用する分離法に
応用しても前記と同様の効果を得ることができ
る。(Other Examples) In addition, one embodiment of this invention shown in FIG.
This is a case where the method of this invention is applied to a complete isolation type device isolation method, but the method of this invention is an isolation method that uses a channel stop diffusion layer in place of not letting the field oxide film reach the insulating layer inside the substrate. Even if applied, the same effect as above can be obtained.
第１図は従来の完全分離型素子分離法を示す断
面図、第２図はこの発明の素子分離型集積回路の
製造方法の一実施例を示す断面図である。
２１……シリコン基板、２２……注入層、２５
……窒素イオン注入層、２６……フイールド酸化
膜、２７……絶縁層。
FIG. 1 is a sectional view showing a conventional complete isolation type element isolation method, and FIG. 2 is a sectional view showing an embodiment of the element isolation type integrated circuit manufacturing method of the present invention. 21... Silicon substrate, 22... Injection layer, 25
...Nitrogen ion implantation layer, 26...Field oxide film, 27...Insulating layer.
Claims (1)
オンを全面イオンを注入する工程と、その後、能
動領域の前記基板表面に窒素イオンをイオン注入
し、窒素イオン注入層を形成する工程と、その窒
素イオン注入層を耐酸化マスクとして、非能動領
域の基板部にフイールド酸化膜を形成すると同時
に、前記シリコン基板内部の酸素イオンまたは窒
素イオン注入層を絶縁層に変換する工程とを具備
してなる素子分離型集積回路の製造方法。 ２ フイールド酸化膜は、同時に形成される絶縁
層に到達することを特徴とする特許請求の範囲第
１項記載の素子分離型集積回路の製造方法。[Claims] 1. A step of implanting oxygen ions or nitrogen ions into the entire surface of a silicon substrate, and then a step of implanting nitrogen ions into the surface of the substrate in an active region to form a nitrogen ion implantation layer. , using the nitrogen ion implantation layer as an oxidation-resistant mask, forming a field oxide film on the substrate portion of the non-active region, and simultaneously converting the oxygen ion or nitrogen ion implantation layer inside the silicon substrate into an insulating layer. A method for manufacturing an element-separated integrated circuit. 2. The method of manufacturing an element isolation type integrated circuit according to claim 1, wherein the field oxide film reaches an insulating layer formed at the same time.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3435584A JPS60180137A (en) | 1984-02-27 | 1984-02-27 | Manufacture of element isolation type integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3435584A JPS60180137A (en) | 1984-02-27 | 1984-02-27 | Manufacture of element isolation type integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60180137A JPS60180137A (en) | 1985-09-13 |
| JPH0527259B2 true JPH0527259B2 (en) | 1993-04-20 |
Family
ID=12411845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3435584A Granted JPS60180137A (en) | 1984-02-27 | 1984-02-27 | Manufacture of element isolation type integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60180137A (en) |
-
1984
- 1984-02-27 JP JP3435584A patent/JPS60180137A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60180137A (en) | 1985-09-13 |
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Legal Events
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| EXPY | Cancellation because of completion of term |