JPH0526986A - ゲートアレイの試験方法及び試験装置 - Google Patents
ゲートアレイの試験方法及び試験装置Info
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- JPH0526986A JPH0526986A JP3204793A JP20479391A JPH0526986A JP H0526986 A JPH0526986 A JP H0526986A JP 3204793 A JP3204793 A JP 3204793A JP 20479391 A JP20479391 A JP 20479391A JP H0526986 A JPH0526986 A JP H0526986A
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Abstract
(57)【要約】
【目的】ゲートアレイの集積度をあまり低下させること
なくその多数の論理素子の性能を確実に試験でき且つ実
用性及び経済性に優れたゲートアレイの試験方法及び試
験装置を提供する。 【構成】ゲートアレイＧＡに組み込まれた複数のプロー
ブ線Ｐ及び複数のセンス線Ｓと、プローブ線Ｐの１つに
順々に選択信号を出力する選択装置ＳＤと、プローブ線
Ｐとセンス線Ｓとが交差する複数の格子点に夫々対応づ
けてゲートアレイＧＡに組み込まれ選択信号により導通
する選択スイッチと複数の試験点ＴＰに接続された複数
の電子スイッチとを含む電子スイッチ装置ＤＡと、各セ
ンス線Ｓに接続された２値化装置ＡＤとを備え、各格子
点に対応する複数の試験点ＴＰの２値化信号の組合せに
対応した多値化信号をセンス線Ｓに発生させ、これら多
値化信号を２値化装置ＡＤにより試験点ＴＰの２値化信
号に変換する。
なくその多数の論理素子の性能を確実に試験でき且つ実
用性及び経済性に優れたゲートアレイの試験方法及び試
験装置を提供する。 【構成】ゲートアレイＧＡに組み込まれた複数のプロー
ブ線Ｐ及び複数のセンス線Ｓと、プローブ線Ｐの１つに
順々に選択信号を出力する選択装置ＳＤと、プローブ線
Ｐとセンス線Ｓとが交差する複数の格子点に夫々対応づ
けてゲートアレイＧＡに組み込まれ選択信号により導通
する選択スイッチと複数の試験点ＴＰに接続された複数
の電子スイッチとを含む電子スイッチ装置ＤＡと、各セ
ンス線Ｓに接続された２値化装置ＡＤとを備え、各格子
点に対応する複数の試験点ＴＰの２値化信号の組合せに
対応した多値化信号をセンス線Ｓに発生させ、これら多
値化信号を２値化装置ＡＤにより試験点ＴＰの２値化信
号に変換する。
Description
【０００１】
【産業上の利用分野】本発明は、ゲートアレイの試験方
法及び試験装置に関し、特にゲートアレイに予め組み込
んだ複数のプローブ線及びこれらに略直交状の複数のセ
ンス線を介して試験する技術に関するものである。
法及び試験装置に関し、特にゲートアレイに予め組み込
んだ複数のプローブ線及びこれらに略直交状の複数のセ
ンス線を介して試験する技術に関するものである。
【０００２】
【従来の技術】従来、半導体集積回路に組み込まれた多
数の論理素子（論理ゲート）が正常に作動するか否かを
試験する技術として、スキャンパス方式やクロスチェッ
ク方式の技術が一般に採用されている。前者のスキャン
パス方式は、複数の試験パターン信号を半導体集積回路
に順々に供給してその出力パターン信号を解析する技術
であるが、最近では半導体集積回路の集積度が高まり、
半導体集積回路に組み込まれた論理素子の数も膨大化し
たことから、このようなスキャンパス方式で半導体集積
回路を試験するには、多大の試験時間と労力を要しその
コストが多大になること、および多数のフリップフロッ
プ回路を設ける必要があるという欠点がある。
数の論理素子（論理ゲート）が正常に作動するか否かを
試験する技術として、スキャンパス方式やクロスチェッ
ク方式の技術が一般に採用されている。前者のスキャン
パス方式は、複数の試験パターン信号を半導体集積回路
に順々に供給してその出力パターン信号を解析する技術
であるが、最近では半導体集積回路の集積度が高まり、
半導体集積回路に組み込まれた論理素子の数も膨大化し
たことから、このようなスキャンパス方式で半導体集積
回路を試験するには、多大の試験時間と労力を要しその
コストが多大になること、および多数のフリップフロッ
プ回路を設ける必要があるという欠点がある。
【０００３】一方、特開平１−１７９３３８号公報に
は、前記クロスチェック方式による半導体集積回路の試
験技術が開示されている。この試験技術においては、図
１０に示すように、半導体集積回路に、多数行に亙るＮ
ＡＮＤ、ＮＯＲ、ＩＮＶＥＲＴＥＲ、Ｄ−Ｆ／Ｆなどの
論理素子のアレイの各行に夫々対応する多数のプローブ
線Ｐi 、Ｐi+1 、Ｐi+2 と、多数列に亙る論理素子のア
レイの各列に夫々対応する多数のセンス線Ｓj 、
Ｓj+1 、Ｓj+2 であって多数のプローブ線Ｐi 、
Ｐi+1 、Ｐi+2 に直交状の多数のセンス線Ｓj 、
Ｓj+1 、Ｓj+2 とを組み込み、プローブ線Ｐi 、
Ｐi+1 、Ｐi+2 とセンス線Ｓj 、Ｓj+1 、Ｓj+2 とが交
差する複数の格子点の各々に各論理素子が対応するよう
に配置されている。各論理素子の試験点ＴＰはＭＯＳＦ
ＥＴからなる電子スイッチＥＱを介して対応するセンス
線に接続され、各電子スイッチＥＱは対応するプローブ
線の選択信号により導通状態に切り換えられるように構
成されている。ここで、半導体集積回路に複数の試験パ
ターン信号のうちの１つを供給した状態において、例え
ばプローブ線Ｐi に「１」レベルの選択信号を供給する
とこのプローブ線Ｐi に接続された複数の電子スイッチ
ＥＱが導通状態になるので、ＩＮＶＥＲＴＥＲ、ＮＡＮ
Ｄ、ＮＯＲなどの試験点ＴＰの試験信号を夫々センス線
Ｓj 、Ｓj+1 、Ｓj+2 に出力させ、次にプローブ線Ｐ
i+1に「１」レベルの選択信号を供給してＮＯＲ、Ｄ−
Ｆ／Ｆなどの試験点ＴＰの試験信号を前記同様に出力さ
せ、順次これを繰り返すことにより全部の論理素子につ
いて試験を行い、その後次の試験パターン信号を供給し
た状態で前記同様の試験を繰り返していって全部の試験
パターン信号についての半導体集積回路の全部の論理素
子の作動状態を試験する。
は、前記クロスチェック方式による半導体集積回路の試
験技術が開示されている。この試験技術においては、図
１０に示すように、半導体集積回路に、多数行に亙るＮ
ＡＮＤ、ＮＯＲ、ＩＮＶＥＲＴＥＲ、Ｄ−Ｆ／Ｆなどの
論理素子のアレイの各行に夫々対応する多数のプローブ
線Ｐi 、Ｐi+1 、Ｐi+2 と、多数列に亙る論理素子のア
レイの各列に夫々対応する多数のセンス線Ｓj 、
Ｓj+1 、Ｓj+2 であって多数のプローブ線Ｐi 、
Ｐi+1 、Ｐi+2 に直交状の多数のセンス線Ｓj 、
Ｓj+1 、Ｓj+2 とを組み込み、プローブ線Ｐi 、
Ｐi+1 、Ｐi+2 とセンス線Ｓj 、Ｓj+1 、Ｓj+2 とが交
差する複数の格子点の各々に各論理素子が対応するよう
に配置されている。各論理素子の試験点ＴＰはＭＯＳＦ
ＥＴからなる電子スイッチＥＱを介して対応するセンス
線に接続され、各電子スイッチＥＱは対応するプローブ
線の選択信号により導通状態に切り換えられるように構
成されている。ここで、半導体集積回路に複数の試験パ
ターン信号のうちの１つを供給した状態において、例え
ばプローブ線Ｐi に「１」レベルの選択信号を供給する
とこのプローブ線Ｐi に接続された複数の電子スイッチ
ＥＱが導通状態になるので、ＩＮＶＥＲＴＥＲ、ＮＡＮ
Ｄ、ＮＯＲなどの試験点ＴＰの試験信号を夫々センス線
Ｓj 、Ｓj+1 、Ｓj+2 に出力させ、次にプローブ線Ｐ
i+1に「１」レベルの選択信号を供給してＮＯＲ、Ｄ−
Ｆ／Ｆなどの試験点ＴＰの試験信号を前記同様に出力さ
せ、順次これを繰り返すことにより全部の論理素子につ
いて試験を行い、その後次の試験パターン信号を供給し
た状態で前記同様の試験を繰り返していって全部の試験
パターン信号についての半導体集積回路の全部の論理素
子の作動状態を試験する。
【０００４】
【発明が解決しようとする課題】前記公報の半導体集積
回路の試験技術においては、各試験点にプローブ線とセ
ンス線とが交差する格子点が１対１で対応するように多
数のプローブ線と多数のセンス線とを設ける必要があ
る。即ち、論理素子の格子構造つまり試験点の格子構造
がＸ行，Ｙ列の配列サイズを持つときＸ本のプローブ線
とＹ本のセンス線とを設けることが必要であり、このよ
うに多数のプローブ線とセンス線とを組み込む必要があ
ることから、半導体集積回路の集積度が著しく低下して
しまい経済的な試験装置にはなり得ないという問題があ
る。本発明の目的は、前記クロスチェック方式と同様に
確実に試験でき且つ経済性を向上できるゲートアレイの
試験方法および試験装置を提供することである。
回路の試験技術においては、各試験点にプローブ線とセ
ンス線とが交差する格子点が１対１で対応するように多
数のプローブ線と多数のセンス線とを設ける必要があ
る。即ち、論理素子の格子構造つまり試験点の格子構造
がＸ行，Ｙ列の配列サイズを持つときＸ本のプローブ線
とＹ本のセンス線とを設けることが必要であり、このよ
うに多数のプローブ線とセンス線とを組み込む必要があ
ることから、半導体集積回路の集積度が著しく低下して
しまい経済的な試験装置にはなり得ないという問題があ
る。本発明の目的は、前記クロスチェック方式と同様に
確実に試験でき且つ経済性を向上できるゲートアレイの
試験方法および試験装置を提供することである。
【０００５】
【課題を解決するための手段】請求項１に係るゲートア
レイの試験方法は、複数の論理素子を複数行、複数列に
２次元的又は３次元的に配設してなるゲートアレイに組
み込んだ複数のプローブ線と複数のセンス線とを介して
ゲートアレイを試験する試験方法において、前記ゲート
アレイの複数行の論理素子を複数の行群にグループ化し
且つ複数列の論理素子を複数の列群にグループ化し、前
記ゲートアレイに、予め、複数の行群に夫々対応する複
数のプローブ線及び複数の列群に夫々対応する複数のセ
ンス線を組み込むとともに、プローブ線とセンス線とが
交差する複数の格子点に夫々対応し且つ対応するプロー
ブ線に供給される選択信号に応動して対応するセンス線
に信号を出力可能となる複数の電子スイッチ装置であっ
て、その各々が対応する行群と列群に属する複数の論理
素子の複数の試験点に夫々接続され且つ対応するセンス
線に接続された複数の電子スイッチからなる複数の電子
スイッチ装置を組み込み、前記ゲートアレイに複数の試
験パターン信号の１つを選択的に供給する第１工程と、
前記複数のプローブ線の１つに選択信号を供給する第２
工程と、前記選択されたプローブ線に対応する複数の電
子スイッチ装置の各々から対応する各センス線に、複数
の試験点の２値化信号の組合わせに対応する多値化信号
を発生させる第３工程と、前記複数のセンス線に発生し
た多値化信号を前記２値化信号の組合わせに対応する再
生２値化信号に夫々変換して出力する第４工程と、全部
のプローブ線について順々に第２〜第３工程を繰り返え
す第５工程と、順々に異なる試験パターン信号を用いて
第１〜第５工程を繰り返す第６工程とを含むことを特徴
とするものである。
レイの試験方法は、複数の論理素子を複数行、複数列に
２次元的又は３次元的に配設してなるゲートアレイに組
み込んだ複数のプローブ線と複数のセンス線とを介して
ゲートアレイを試験する試験方法において、前記ゲート
アレイの複数行の論理素子を複数の行群にグループ化し
且つ複数列の論理素子を複数の列群にグループ化し、前
記ゲートアレイに、予め、複数の行群に夫々対応する複
数のプローブ線及び複数の列群に夫々対応する複数のセ
ンス線を組み込むとともに、プローブ線とセンス線とが
交差する複数の格子点に夫々対応し且つ対応するプロー
ブ線に供給される選択信号に応動して対応するセンス線
に信号を出力可能となる複数の電子スイッチ装置であっ
て、その各々が対応する行群と列群に属する複数の論理
素子の複数の試験点に夫々接続され且つ対応するセンス
線に接続された複数の電子スイッチからなる複数の電子
スイッチ装置を組み込み、前記ゲートアレイに複数の試
験パターン信号の１つを選択的に供給する第１工程と、
前記複数のプローブ線の１つに選択信号を供給する第２
工程と、前記選択されたプローブ線に対応する複数の電
子スイッチ装置の各々から対応する各センス線に、複数
の試験点の２値化信号の組合わせに対応する多値化信号
を発生させる第３工程と、前記複数のセンス線に発生し
た多値化信号を前記２値化信号の組合わせに対応する再
生２値化信号に夫々変換して出力する第４工程と、全部
のプローブ線について順々に第２〜第３工程を繰り返え
す第５工程と、順々に異なる試験パターン信号を用いて
第１〜第５工程を繰り返す第６工程とを含むことを特徴
とするものである。
【０００６】請求項２に係るゲートアレイの試験装置
は、複数の論理素子を複数行、複数列に２次元的又は３
次元的に配設してなるゲートアレイに組み込まれた複数
のプローブ線と複数のセンス線とを介してゲートアレイ
を試験するゲートアレイの試験装置において、前記ゲー
トアレイの複数行の論理素子を複数の行群にグループ化
し且つ複数列の論理素子を複数の列群にグループ化し、
このゲートアレイに、複数の行群に夫々対応する複数の
プローブ線及び複数の列群に夫々対応する複数のセンス
線と、プローブ線とセンス線とが交差する複数の格子点
に夫々対応し且つ対応するプローブ線に供給される選択
信号に応動して対応するセンス線に信号を出力可能とな
る複数の電子スイッチ装置であって、その各々が対応す
る行群と列群に属する複数の論理素子の複数の試験点に
夫々接続され且つ対応するセンス線に接続された複数の
電子スイッチからなる複数の電子スイッチ装置とを組み
込み、前記複数のプローブ線の１つに順々に選択信号を
出力する選択手段を設け、前記各電子スイッチ装置の複
数の電子スイッチに接続された複数の試験点の２値化信
号の組合せに対応した多値化信号を対応するセンス線に
発生させる多値化手段を設け、前記各センス線に発生し
た多値化信号を複数の試験点の２値化信号の組合せに対
応する再生２値化信号に夫々変換する２値化手段を設け
たことを特徴とするものである。
は、複数の論理素子を複数行、複数列に２次元的又は３
次元的に配設してなるゲートアレイに組み込まれた複数
のプローブ線と複数のセンス線とを介してゲートアレイ
を試験するゲートアレイの試験装置において、前記ゲー
トアレイの複数行の論理素子を複数の行群にグループ化
し且つ複数列の論理素子を複数の列群にグループ化し、
このゲートアレイに、複数の行群に夫々対応する複数の
プローブ線及び複数の列群に夫々対応する複数のセンス
線と、プローブ線とセンス線とが交差する複数の格子点
に夫々対応し且つ対応するプローブ線に供給される選択
信号に応動して対応するセンス線に信号を出力可能とな
る複数の電子スイッチ装置であって、その各々が対応す
る行群と列群に属する複数の論理素子の複数の試験点に
夫々接続され且つ対応するセンス線に接続された複数の
電子スイッチからなる複数の電子スイッチ装置とを組み
込み、前記複数のプローブ線の１つに順々に選択信号を
出力する選択手段を設け、前記各電子スイッチ装置の複
数の電子スイッチに接続された複数の試験点の２値化信
号の組合せに対応した多値化信号を対応するセンス線に
発生させる多値化手段を設け、前記各センス線に発生し
た多値化信号を複数の試験点の２値化信号の組合せに対
応する再生２値化信号に夫々変換する２値化手段を設け
たことを特徴とするものである。
【０００７】請求項３に係るゲートアレイの試験装置
は、請求項２の装置において、前記各電子スイッチ装置
は、複数の電子スイッチと対応するセンス線間に夫々介
設され且つ選択信号に応動して導通状態となる複数の選
択スイッチを備えたことを特徴とするものである。
は、請求項２の装置において、前記各電子スイッチ装置
は、複数の電子スイッチと対応するセンス線間に夫々介
設され且つ選択信号に応動して導通状態となる複数の選
択スイッチを備えたことを特徴とするものである。
【０００８】請求項４に係るゲートアレイの試験装置
は、請求項３の装置において、前記各電子スイッチ群に
おいて、複数の選択スイッチ及び複数の電子スイッチが
夫々Ｎチャンネル型ＭＯＳトランジスタで構成され、複
数の選択スイッチのゲート電極がプローブ線に夫々接続
され且つこれら選択スイッチのドレン電極がセンス線に
夫々接続され、複数の電子スイッチのゲート電極が複数
の試験点に夫々接続され且つこれら電子スイッチのドレ
ン電極が対応する選択スイッチのソース電極に夫々接続
され且つこれら電子スイッチのソース電極がゲートアレ
イの接地に接続されたことを特徴とするものである。
は、請求項３の装置において、前記各電子スイッチ群に
おいて、複数の選択スイッチ及び複数の電子スイッチが
夫々Ｎチャンネル型ＭＯＳトランジスタで構成され、複
数の選択スイッチのゲート電極がプローブ線に夫々接続
され且つこれら選択スイッチのドレン電極がセンス線に
夫々接続され、複数の電子スイッチのゲート電極が複数
の試験点に夫々接続され且つこれら電子スイッチのドレ
ン電極が対応する選択スイッチのソース電極に夫々接続
され且つこれら電子スイッチのソース電極がゲートアレ
イの接地に接続されたことを特徴とするものである。
【０００９】請求項５に係るゲートアレイの試験装置
は、請求項４の装置において、前記多値化手段は、各セ
ンス線に抵抗を介して接続されたゲートアレイの定電圧
源と、各電子スイッチ群の複数の電子スイッチのソース
電極に接続されたゲートアレイの接地と、各電子スイッ
チ群の複数の電子スイッチ及び／又はこれら複数の電子
スイッチに接続された複数の選択スイッチのＷ／Ｌ値を
相互に異ならせた構成とを備えていることを特徴とする
ものである。
は、請求項４の装置において、前記多値化手段は、各セ
ンス線に抵抗を介して接続されたゲートアレイの定電圧
源と、各電子スイッチ群の複数の電子スイッチのソース
電極に接続されたゲートアレイの接地と、各電子スイッ
チ群の複数の電子スイッチ及び／又はこれら複数の電子
スイッチに接続された複数の選択スイッチのＷ／Ｌ値を
相互に異ならせた構成とを備えていることを特徴とする
ものである。
【００１０】請求項６に係るゲートアレイの試験装置
は、請求項２の装置において、前記各電子スイッチ装置
は、複数の電子スイッチと対応するセンス線間に共通に
介設され且つ選択信号に応動して導通状態となる１つの
選択スイッチを備えたことを特徴とするものである。
は、請求項２の装置において、前記各電子スイッチ装置
は、複数の電子スイッチと対応するセンス線間に共通に
介設され且つ選択信号に応動して導通状態となる１つの
選択スイッチを備えたことを特徴とするものである。
【００１１】請求項７に係るゲートアレイの試験装置
は、請求項５の装置において、前記各センス線に接続さ
れた２値化手段がＡ／Ｄ変換器からなることを特徴とす
るものである。
は、請求項５の装置において、前記各センス線に接続さ
れた２値化手段がＡ／Ｄ変換器からなることを特徴とす
るものである。
【００１２】請求項８に係るゲートアレイの試験装置
は、請求項７の装置において、前記選択手段が複数のプ
ローブ線に択一的に選択信号を出力するシフトレジスタ
を含むことを特徴とするものである。
は、請求項７の装置において、前記選択手段が複数のプ
ローブ線に択一的に選択信号を出力するシフトレジスタ
を含むことを特徴とするものである。
【００１３】請求項９に係るゲートアレイの試験装置
は、請求項８の装置において、前記複数のセンス線に夫
々接続された複数の２値化手段の出力を受ける観察手段
が設けられ、この観察手段が複数の２値化手段の出力を
受けて一時記憶するシフトレジスタを含むことを特徴と
するものである。
は、請求項８の装置において、前記複数のセンス線に夫
々接続された複数の２値化手段の出力を受ける観察手段
が設けられ、この観察手段が複数の２値化手段の出力を
受けて一時記憶するシフトレジスタを含むことを特徴と
するものである。
【００１４】請求項１０に係るゲートアレイの試験装置
は、請求項３の装置において、前記複数の選択スイッチ
及び複数の電子スイッチが夫々Ｐチャンネル型ＭＯＳト
ランジスタで構成され、複数の選択スイッチのゲート電
極がプローブ線に夫々接続され且つこれら選択スイッチ
のドレン電極がセンス線に夫々接続され、複数の電子ス
イッチのゲート電極が複数の試験点に夫々接続され且つ
これら電子スイッチのドレン電極が対応する選択スイッ
チのソース電極に夫々接続され且つこれら電子スイッチ
のソース電極がゲートアレイの定電圧源に接続されたこ
とを特徴とするものである。
は、請求項３の装置において、前記複数の選択スイッチ
及び複数の電子スイッチが夫々Ｐチャンネル型ＭＯＳト
ランジスタで構成され、複数の選択スイッチのゲート電
極がプローブ線に夫々接続され且つこれら選択スイッチ
のドレン電極がセンス線に夫々接続され、複数の電子ス
イッチのゲート電極が複数の試験点に夫々接続され且つ
これら電子スイッチのドレン電極が対応する選択スイッ
チのソース電極に夫々接続され且つこれら電子スイッチ
のソース電極がゲートアレイの定電圧源に接続されたこ
とを特徴とするものである。
【００１５】
【作用】請求項１に係るゲートアレイの試験方法におい
ては、ゲートアレイの複数行の論理素子を複数の行群に
グループ化し且つ複数列の論理素子を複数の列群にグル
ープ化し、このゲートアレイに、予め、複数の行群に夫
々対応する複数のプローブ線及び複数の列群に夫々対応
する複数のセンス線を組み込む。更に、このゲートアレ
イに、予め、複数のプローブ線と複数のセンス線とが交
差する複数の格子点に夫々対応し且つ対応するプローブ
線に供給される選択信号に応動して対応するセンス線に
信号を出力可能となる複数の電子スイッチ装置であって
その各々が対応する行群と列群に属する複数の論理素子
の複数の試験点に夫々接続され且つ対応するセンス線に
接続された複数の電子スイッチを備えた複数の電子スイ
ッチ装置を組み込む。ここで、このゲートアレイを試験
する際には、ゲートアレイに複数の試験パターン信号の
１つを選択的に供給する第１工程を行い、複数のプロー
ブ線の１つに選択信号を供給する第２工程を行い、その
選択されたプローブ線に対応する複数の電子スイッチ装
置の各々から対応する各センス線に、前記複数の試験点
の２値化信号の組合わせに対応する多値化信号を発生さ
せる第３工程を行い、複数のセンス線に発生した多値化
信号を前記２値化信号の組合わせに対応する再生２値化
信号に夫々変換して出力する第４工程を行い、全部のプ
ローブ線について順々に第２〜第４工程を繰り返えす第
５工程を行い、順々に異なる試験パターン信号を用いて
第１〜第５工程を繰り返す第６工程を行う。このように
して、複数の試験パターン信号の各々に対して全部の試
験点について確実に試験を行うことが出来る。このゲー
トアレイの試験方法によれば、プローブ線とセンス線と
の各格子点に複数の論理素子つまり複数の試験点を対応
させることが出来るので、プローブ線とセンス線の数を
著しく低減することが可能になる。即ち、ゲートアレイ
の試験点がＸ行、Ｙ列の配列構造であり、各格子点に対
応させる複数の試験点がα行、β列の配列構造とする
と、プローブ線の数はＸ／α、センス線の数はＹ／βに
なり、これらの数を大幅に少なくすることが出来る。
ては、ゲートアレイの複数行の論理素子を複数の行群に
グループ化し且つ複数列の論理素子を複数の列群にグル
ープ化し、このゲートアレイに、予め、複数の行群に夫
々対応する複数のプローブ線及び複数の列群に夫々対応
する複数のセンス線を組み込む。更に、このゲートアレ
イに、予め、複数のプローブ線と複数のセンス線とが交
差する複数の格子点に夫々対応し且つ対応するプローブ
線に供給される選択信号に応動して対応するセンス線に
信号を出力可能となる複数の電子スイッチ装置であって
その各々が対応する行群と列群に属する複数の論理素子
の複数の試験点に夫々接続され且つ対応するセンス線に
接続された複数の電子スイッチを備えた複数の電子スイ
ッチ装置を組み込む。ここで、このゲートアレイを試験
する際には、ゲートアレイに複数の試験パターン信号の
１つを選択的に供給する第１工程を行い、複数のプロー
ブ線の１つに選択信号を供給する第２工程を行い、その
選択されたプローブ線に対応する複数の電子スイッチ装
置の各々から対応する各センス線に、前記複数の試験点
の２値化信号の組合わせに対応する多値化信号を発生さ
せる第３工程を行い、複数のセンス線に発生した多値化
信号を前記２値化信号の組合わせに対応する再生２値化
信号に夫々変換して出力する第４工程を行い、全部のプ
ローブ線について順々に第２〜第４工程を繰り返えす第
５工程を行い、順々に異なる試験パターン信号を用いて
第１〜第５工程を繰り返す第６工程を行う。このように
して、複数の試験パターン信号の各々に対して全部の試
験点について確実に試験を行うことが出来る。このゲー
トアレイの試験方法によれば、プローブ線とセンス線と
の各格子点に複数の論理素子つまり複数の試験点を対応
させることが出来るので、プローブ線とセンス線の数を
著しく低減することが可能になる。即ち、ゲートアレイ
の試験点がＸ行、Ｙ列の配列構造であり、各格子点に対
応させる複数の試験点がα行、β列の配列構造とする
と、プローブ線の数はＸ／α、センス線の数はＹ／βに
なり、これらの数を大幅に少なくすることが出来る。
【００１６】請求項２に係るゲートアレイの試験装置に
おいては、ゲートアレイの複数行と複数列の論理素子を
複数の行群と複数の列群にグループ化し、複数の行群に
夫々対応する複数のプローブ線及び複数の列群に夫々対
応する複数のセンス線をゲートアレイに組み込み、更
に、複数のプローブ線と複数のセンス線とが交差する複
数の格子点に対応し且つ対応するプローブ線に供給され
る選択信号に応動して対応するセンス線に信号を出力可
能となる複数の電子スイッチ装置であって各々が対応す
る行群と列群に属する複数の論理素子の複数の試験点に
夫々接続され且つ対応するセンス線に接続された複数の
電子スイッチを備えた複数の電子スイッチ装置を、ゲー
トアレイに組み込んでおく。ここで、このゲートアレイ
を試験する際には、ゲートアレイに複数の試験パターン
信号の１つを供給した状態において、選択手段がプロー
ブ線の１つに順々に選択信号を出力すると、その選択信
号が供給されたプローブ線に対応する複数の選択スイッ
チ装置が夫々対応するセンス線に信号を出力可能な状態
となる。すると、多値化手段が、選択されたプローブ線
に対応する各電子スイッチ装置の複数の電子スイッチに
接続された複数の試験点の２値化信号の組合せに対応し
た多値化信号を対応するセンス線に発生させるので、２
値化手段が、各センス線に発生した多値化信号を複数の
試験点の２値化信号の組合せに対応する再生２値化信号
に変換する。次に、全部のプローブ線について選択手段
から順々に選択信号を供給するのを繰り返して前記２値
化信号を順々に発生させ、これにより１群の再生２値化
信号が得られる。その後、順々に異なる試験パターン信
号を用いて前記と同様に繰り返して複数群の再生２値化
信号を求め、このようにして得られた複数群の再生２値
化信号に基いてゲートアレイの多数の論理素子の作動の
良否を試験することができる。このゲートアレイの試験
装置においては、プローブ線とセンス線との各格子点に
各電子スイッチ装置を対応させ、各電子スイッチ装置に
は複数の論理素子の複数の試験点に夫々接続された複数
の電子スイッチを設けてあるので、請求項１と同様に、
プローブ線とセンス線の数を著しく低減することが出来
る。即ち、ゲートアレイの試験点がＸ行、Ｙ列の配列構
造であり、各格子点に対応させる複数の試験点がα行、
β列の配列構造とすると、プローブ線の数はＸ／α、セ
ンス線の数はＹ／βになる。
おいては、ゲートアレイの複数行と複数列の論理素子を
複数の行群と複数の列群にグループ化し、複数の行群に
夫々対応する複数のプローブ線及び複数の列群に夫々対
応する複数のセンス線をゲートアレイに組み込み、更
に、複数のプローブ線と複数のセンス線とが交差する複
数の格子点に対応し且つ対応するプローブ線に供給され
る選択信号に応動して対応するセンス線に信号を出力可
能となる複数の電子スイッチ装置であって各々が対応す
る行群と列群に属する複数の論理素子の複数の試験点に
夫々接続され且つ対応するセンス線に接続された複数の
電子スイッチを備えた複数の電子スイッチ装置を、ゲー
トアレイに組み込んでおく。ここで、このゲートアレイ
を試験する際には、ゲートアレイに複数の試験パターン
信号の１つを供給した状態において、選択手段がプロー
ブ線の１つに順々に選択信号を出力すると、その選択信
号が供給されたプローブ線に対応する複数の選択スイッ
チ装置が夫々対応するセンス線に信号を出力可能な状態
となる。すると、多値化手段が、選択されたプローブ線
に対応する各電子スイッチ装置の複数の電子スイッチに
接続された複数の試験点の２値化信号の組合せに対応し
た多値化信号を対応するセンス線に発生させるので、２
値化手段が、各センス線に発生した多値化信号を複数の
試験点の２値化信号の組合せに対応する再生２値化信号
に変換する。次に、全部のプローブ線について選択手段
から順々に選択信号を供給するのを繰り返して前記２値
化信号を順々に発生させ、これにより１群の再生２値化
信号が得られる。その後、順々に異なる試験パターン信
号を用いて前記と同様に繰り返して複数群の再生２値化
信号を求め、このようにして得られた複数群の再生２値
化信号に基いてゲートアレイの多数の論理素子の作動の
良否を試験することができる。このゲートアレイの試験
装置においては、プローブ線とセンス線との各格子点に
各電子スイッチ装置を対応させ、各電子スイッチ装置に
は複数の論理素子の複数の試験点に夫々接続された複数
の電子スイッチを設けてあるので、請求項１と同様に、
プローブ線とセンス線の数を著しく低減することが出来
る。即ち、ゲートアレイの試験点がＸ行、Ｙ列の配列構
造であり、各格子点に対応させる複数の試験点がα行、
β列の配列構造とすると、プローブ線の数はＸ／α、セ
ンス線の数はＹ／βになる。
【００１７】請求項３に係るゲートアレイの試験装置に
おいては、基本的に請求項２と同様の作用が得られる。
更に、各電子スイッチ装置には複数の電子スイッチと１
対１で対応する複数の選択スイッチを設けたので、安定
した性能が得られ、また多値化手段を構成する上でも有
利になる。
おいては、基本的に請求項２と同様の作用が得られる。
更に、各電子スイッチ装置には複数の電子スイッチと１
対１で対応する複数の選択スイッチを設けたので、安定
した性能が得られ、また多値化手段を構成する上でも有
利になる。
【００１８】請求項４に係るゲートアレイの試験装置に
おいては、基本的に請求項３と同様の作用が得られる。
更に、各電子スイッチ群において、複数の選択スイッチ
及び複数の電子スイッチが夫々Ｎチャンネル型ＭＯＳト
ランジスタで構成され、複数の選択スイッチのゲート電
極がプローブ線に夫々接続され且つこれら選択スイッチ
のドレン電極がセンス線に夫々接続され、複数の電子ス
イッチのゲート電極が複数の試験点に夫々接続され且つ
これら電子スイッチのドレン電極が対応する選択スイッ
チのソース電極に夫々接続され且つこれら電子スイッチ
のソース電極がゲートアレイの接地に接続されている。
従って、選択信号に応動して複数の選択スイッチが導通
状態になって、複数の電子スイッチが対応するセンス線
に導通状に接続され、試験点から電子スイッチのゲート
電極に「１」レベル信号が供給されるとその電子スイッ
チが導通状態になりまた「０」レベル信号が供給される
と非導通状態を保持する。このように、選択スイッチ及
び電子スイッチを夫々小型で高速作動するＮチャンネル
型ＭＯＳトランジスタで構成するので、これらスイッチ
類による集積度の低下及び作動速度の低下を極力防止す
ることが出来る。
おいては、基本的に請求項３と同様の作用が得られる。
更に、各電子スイッチ群において、複数の選択スイッチ
及び複数の電子スイッチが夫々Ｎチャンネル型ＭＯＳト
ランジスタで構成され、複数の選択スイッチのゲート電
極がプローブ線に夫々接続され且つこれら選択スイッチ
のドレン電極がセンス線に夫々接続され、複数の電子ス
イッチのゲート電極が複数の試験点に夫々接続され且つ
これら電子スイッチのドレン電極が対応する選択スイッ
チのソース電極に夫々接続され且つこれら電子スイッチ
のソース電極がゲートアレイの接地に接続されている。
従って、選択信号に応動して複数の選択スイッチが導通
状態になって、複数の電子スイッチが対応するセンス線
に導通状に接続され、試験点から電子スイッチのゲート
電極に「１」レベル信号が供給されるとその電子スイッ
チが導通状態になりまた「０」レベル信号が供給される
と非導通状態を保持する。このように、選択スイッチ及
び電子スイッチを夫々小型で高速作動するＮチャンネル
型ＭＯＳトランジスタで構成するので、これらスイッチ
類による集積度の低下及び作動速度の低下を極力防止す
ることが出来る。
【００１９】請求項５に係るゲートアレイの試験装置に
おいては、基本的に請求項４と同様の作用が得られる。
更に、多値化手段は、各センス線に抵抗を介して接続さ
れたゲートアレイの定電圧源と、各電子スイッチ群の複
数の電子スイッチのソース電極に接続されたゲートアレ
イの接地と、各電子スイッチ群の複数の電子スイッチ及
び／又はこれら複数の電子スイッチに接続された複数の
選択スイッチのＷ／Ｌ値を相互に異ならせた構成とを備
えている。即ち、選択信号により選択スイッチが導通状
態になり、且つ試験点の「１」レベル信号により電子ス
イッチが導通状態になると、定電圧源から接地に至る電
流径路が形成されるが、各電子スイッチ群の複数の電子
スイッチ及び／又はこれら複数の電子スイッチに接続さ
れた複数の選択スイッチのＷ／Ｌ値を相互に異ならせて
あるので、電流径路に応じた電圧信号が前記抵抗の下流
側のセンス線部分に現れるため複数の試験点の２値化信
号の組合せに対応する多値化信号をセンス線に発生させ
ることが出来る。
おいては、基本的に請求項４と同様の作用が得られる。
更に、多値化手段は、各センス線に抵抗を介して接続さ
れたゲートアレイの定電圧源と、各電子スイッチ群の複
数の電子スイッチのソース電極に接続されたゲートアレ
イの接地と、各電子スイッチ群の複数の電子スイッチ及
び／又はこれら複数の電子スイッチに接続された複数の
選択スイッチのＷ／Ｌ値を相互に異ならせた構成とを備
えている。即ち、選択信号により選択スイッチが導通状
態になり、且つ試験点の「１」レベル信号により電子ス
イッチが導通状態になると、定電圧源から接地に至る電
流径路が形成されるが、各電子スイッチ群の複数の電子
スイッチ及び／又はこれら複数の電子スイッチに接続さ
れた複数の選択スイッチのＷ／Ｌ値を相互に異ならせて
あるので、電流径路に応じた電圧信号が前記抵抗の下流
側のセンス線部分に現れるため複数の試験点の２値化信
号の組合せに対応する多値化信号をセンス線に発生させ
ることが出来る。
【００２０】請求項６に係るゲートアレイの試験装置に
おいては、基本的に請求項２と同様の作用が得られる。
更に、各電子スイッチ装置には複数の電子スイッチに共
通の１つの選択スイッチを設けたので、選択スイッチの
数を最小限まで少なくすることができる。
おいては、基本的に請求項２と同様の作用が得られる。
更に、各電子スイッチ装置には複数の電子スイッチに共
通の１つの選択スイッチを設けたので、選択スイッチの
数を最小限まで少なくすることができる。
【００２１】請求項７に係るゲートアレイの試験装置に
おいては、基本的に請求項５と同様の作用が得られる。
更に、各センス線に接続された２値化手段がＡ／Ｄ変換
器で構成されているので、多値化信号を簡単に再生２値
化信号に変換できる。
おいては、基本的に請求項５と同様の作用が得られる。
更に、各センス線に接続された２値化手段がＡ／Ｄ変換
器で構成されているので、多値化信号を簡単に再生２値
化信号に変換できる。
【００２２】請求項８に係るゲートアレイの試験装置に
おいては、基本的に請求項７と同様の作用が得られる。
更に、選択手段が複数のプローブ線に択一的に選択信号
を出力するシフトレジスタを含むので、選択手段を簡単
化でき、またこのシフトレジスタとしてはゲートアレイ
のものを有効活用することも可能である。
おいては、基本的に請求項７と同様の作用が得られる。
更に、選択手段が複数のプローブ線に択一的に選択信号
を出力するシフトレジスタを含むので、選択手段を簡単
化でき、またこのシフトレジスタとしてはゲートアレイ
のものを有効活用することも可能である。
【００２３】請求項９に係るゲートアレイの試験装置に
おいては、基本的に請求項８と同様の作用が得られる。
更に、複数のセンス線に夫々接続された複数の２値化手
段の出力を受ける観察手段が設けられ、この観察手段が
複数の２値化手段の出力を受けて一時記憶するシフトレ
ジスタを含むので、観察手段を簡単化でき、またこのシ
フトレジスタとしてはゲートアレイのものを有効活用す
ることも可能である。
おいては、基本的に請求項８と同様の作用が得られる。
更に、複数のセンス線に夫々接続された複数の２値化手
段の出力を受ける観察手段が設けられ、この観察手段が
複数の２値化手段の出力を受けて一時記憶するシフトレ
ジスタを含むので、観察手段を簡単化でき、またこのシ
フトレジスタとしてはゲートアレイのものを有効活用す
ることも可能である。
【００２４】請求項１０に係るゲートアレイの試験装置
においては、基本的に請求項３と同様の作用が得られ
る。更に、複数の選択スイッチ及び複数の電子スイッチ
が夫々Ｐチャンネル型ＭＯＳトランジスタで構成され、
複数の選択スイッチのゲート電極がプローブ線に夫々接
続され且つこれら選択スイッチのドレン電極がセンス線
に夫々接続され、複数の電子スイッチのゲート電極が複
数の試験点に夫々接続され且つこれら電子スイッチのド
レン電極が対応する選択スイッチのソース電極に夫々接
続され且つこれら電子スイッチのソース電極がゲートア
レイの定電圧源に接続されている。従って、請求項５と
同様に、選択信号により選択スイッチが導通状態とな
り、また試験点の「１」レベル信号により対応する電子
スイッチが導通状態となって、定電圧源から電子スイッ
チと選択スイッチを経由してセンス線に至る電流径路が
形成されることになる。
においては、基本的に請求項３と同様の作用が得られ
る。更に、複数の選択スイッチ及び複数の電子スイッチ
が夫々Ｐチャンネル型ＭＯＳトランジスタで構成され、
複数の選択スイッチのゲート電極がプローブ線に夫々接
続され且つこれら選択スイッチのドレン電極がセンス線
に夫々接続され、複数の電子スイッチのゲート電極が複
数の試験点に夫々接続され且つこれら電子スイッチのド
レン電極が対応する選択スイッチのソース電極に夫々接
続され且つこれら電子スイッチのソース電極がゲートア
レイの定電圧源に接続されている。従って、請求項５と
同様に、選択信号により選択スイッチが導通状態とな
り、また試験点の「１」レベル信号により対応する電子
スイッチが導通状態となって、定電圧源から電子スイッ
チと選択スイッチを経由してセンス線に至る電流径路が
形成されることになる。
【００２５】
【発明の効果】前記作用の項で説明したように、次のよ
うな効果が得られる。請求項１に係るゲートアレイの試
験方法によれば、複数の試験パターン信号でもって全部
の試験点を確実に試験することができるうえ、プローブ
線とセンス線との各格子点に複数の試験点を対応させる
ためプローブ線とセンス線の数を著しく低減することが
可能になり、多数のプローブ線と多数のセンス線によっ
てゲートアレイの集積度が低下するのを防止して試験装
置の実用性と経済性を飛躍てきに高めることが出来る。
うな効果が得られる。請求項１に係るゲートアレイの試
験方法によれば、複数の試験パターン信号でもって全部
の試験点を確実に試験することができるうえ、プローブ
線とセンス線との各格子点に複数の試験点を対応させる
ためプローブ線とセンス線の数を著しく低減することが
可能になり、多数のプローブ線と多数のセンス線によっ
てゲートアレイの集積度が低下するのを防止して試験装
置の実用性と経済性を飛躍てきに高めることが出来る。
【００２６】請求項２に係るゲートアレイの試験装置に
よれば、複数のプローブ線と、複数のセンス線と、選択
手段と、各格子点に対応する電子スイッチ装置であって
複数の試験点に夫々接続された複数の電子スイッチを備
えた電子スイッチ装置と、多値化手段と、２値化手段と
を設けたことにより、請求項１と同様に、プローブ線と
センス線の数を著しく低減することが可能になり、多数
のプローブ線と多数のセンス線とによってゲートアレイ
の集積度が低下するのを防止して試験装置の実用性と経
済性を飛躍的に高めることが出来る。
よれば、複数のプローブ線と、複数のセンス線と、選択
手段と、各格子点に対応する電子スイッチ装置であって
複数の試験点に夫々接続された複数の電子スイッチを備
えた電子スイッチ装置と、多値化手段と、２値化手段と
を設けたことにより、請求項１と同様に、プローブ線と
センス線の数を著しく低減することが可能になり、多数
のプローブ線と多数のセンス線とによってゲートアレイ
の集積度が低下するのを防止して試験装置の実用性と経
済性を飛躍的に高めることが出来る。
【００２７】請求項３に係るゲートアレイの試験装置に
よれば、基本的に請求項２と同様の効果が得られる。更
に、複数の電子スイッチと１対１で対応する選択スイッ
チを設けたことにより、安定した性能が得られ、また多
値化手段を構成する上でも有利になる。
よれば、基本的に請求項２と同様の効果が得られる。更
に、複数の電子スイッチと１対１で対応する選択スイッ
チを設けたことにより、安定した性能が得られ、また多
値化手段を構成する上でも有利になる。
【００２８】請求項４に係るゲートアレイの試験装置に
よれば、基本的に請求項３と同様の効果が得られる。更
に、複数の選択スイッチ及び複数の電子スイッチを夫々
小型で高速作動するＮチャンネル型ＭＯＳトランジスタ
で構成するので、これらスイッチ類による集積度の低下
及び作動速度の低下を極力防止することが出来る。
よれば、基本的に請求項３と同様の効果が得られる。更
に、複数の選択スイッチ及び複数の電子スイッチを夫々
小型で高速作動するＮチャンネル型ＭＯＳトランジスタ
で構成するので、これらスイッチ類による集積度の低下
及び作動速度の低下を極力防止することが出来る。
【００２９】請求項５に係るゲートアレイの試験装置に
よれば、基本的に請求項４と同様の効果が得られる。更
に、多値化手段は、ゲートアレイの定電圧源とゲートア
レイの接地とを有効活用しているので、その構成を簡単
化でき、また多値化手段の要部は、各電子スイッチ群の
複数の電子スイッチ及び／又はこれら複数の電子スイッ
チに接続された複数の選択スイッチのＷ／Ｌ値を相互に
異ならせた構成でもって構成されているので、その構成
が簡単化する。
よれば、基本的に請求項４と同様の効果が得られる。更
に、多値化手段は、ゲートアレイの定電圧源とゲートア
レイの接地とを有効活用しているので、その構成を簡単
化でき、また多値化手段の要部は、各電子スイッチ群の
複数の電子スイッチ及び／又はこれら複数の電子スイッ
チに接続された複数の選択スイッチのＷ／Ｌ値を相互に
異ならせた構成でもって構成されているので、その構成
が簡単化する。
【００３０】請求項６に係るゲートアレイの試験装置に
よれば、基本的に請求項２と同様の効果が得られる。更
に、各電子スイッチ装置の複数の電子スイッチに共通の
１つの選択スイッチを設けたので、選択スイッチの数を
最小限まで少なくすることができる。
よれば、基本的に請求項２と同様の効果が得られる。更
に、各電子スイッチ装置の複数の電子スイッチに共通の
１つの選択スイッチを設けたので、選択スイッチの数を
最小限まで少なくすることができる。
【００３１】請求項７に係るゲートアレイの試験装置に
よれば、基本的に請求項５と同様の効果が得られる。更
に、各センス線に接続された２値化手段がＡ／Ｄ変換器
で構成されているので、多値化信号を簡単な構成により
再生２値化信号に変換できる。
よれば、基本的に請求項５と同様の効果が得られる。更
に、各センス線に接続された２値化手段がＡ／Ｄ変換器
で構成されているので、多値化信号を簡単な構成により
再生２値化信号に変換できる。
【００３２】請求項８に係るゲートアレイの試験装置に
よれば、基本的に請求項７と同様の効果が得られる。更
に、選択手段が複数のプローブ線に択一的に選択信号を
出力するシフトレジスタを含むので、選択手段を簡単化
でき、またこのシフトレジスタとしてはゲートアレイの
ものを有効活用することも可能である。
よれば、基本的に請求項７と同様の効果が得られる。更
に、選択手段が複数のプローブ線に択一的に選択信号を
出力するシフトレジスタを含むので、選択手段を簡単化
でき、またこのシフトレジスタとしてはゲートアレイの
ものを有効活用することも可能である。
【００３３】請求項９に係るゲートアレイの試験装置に
よれば、基本的に請求項８と同様の効果が得られる。更
に、複数のセンス線に夫々接続された複数の２値化手段
の出力を受ける観察手段が設けられ、この観察手段が複
数の２値化手段の出力を受けて一時記憶するシフトレジ
スタを含むので、観察手段を簡単化でき、またこのシフ
トレジスタとしてはゲートアレイのものを有効活用する
ことも可能である。
よれば、基本的に請求項８と同様の効果が得られる。更
に、複数のセンス線に夫々接続された複数の２値化手段
の出力を受ける観察手段が設けられ、この観察手段が複
数の２値化手段の出力を受けて一時記憶するシフトレジ
スタを含むので、観察手段を簡単化でき、またこのシフ
トレジスタとしてはゲートアレイのものを有効活用する
ことも可能である。
【００３４】請求項１０に係るゲートアレイの試験装置
によれば、基本的に請求項３と同様の効果が得られる。
更に、複数の選択スイッチ及び複数の電子スイッチを夫
々小型のＰチャンネル型ＭＯＳトランジスタで構成する
ので、これらスイッチ類で集積度が低下するのを防止で
き、またＰチャンネル型ＭＯＳトランジスタは導通抵抗
が高いため、これらスイッチ類を多値化手段の一部とし
て電流径路の抵抗として活用するうえで有利である。
によれば、基本的に請求項３と同様の効果が得られる。
更に、複数の選択スイッチ及び複数の電子スイッチを夫
々小型のＰチャンネル型ＭＯＳトランジスタで構成する
ので、これらスイッチ類で集積度が低下するのを防止で
き、またＰチャンネル型ＭＯＳトランジスタは導通抵抗
が高いため、これらスイッチ類を多値化手段の一部とし
て電流径路の抵抗として活用するうえで有利である。
【００３５】
【実施例】以下、本発明の実施例について図面に基いて
説明する。本実施例は、ゲートアレイの試験方法及び試
験装置に本発明を適用したものである。先ず、試験装置
の基本構成について説明する。図１に示すように、試験
装置は、種々の機能の論理素子ＬＥ1 〜ＬＥi （以下、
ＬＥと総称する）を有するゲートアレイＧＡに２次元的
に組み込まれたｍ本のプローブ線Ｐ1 〜Ｐm （以下、Ｐ
と総称する）及びｍ本のプローブ線Ｐと略直交するよう
に配設されたｎ本のセンス線Ｓ1 〜Ｓn （以下、Ｓと総
称する）と、ゲートアレイＧＡの周縁部に配置され各プ
ローブ線Ｐに接続された選択装置ＳＤと、プローブ線Ｐ
とセンス線Ｓとが交差する格子点の各々に対応づけてゲ
ートアレイＧＡに組み込まれたｍ×ｎ組の電子スイッチ
装置ＤＡ11〜ＤＡmn（以下、ＤＡと総称する）と、ゲー
トアレイＧＡの周縁部に配置され各センス線Ｓに夫々入
力端子において接続された２値化装置ＡＤ1 〜ＡＤ
n （以下、ＡＤと総称する）と、ゲートアレイＧＡの周
縁部に配置され２値化装置ＡＤに接続された観察装置Ｏ
Ｄと、ゲートアレイＧＡの外部に配置されゲートアレイ
ＧＡの周縁部に設けられた複数のパッドＰＤにプローブ
を介して接続される試験用電子装置ＴＥなどを備えてい
る。
説明する。本実施例は、ゲートアレイの試験方法及び試
験装置に本発明を適用したものである。先ず、試験装置
の基本構成について説明する。図１に示すように、試験
装置は、種々の機能の論理素子ＬＥ1 〜ＬＥi （以下、
ＬＥと総称する）を有するゲートアレイＧＡに２次元的
に組み込まれたｍ本のプローブ線Ｐ1 〜Ｐm （以下、Ｐ
と総称する）及びｍ本のプローブ線Ｐと略直交するよう
に配設されたｎ本のセンス線Ｓ1 〜Ｓn （以下、Ｓと総
称する）と、ゲートアレイＧＡの周縁部に配置され各プ
ローブ線Ｐに接続された選択装置ＳＤと、プローブ線Ｐ
とセンス線Ｓとが交差する格子点の各々に対応づけてゲ
ートアレイＧＡに組み込まれたｍ×ｎ組の電子スイッチ
装置ＤＡ11〜ＤＡmn（以下、ＤＡと総称する）と、ゲー
トアレイＧＡの周縁部に配置され各センス線Ｓに夫々入
力端子において接続された２値化装置ＡＤ1 〜ＡＤ
n （以下、ＡＤと総称する）と、ゲートアレイＧＡの周
縁部に配置され２値化装置ＡＤに接続された観察装置Ｏ
Ｄと、ゲートアレイＧＡの外部に配置されゲートアレイ
ＧＡの周縁部に設けられた複数のパッドＰＤにプローブ
を介して接続される試験用電子装置ＴＥなどを備えてい
る。
【００３６】各電子スイッチ装置ＤＡは、その近傍のｉ
個の論理素子ＬＥの出力ライン上の試験点ＴＰ1 〜ＴＰ
i （以下、ＴＰと総称する）に夫々接続され電子スイッ
チ群Ｇを構成するｉ個の電子スイッチＥＱと、各電子ス
イッチＥＱに１対１に対応して接続されたｉ個の選択ス
イッチＳＱであって各々が対応するプローブ線Ｐ及びセ
ンス線Ｓに接続された選択スイッチＳＱとを備えてい
る。選択装置ＳＤは、プローブ線Ｐの１つに順々に選択
信号を出力し、選択信号が供給されたプローブ線Ｐに接
続された各電子スイッチ装置ＤＡの選択スイッチＳＱを
導通させるものであり、後述のように、プローブ線Ｐに
選択信号が出力されると、各電子スイッチ装置ＤＡを介
してそのプローブ線Ｐに接続された各論理素子ＬＥの試
験点ＴＰの２値化信号の組合せに対応した多値化信号が
各センス線Ｓに夫々発生するようになっている。２値化
装置ＡＤは、それが接続されたセンス線Ｓに発生した多
値化信号を各群のｉ個の試験点ＴＰにおける元の２値化
信号に再生するもので、各電子スイッチ群Ｇのｉ個の電
子スイッチＥＱに夫々接続されたｉ個の試験点ＴＰに対
応するｉ本の出力ラインＬ1 〜Ｌi （以下、Ｌと総称す
る）を介して観察装置ＯＤに接続されている。各２値化
装置ＡＤで再生されたｉ個の再生２値化信号は、夫々試
験点ＴＰに対応する出力ラインＬを介して観察装置ＯＤ
に出力されるようになっている。観察装置ＯＤは、２値
化装置ＡＤから出力された再生２値化信号を一時記憶し
て所定のタイミングで試験用電子装置ＴＥに出力するも
のである。試験用電子装置ＴＥは、そのプローブにより
ゲートアレイＧＡに形成されたパッドＰＤを介して各論
理素子ＬＥの入力端子、選択装置ＳＤ及び観察装置ＯＤ
に電気的に接続され、ゲートアレイＧＡへの既知の種々
の試験パターン信号の入力及び選択装置ＳＤと観察装置
ＯＤへのデータやクロック信号の入力を行うとともに、
観察装置ＯＤから出力された再生２値化信号を分析し、
ゲートアレイＧＡの良否の判定、不良論理素子の特定及
び性能評価等を行うものである。試験用電子装置ＴＥ
は、パターン発生部、タイミング発生部、制御部、フェ
イルメモリ及びフォーマッタ等を備え、半導体集積回路
の試験用としては周知の装置と略同様のものなので、以
下の説明においては詳細な説明は省略する。
個の論理素子ＬＥの出力ライン上の試験点ＴＰ1 〜ＴＰ
i （以下、ＴＰと総称する）に夫々接続され電子スイッ
チ群Ｇを構成するｉ個の電子スイッチＥＱと、各電子ス
イッチＥＱに１対１に対応して接続されたｉ個の選択ス
イッチＳＱであって各々が対応するプローブ線Ｐ及びセ
ンス線Ｓに接続された選択スイッチＳＱとを備えてい
る。選択装置ＳＤは、プローブ線Ｐの１つに順々に選択
信号を出力し、選択信号が供給されたプローブ線Ｐに接
続された各電子スイッチ装置ＤＡの選択スイッチＳＱを
導通させるものであり、後述のように、プローブ線Ｐに
選択信号が出力されると、各電子スイッチ装置ＤＡを介
してそのプローブ線Ｐに接続された各論理素子ＬＥの試
験点ＴＰの２値化信号の組合せに対応した多値化信号が
各センス線Ｓに夫々発生するようになっている。２値化
装置ＡＤは、それが接続されたセンス線Ｓに発生した多
値化信号を各群のｉ個の試験点ＴＰにおける元の２値化
信号に再生するもので、各電子スイッチ群Ｇのｉ個の電
子スイッチＥＱに夫々接続されたｉ個の試験点ＴＰに対
応するｉ本の出力ラインＬ1 〜Ｌi （以下、Ｌと総称す
る）を介して観察装置ＯＤに接続されている。各２値化
装置ＡＤで再生されたｉ個の再生２値化信号は、夫々試
験点ＴＰに対応する出力ラインＬを介して観察装置ＯＤ
に出力されるようになっている。観察装置ＯＤは、２値
化装置ＡＤから出力された再生２値化信号を一時記憶し
て所定のタイミングで試験用電子装置ＴＥに出力するも
のである。試験用電子装置ＴＥは、そのプローブにより
ゲートアレイＧＡに形成されたパッドＰＤを介して各論
理素子ＬＥの入力端子、選択装置ＳＤ及び観察装置ＯＤ
に電気的に接続され、ゲートアレイＧＡへの既知の種々
の試験パターン信号の入力及び選択装置ＳＤと観察装置
ＯＤへのデータやクロック信号の入力を行うとともに、
観察装置ＯＤから出力された再生２値化信号を分析し、
ゲートアレイＧＡの良否の判定、不良論理素子の特定及
び性能評価等を行うものである。試験用電子装置ＴＥ
は、パターン発生部、タイミング発生部、制御部、フェ
イルメモリ及びフォーマッタ等を備え、半導体集積回路
の試験用としては周知の装置と略同様のものなので、以
下の説明においては詳細な説明は省略する。
【００３７】次に、前記試験装置の詳細な構成の１例に
ついて図２に基いて説明する。尚、各電子スイッチ群Ｇ
に接続される試験点ＴＰの数は２個とする。ゲートアレ
イＧＡに組み込まれたｍ本のプローブ線Ｐとｎ本のセン
スＳとが交差する格子点の各々に対応して夫々配置され
た電子スイッチ装置ＤＡは、論理素子ＬＥ1 ・ＬＥ2 の
出力ライン上の試験点ＴＰ1 ・ＴＰ2 に夫々接続され電
子スイッチ群Ｇを構成するＮチャンネル型ＭＯＳトラン
ジスタからなる電子スイッチＥＱ1 ・ＥＱ2 と、各電子
スイッチＥＱ1 ・ＥＱ2 に夫々接続されたＮチャンネル
型ＭＯＳトランジスタからなる選択スイッチＳＱ1 ・Ｓ
Ｑ2とで構成され、プローブ線Ｐに選択信号を出力する
選択装置ＳＤは、ｍ個のＤ型フリップフロップＦＦ1 〜
ＦＦm を縦続接続したシフトレジスタを備え、各センス
線Ｓに夫々接続された２値化装置ＡＤは２ビットのＡ／
Ｄ変換器を備えている。また、各センス線Ｓは、各電子
スイッチ群Ｇの電子スイッチＥＱ1 ・ＥＱ2 に夫々接続
された試験点ＴＰ1 ・ＴＰ2 における２値化信号の組合
せに対応した多値化信号を電子スイッチＥＱ1 ・ＥＱ2
及び選択スイッチＳＱ1 ・ＳＱ2 と協働してセンス線Ｓ
に発生させるために抵抗Ｒを介してゲートアレイＧＡの
定電圧源Ｖｃに接続されている。観察装置ＯＤは、ｎ個
の２ビットの直列／並列型シフトレジスタＳＲ1 〜ＳＲ
n （以下、ＳＲと総称する）を縦続接続して構成され、
各２値化装置ＡＤとこれに対応するシフトレジスタＳＲ
とは２本の出力ラインＫ1 ・Ｋ2を介して接続され、こ
れらラインＫ1 ・Ｋ2 は夫々試験点ＴＰ1 ・ＴＰ2 に対
応づけられている。選択装置ＳＤは、試験用電子装置Ｔ
Ｅからの制御データ及びクロック信号が夫々入力される
パッドＰＤ1 ・ＰＤ2 に接続されるとともに、試験用電
子装置ＴＥに制御データを出力するためのパッドＰＤ3
に接続され、観察装置ＯＤは、試験用電子装置ＴＥから
のクロック信号、各シフトレジスタＳＲを直列モード又
は並列モードに設定するためのモード設定信号及び試験
用の観察データが夫々入力されるパッドＰＤ4 〜ＰＤ7
に接続されるとともに、試験用電子装置ＴＥに再生２値
化信号を出力するためのパッドＰＤ8 ・ＰＤ9 に接続さ
れている。選択装置ＳＤと観察装置ＯＤは、ゲートアレ
イＧＡの論理素子ＬＥを用いて構成されている。
ついて図２に基いて説明する。尚、各電子スイッチ群Ｇ
に接続される試験点ＴＰの数は２個とする。ゲートアレ
イＧＡに組み込まれたｍ本のプローブ線Ｐとｎ本のセン
スＳとが交差する格子点の各々に対応して夫々配置され
た電子スイッチ装置ＤＡは、論理素子ＬＥ1 ・ＬＥ2 の
出力ライン上の試験点ＴＰ1 ・ＴＰ2 に夫々接続され電
子スイッチ群Ｇを構成するＮチャンネル型ＭＯＳトラン
ジスタからなる電子スイッチＥＱ1 ・ＥＱ2 と、各電子
スイッチＥＱ1 ・ＥＱ2 に夫々接続されたＮチャンネル
型ＭＯＳトランジスタからなる選択スイッチＳＱ1 ・Ｓ
Ｑ2とで構成され、プローブ線Ｐに選択信号を出力する
選択装置ＳＤは、ｍ個のＤ型フリップフロップＦＦ1 〜
ＦＦm を縦続接続したシフトレジスタを備え、各センス
線Ｓに夫々接続された２値化装置ＡＤは２ビットのＡ／
Ｄ変換器を備えている。また、各センス線Ｓは、各電子
スイッチ群Ｇの電子スイッチＥＱ1 ・ＥＱ2 に夫々接続
された試験点ＴＰ1 ・ＴＰ2 における２値化信号の組合
せに対応した多値化信号を電子スイッチＥＱ1 ・ＥＱ2
及び選択スイッチＳＱ1 ・ＳＱ2 と協働してセンス線Ｓ
に発生させるために抵抗Ｒを介してゲートアレイＧＡの
定電圧源Ｖｃに接続されている。観察装置ＯＤは、ｎ個
の２ビットの直列／並列型シフトレジスタＳＲ1 〜ＳＲ
n （以下、ＳＲと総称する）を縦続接続して構成され、
各２値化装置ＡＤとこれに対応するシフトレジスタＳＲ
とは２本の出力ラインＫ1 ・Ｋ2を介して接続され、こ
れらラインＫ1 ・Ｋ2 は夫々試験点ＴＰ1 ・ＴＰ2 に対
応づけられている。選択装置ＳＤは、試験用電子装置Ｔ
Ｅからの制御データ及びクロック信号が夫々入力される
パッドＰＤ1 ・ＰＤ2 に接続されるとともに、試験用電
子装置ＴＥに制御データを出力するためのパッドＰＤ3
に接続され、観察装置ＯＤは、試験用電子装置ＴＥから
のクロック信号、各シフトレジスタＳＲを直列モード又
は並列モードに設定するためのモード設定信号及び試験
用の観察データが夫々入力されるパッドＰＤ4 〜ＰＤ7
に接続されるとともに、試験用電子装置ＴＥに再生２値
化信号を出力するためのパッドＰＤ8 ・ＰＤ9 に接続さ
れている。選択装置ＳＤと観察装置ＯＤは、ゲートアレ
イＧＡの論理素子ＬＥを用いて構成されている。
【００３８】プローブ線Ｐを選択する選択信号を「１」
レベル、選択しない非選択信号を「０」レベルとする
と、ゲートアレイＧＡを試験する場合には、先ず全ての
プローブ線Ｐに非選択信号を供給して初期化し、次に試
験用電子装置ＴＥから入力用のパッドＰＤi を介して複
数の試験パターン信号のうちの選択された１つをゲート
アレイＧＡに供給する。次にパッドＰＤ1 から入力され
るクロック信号の第１回目の立ち上がり時に「１」レベ
ルの制御データを入力することによりプローブ線Ｐ1 に
選択信号を出力してプローブ線Ｐ1 に接続された選択ス
イッチＥＱ1 ・ＥＱ2 を導通させる。このとき、プロー
ブ線Ｐ1 に対応するｎ組の電子スイッチ群Ｇの各々から
対応するセンス線Ｓに、試験点ＴＰ1 ・ＴＰ2 の２値化
信号の組合せに対応する多値化信号が発生する。センス
線Ｓに発生した多値化信号は夫々対応する２値化装置Ａ
Ｄにより元の試験点ＴＰ1 ・ＴＰ2 における２値化信号
に再生され、再生された２値化信号は試験点ＴＰ1 ・Ｔ
Ｐ2 に対応する出力ラインＫ1 ・Ｋ2 を介して観察装置
ＯＤの対応するシフトレジスタＳＲに出力される。各２
値化装置ＡＤに出力された再生２値化信号は、観察装置
ＯＤにより一時記憶され、その後所定のタイミングで順
々に観察装置ＯＤから試験用電子装置ＴＥに出力され
る。次にクロック信号の第２回目以降の立ち上がり時毎
に「０」レベルの制御データを入力することにより、プ
ローブ線Ｐ1 から順次隣接するプローブ線Ｐに選択信号
が出力され、第ｍ＋１回目のクロック信号の立ち上がり
時にはプローブ線Ｐm に選択信号が出力される。このよ
うにその他のプローブ線Ｐに順々に選択信号を供給し、
前記同様に、各センス線への多値化信号の発生と、２値
化信号への再生と、再生２値化信号の観察装置ＯＤへの
出力及び再生２値化信号の試験用電子装置ＴＥへの出力
が繰り返される。このようにして１つの試験パターン信
号についての試験が完了すると、次に別の試験パターン
信号を選択して、前記同様に全部のプローブ線Ｐを介し
て試験を行い、以下同様に繰り返して全部の試験パター
ン信号についての試験を行う。尚、符号ＰＤO は出力用
のパッドである。
レベル、選択しない非選択信号を「０」レベルとする
と、ゲートアレイＧＡを試験する場合には、先ず全ての
プローブ線Ｐに非選択信号を供給して初期化し、次に試
験用電子装置ＴＥから入力用のパッドＰＤi を介して複
数の試験パターン信号のうちの選択された１つをゲート
アレイＧＡに供給する。次にパッドＰＤ1 から入力され
るクロック信号の第１回目の立ち上がり時に「１」レベ
ルの制御データを入力することによりプローブ線Ｐ1 に
選択信号を出力してプローブ線Ｐ1 に接続された選択ス
イッチＥＱ1 ・ＥＱ2 を導通させる。このとき、プロー
ブ線Ｐ1 に対応するｎ組の電子スイッチ群Ｇの各々から
対応するセンス線Ｓに、試験点ＴＰ1 ・ＴＰ2 の２値化
信号の組合せに対応する多値化信号が発生する。センス
線Ｓに発生した多値化信号は夫々対応する２値化装置Ａ
Ｄにより元の試験点ＴＰ1 ・ＴＰ2 における２値化信号
に再生され、再生された２値化信号は試験点ＴＰ1 ・Ｔ
Ｐ2 に対応する出力ラインＫ1 ・Ｋ2 を介して観察装置
ＯＤの対応するシフトレジスタＳＲに出力される。各２
値化装置ＡＤに出力された再生２値化信号は、観察装置
ＯＤにより一時記憶され、その後所定のタイミングで順
々に観察装置ＯＤから試験用電子装置ＴＥに出力され
る。次にクロック信号の第２回目以降の立ち上がり時毎
に「０」レベルの制御データを入力することにより、プ
ローブ線Ｐ1 から順次隣接するプローブ線Ｐに選択信号
が出力され、第ｍ＋１回目のクロック信号の立ち上がり
時にはプローブ線Ｐm に選択信号が出力される。このよ
うにその他のプローブ線Ｐに順々に選択信号を供給し、
前記同様に、各センス線への多値化信号の発生と、２値
化信号への再生と、再生２値化信号の観察装置ＯＤへの
出力及び再生２値化信号の試験用電子装置ＴＥへの出力
が繰り返される。このようにして１つの試験パターン信
号についての試験が完了すると、次に別の試験パターン
信号を選択して、前記同様に全部のプローブ線Ｐを介し
て試験を行い、以下同様に繰り返して全部の試験パター
ン信号についての試験を行う。尚、符号ＰＤO は出力用
のパッドである。
【００３９】前記プローブ線Ｐのうちの例えばプローブ
線Ｐ5 に選択信号が出力されると、定電圧源Ｖｃ、抵抗
Ｒ、選択スイッチＳＱ1 ・ＳＱ2 及び電子スイッチＥＱ
1 ・ＥＱ2 により、試験点ＴＰ1 ・ＴＰ2 における
「１」又は「０」レベルの２値化信号の４通りの組合わ
せのうちの１つの組合せに対応した多値化信号がセンス
線Ｓ2 に発生して２値化装置ＡＤ2 に入力される。この
多値化信号は、２値化装置ＡＤ2 により試験点ＴＰ1 ・
ＴＰ2 における元の２値化信号に再生され、再生２値化
信号は、試験点ＴＰ1 ・ＴＰ2 に対応する出力ラインＫ
1 ・Ｋ2 を介して観察装置ＯＤの対応するシフトレジス
タＳＲ2 に出力される。同様に、その他の電子スイッチ
装置ＤＡを介してプローブ線Ｐ5 に接続されたその他の
群の試験点ＴＰ1 ・ＴＰ2の２値化信号は夫々多値化さ
れ、対応する２値化装置ＡＤにより再生されて観察装置
ＯＤに出力される。各２値化装置ＡＤから観察装置ＯＤ
に出力された再生２値化信号は、観察装置ＯＤの各シフ
トレジスタＳＲがモード設定信号により並列モードに設
定されていて且つパッドＰＤ4 から入力されるクロック
信号が第１回目に立ち上がる時に観察装置ＯＤに記憶さ
れ、次に各シフトレジスタＳＲがモード設定信号により
直列モードに設定された後、第２回目以降のクロック信
号が入力される毎にセンス線Ｓn に出力された多値化信
号の再生２値化信号から順次隣接するセンス線Ｓに出力
された多値化信号の再生２値化信号がパッドＰＤ8 ・Ｐ
Ｄ9 を介して試験用電子装置ＴＥに出力される。
線Ｐ5 に選択信号が出力されると、定電圧源Ｖｃ、抵抗
Ｒ、選択スイッチＳＱ1 ・ＳＱ2 及び電子スイッチＥＱ
1 ・ＥＱ2 により、試験点ＴＰ1 ・ＴＰ2 における
「１」又は「０」レベルの２値化信号の４通りの組合わ
せのうちの１つの組合せに対応した多値化信号がセンス
線Ｓ2 に発生して２値化装置ＡＤ2 に入力される。この
多値化信号は、２値化装置ＡＤ2 により試験点ＴＰ1 ・
ＴＰ2 における元の２値化信号に再生され、再生２値化
信号は、試験点ＴＰ1 ・ＴＰ2 に対応する出力ラインＫ
1 ・Ｋ2 を介して観察装置ＯＤの対応するシフトレジス
タＳＲ2 に出力される。同様に、その他の電子スイッチ
装置ＤＡを介してプローブ線Ｐ5 に接続されたその他の
群の試験点ＴＰ1 ・ＴＰ2の２値化信号は夫々多値化さ
れ、対応する２値化装置ＡＤにより再生されて観察装置
ＯＤに出力される。各２値化装置ＡＤから観察装置ＯＤ
に出力された再生２値化信号は、観察装置ＯＤの各シフ
トレジスタＳＲがモード設定信号により並列モードに設
定されていて且つパッドＰＤ4 から入力されるクロック
信号が第１回目に立ち上がる時に観察装置ＯＤに記憶さ
れ、次に各シフトレジスタＳＲがモード設定信号により
直列モードに設定された後、第２回目以降のクロック信
号が入力される毎にセンス線Ｓn に出力された多値化信
号の再生２値化信号から順次隣接するセンス線Ｓに出力
された多値化信号の再生２値化信号がパッドＰＤ8 ・Ｐ
Ｄ9 を介して試験用電子装置ＴＥに出力される。
【００４０】次に、試験点ＴＰにおける２値化信号の組
合わせとそれに対応してセンス線Ｓに発生する多値化信
号の１例について図３・図４に基いて詳細に説明する。
尚、プローブ線Ｐ5 に選択信号が出力されてセンス線Ｓ
2に発生する多値化信号を例に説明する。図３に示すよ
うに、プローブ線Ｐ5 とセンス線Ｓ2 とが交差する格子
点に対応して配置された電子スイッチ装置ＤＡ52は、Ｎ
チャンネル型ＭＯＳトランジスタからなり且つ試験点Ｔ
Ｐ1 ・ＴＰ2 に夫々接続された電子スイッチＥＱ1 ・Ｅ
Ｑ2 と、Ｎチャンネル型ＭＯＳトランジスタからなり且
つ電子スイッチＥＱ1 ・ＥＱ2 に夫々接続された選択ス
イッチＳＱ1 ・ＳＱ2 とで構成され、各電子スイッチＥ
Ｑ1 ・ＥＱ2 のゲート電極、ソース電極及びドレイン電
極は、夫々対応する試験点ＴＰ1 ・ＴＰ2 、ゲートアレ
イＧＡの接地ＧＮＤ及び対応する選択スイッチＳＱ1 ・
ＳＱ2 のソース電極に接続され、各選択スイッチＳＱ1
・ＳＱ2 のゲート電極とドレイン電極は夫々プローブ線
Ｐ5 とセンス線Ｓ2 とに接続されている。このように電
子スイッチＥＱ1 ・ＥＱ2 と選択スイッチＳＱ1 ・ＳＱ
2 を接続することにより、プローブ線Ｐ5 に「１」レベ
ルの選択信号が供給されていない時には、選択スイッチ
ＳＱ1 ・ＳＱ2 が導通せずセンス線Ｓ2 と接地ＧＮＤと
は電気的に切り離され、プローブ線Ｐ5 に選択信号が供
給されている時には、選択スイッチＳＱ1 ・ＳＱ2 が導
通するので、試験点ＴＰ1 ・ＴＰ2における２値化信号
の「１」又は「０」に応じてセンス線Ｓ2 と接地ＧＮＤ
は電気的に接続又は切り離された状態となる。
合わせとそれに対応してセンス線Ｓに発生する多値化信
号の１例について図３・図４に基いて詳細に説明する。
尚、プローブ線Ｐ5 に選択信号が出力されてセンス線Ｓ
2に発生する多値化信号を例に説明する。図３に示すよ
うに、プローブ線Ｐ5 とセンス線Ｓ2 とが交差する格子
点に対応して配置された電子スイッチ装置ＤＡ52は、Ｎ
チャンネル型ＭＯＳトランジスタからなり且つ試験点Ｔ
Ｐ1 ・ＴＰ2 に夫々接続された電子スイッチＥＱ1 ・Ｅ
Ｑ2 と、Ｎチャンネル型ＭＯＳトランジスタからなり且
つ電子スイッチＥＱ1 ・ＥＱ2 に夫々接続された選択ス
イッチＳＱ1 ・ＳＱ2 とで構成され、各電子スイッチＥ
Ｑ1 ・ＥＱ2 のゲート電極、ソース電極及びドレイン電
極は、夫々対応する試験点ＴＰ1 ・ＴＰ2 、ゲートアレ
イＧＡの接地ＧＮＤ及び対応する選択スイッチＳＱ1 ・
ＳＱ2 のソース電極に接続され、各選択スイッチＳＱ1
・ＳＱ2 のゲート電極とドレイン電極は夫々プローブ線
Ｐ5 とセンス線Ｓ2 とに接続されている。このように電
子スイッチＥＱ1 ・ＥＱ2 と選択スイッチＳＱ1 ・ＳＱ
2 を接続することにより、プローブ線Ｐ5 に「１」レベ
ルの選択信号が供給されていない時には、選択スイッチ
ＳＱ1 ・ＳＱ2 が導通せずセンス線Ｓ2 と接地ＧＮＤと
は電気的に切り離され、プローブ線Ｐ5 に選択信号が供
給されている時には、選択スイッチＳＱ1 ・ＳＱ2 が導
通するので、試験点ＴＰ1 ・ＴＰ2における２値化信号
の「１」又は「０」に応じてセンス線Ｓ2 と接地ＧＮＤ
は電気的に接続又は切り離された状態となる。
【００４１】センス線Ｓ2 を所定のインピーダンスで定
電圧源Ｖｃに接続した状態において、プローブ線Ｐ5 に
選択信号が供給されると、各試験点ＴＰ1 ・ＴＰ2 にお
ける２値化信号の組合わせに対応して定電圧源Ｖｃから
抵抗Ｒを介してセンス線Ｓ2 を流れる電流について４通
りの電流経路が形成でき且つこれら電流経路毎に異なる
電流値の電流がセンス線Ｓ2 に流れるように、各電子ス
イッチＥＱ1 ・ＥＱ2 のＷ／Ｌ値は同一に設定され、選
択スイッチＳＱ1 ・ＳＱ2 のＷ／Ｌ値は相互に異なるよ
うに設定されている。即ち、プローブ線Ｐ5 に選択信号
が出力された状態において、試験点ＴＰ1 ・ＴＰ2 の２
値化信号が両方とも「０」レベル、試験点ＴＰ1 の２値
化信号が「１」レベルで試験点ＴＰ2 の２値化信号が
「０」レベル、試験点ＴＰ1 の２値化信号が「０」レベ
ルで試験点ＴＰ2 の２値化信号が「１」レベル、試験点
ＴＰ1 ・ＴＰ2 の２値化信号が両方とも「１」レベルの
夫々の場合に応じて形成される定電圧源Ｖｃから接地Ｇ
ＮＤにいたる４通りの電流経路を流れる電流によりセン
ス線Ｓ2 と２値化装置ＡＤ2 の入力端子との交点Ｉｐに
発生する多値化信号の電圧レベルを夫々Ｖ00、Ｖ10、Ｖ
01及びＶ11とすると、図４に示すように、Ｖ00＞Ｖ10＞
Ｖ01＞Ｖ11なる関係で多値化されるように選択スイッチ
ＳＱ1 ・ＳＱ2 のＷ／Ｌ値は相互に異なるように設定さ
れている。このように、試験点ＴＰ1 ・ＴＰ2 における
２値化信号の組合せに対応する電圧信号は２値化装置Ａ
Ｄ2 に入力され、その多値化信号は、２値化装置ＡＤ2
により試験点ＴＰ1 ・ＴＰ2 の元の２値化信号に再生さ
れ、試験点ＴＰ1 ・ＴＰ2 に対応した出力ラインＫ1 ・
Ｋ2 を介して観察装置ＯＤに出力される。
電圧源Ｖｃに接続した状態において、プローブ線Ｐ5 に
選択信号が供給されると、各試験点ＴＰ1 ・ＴＰ2 にお
ける２値化信号の組合わせに対応して定電圧源Ｖｃから
抵抗Ｒを介してセンス線Ｓ2 を流れる電流について４通
りの電流経路が形成でき且つこれら電流経路毎に異なる
電流値の電流がセンス線Ｓ2 に流れるように、各電子ス
イッチＥＱ1 ・ＥＱ2 のＷ／Ｌ値は同一に設定され、選
択スイッチＳＱ1 ・ＳＱ2 のＷ／Ｌ値は相互に異なるよ
うに設定されている。即ち、プローブ線Ｐ5 に選択信号
が出力された状態において、試験点ＴＰ1 ・ＴＰ2 の２
値化信号が両方とも「０」レベル、試験点ＴＰ1 の２値
化信号が「１」レベルで試験点ＴＰ2 の２値化信号が
「０」レベル、試験点ＴＰ1 の２値化信号が「０」レベ
ルで試験点ＴＰ2 の２値化信号が「１」レベル、試験点
ＴＰ1 ・ＴＰ2 の２値化信号が両方とも「１」レベルの
夫々の場合に応じて形成される定電圧源Ｖｃから接地Ｇ
ＮＤにいたる４通りの電流経路を流れる電流によりセン
ス線Ｓ2 と２値化装置ＡＤ2 の入力端子との交点Ｉｐに
発生する多値化信号の電圧レベルを夫々Ｖ00、Ｖ10、Ｖ
01及びＶ11とすると、図４に示すように、Ｖ00＞Ｖ10＞
Ｖ01＞Ｖ11なる関係で多値化されるように選択スイッチ
ＳＱ1 ・ＳＱ2 のＷ／Ｌ値は相互に異なるように設定さ
れている。このように、試験点ＴＰ1 ・ＴＰ2 における
２値化信号の組合せに対応する電圧信号は２値化装置Ａ
Ｄ2 に入力され、その多値化信号は、２値化装置ＡＤ2
により試験点ＴＰ1 ・ＴＰ2 の元の２値化信号に再生さ
れ、試験点ＴＰ1 ・ＴＰ2 に対応した出力ラインＫ1 ・
Ｋ2 を介して観察装置ＯＤに出力される。
【００４２】次に、ゲートアレイＧＡの論理素子ＬＥと
電子スイッチ装置ＤＡと試験点ＴＰを具体的に示した例
について図５に基いて詳細に説明する。尚、各電子スイ
ッチ群Ｇに接続される試験点ＴＰの数は４個とする。セ
ンス線Ｓi とプローブ線Ｐi とが交差する格子点の近傍
には、この格子点に対応する１群の論理素子ＬＥとし
て、インバータＬＥ1 、ナンドＬＥ2 、ノアＬＥ3 及び
Ｄ型フリップフロップＬＥ4 などの論理素子ＬＥが配置
され、これら論理素子ＬＥ1 〜ＬＥ3 の出力ライン上と
論理素子ＬＥ4 の正論理出力ライン上に試験点ＴＰ1 〜
ＴＰ4 が夫々設けられ、これら試験点ＴＰ1 〜ＴＰ4 に
は夫々電子スイッチ群Ｇを構成する電子スイッチＥＱ1
〜ＥＱ4 が接続されている。電子スイッチＥＱ1 〜ＥＱ
4 は夫々Ｎチャンネル型ＭＯＳトランジスタで構成さ
れ、電子スイッチＥＱ1 〜ＥＱ4 のゲート電極、ソース
電極及びドレイン電極は、対応する試験点ＴＰ1 〜ＴＰ
4 、ゲートアレイＧＡの接地ＧＮＤ及びＮチャンネル型
ＭＯＳトランジスタで構成された対応する選択スイッチ
ＳＱ1 〜ＳＱ4 のソース電極に夫々接続され、選択スイ
ッチＳＱ1 〜ＳＱ4 のゲート電極とドレイン電極は夫々
プローブ線Ｐi とセンス線Ｓi とに接続されている。
電子スイッチ装置ＤＡと試験点ＴＰを具体的に示した例
について図５に基いて詳細に説明する。尚、各電子スイ
ッチ群Ｇに接続される試験点ＴＰの数は４個とする。セ
ンス線Ｓi とプローブ線Ｐi とが交差する格子点の近傍
には、この格子点に対応する１群の論理素子ＬＥとし
て、インバータＬＥ1 、ナンドＬＥ2 、ノアＬＥ3 及び
Ｄ型フリップフロップＬＥ4 などの論理素子ＬＥが配置
され、これら論理素子ＬＥ1 〜ＬＥ3 の出力ライン上と
論理素子ＬＥ4 の正論理出力ライン上に試験点ＴＰ1 〜
ＴＰ4 が夫々設けられ、これら試験点ＴＰ1 〜ＴＰ4 に
は夫々電子スイッチ群Ｇを構成する電子スイッチＥＱ1
〜ＥＱ4 が接続されている。電子スイッチＥＱ1 〜ＥＱ
4 は夫々Ｎチャンネル型ＭＯＳトランジスタで構成さ
れ、電子スイッチＥＱ1 〜ＥＱ4 のゲート電極、ソース
電極及びドレイン電極は、対応する試験点ＴＰ1 〜ＴＰ
4 、ゲートアレイＧＡの接地ＧＮＤ及びＮチャンネル型
ＭＯＳトランジスタで構成された対応する選択スイッチ
ＳＱ1 〜ＳＱ4 のソース電極に夫々接続され、選択スイ
ッチＳＱ1 〜ＳＱ4 のゲート電極とドレイン電極は夫々
プローブ線Ｐi とセンス線Ｓi とに接続されている。
【００４３】このように電子スイッチＥＱ1 〜ＥＱ4 と
選択スイッチＳＱ1 〜ＳＱ4 を接続することにより、試
験点ＴＰ1 〜ＴＰ4 における２値化信号の１６通りの組
合わせに対応して定電圧源Ｖｃから抵抗Ｒを介してセン
ス線Ｓi を流れる電流について１６通りの電流経路が形
成されるが、これら電流経路毎に異なる電流値の電流が
センス線Ｓi に流れるように、各電子スイッチＥＱ1〜
ＥＱ4 のＷ／Ｌ値は同一に設定され、選択スイッチＳＱ
1〜ＳＱ4 のＷ／Ｌ値は相互に異なるように設定されて
いる。このように電子スイッチＥＱ1 〜ＥＱ4 及び選択
スイッチＳＱ1 〜ＳＱ4 のＷ／Ｌ値を設定することによ
り、試験点ＴＰ1 〜ＴＰ4 における２値化信号の組合わ
せに対応する電圧レベルの異なる多値化信号をセンス線
Ｓi に発生させることが出来る。
選択スイッチＳＱ1 〜ＳＱ4 を接続することにより、試
験点ＴＰ1 〜ＴＰ4 における２値化信号の１６通りの組
合わせに対応して定電圧源Ｖｃから抵抗Ｒを介してセン
ス線Ｓi を流れる電流について１６通りの電流経路が形
成されるが、これら電流経路毎に異なる電流値の電流が
センス線Ｓi に流れるように、各電子スイッチＥＱ1〜
ＥＱ4 のＷ／Ｌ値は同一に設定され、選択スイッチＳＱ
1〜ＳＱ4 のＷ／Ｌ値は相互に異なるように設定されて
いる。このように電子スイッチＥＱ1 〜ＥＱ4 及び選択
スイッチＳＱ1 〜ＳＱ4 のＷ／Ｌ値を設定することによ
り、試験点ＴＰ1 〜ＴＰ4 における２値化信号の組合わ
せに対応する電圧レベルの異なる多値化信号をセンス線
Ｓi に発生させることが出来る。
【００４４】図６は、ゲートアレイＧＡにおけるプロー
ブ線Ｐ、センス線Ｓ及びスイッチ装置ＤＡのレイアウト
の１例の一部を示すものである。このレイアウトには、
図７の等価回路図に示すように、Ｐチャンネル型ＭＯＳ
トランジスタＱ1 とＮチャンネル型ＭＯＳトランジスタ
Ｑ2 とで構成されたインバータＬＥ1 と、Ｐチャンネル
型ＭＯＳトランジスタＱ3 ・Ｑ4 とＮチャンネル型ＭＯ
ＳトランジスタＱ5 ・Ｑ6 とで構成されたナンドＬＥ2
とが論理素子ＬＥとして設けられている。スイッチ装置
ＤＡiiは、インバータＬＥ1 の出力ライン上の試験点Ｔ
Ｐ1 に接続された電子スイッチＥＱ1 及びこれに接続さ
れた選択スイッチＳＱ1 とナンドＬＥ2の出力ライン上
の試験点ＴＰ2 に接続された電子スイッチＥＱ2 及びこ
れに接続された選択スイッチＳＱ2 とで構成されてい
る。電子スイッチＥＱ1 ・ＥＱ2 及び選択スイッチＳＱ
1 ・ＳＱ2 はＮチャンネル型ＭＯＳトランジスタで構成
され、センス線Ｓi に多値化信号を発生させるため、選
択スイッチＳＱ1 ・ＳＱ2 のＷ／Ｌ値は相互に異なるよ
うにレイアウトされている。
ブ線Ｐ、センス線Ｓ及びスイッチ装置ＤＡのレイアウト
の１例の一部を示すものである。このレイアウトには、
図７の等価回路図に示すように、Ｐチャンネル型ＭＯＳ
トランジスタＱ1 とＮチャンネル型ＭＯＳトランジスタ
Ｑ2 とで構成されたインバータＬＥ1 と、Ｐチャンネル
型ＭＯＳトランジスタＱ3 ・Ｑ4 とＮチャンネル型ＭＯ
ＳトランジスタＱ5 ・Ｑ6 とで構成されたナンドＬＥ2
とが論理素子ＬＥとして設けられている。スイッチ装置
ＤＡiiは、インバータＬＥ1 の出力ライン上の試験点Ｔ
Ｐ1 に接続された電子スイッチＥＱ1 及びこれに接続さ
れた選択スイッチＳＱ1 とナンドＬＥ2の出力ライン上
の試験点ＴＰ2 に接続された電子スイッチＥＱ2 及びこ
れに接続された選択スイッチＳＱ2 とで構成されてい
る。電子スイッチＥＱ1 ・ＥＱ2 及び選択スイッチＳＱ
1 ・ＳＱ2 はＮチャンネル型ＭＯＳトランジスタで構成
され、センス線Ｓi に多値化信号を発生させるため、選
択スイッチＳＱ1 ・ＳＱ2 のＷ／Ｌ値は相互に異なるよ
うにレイアウトされている。
【００４５】このように前記ゲートアレイＧＡの試験装
置によれば、ゲートアレイＧＡの試験点ＴＰがＸ行、Ｙ
列の配列構造の場合に、各格子点に対応させる複数の試
験点ＴＰをα行、β列の配列構造にすると、プローブ線
Ｐの数をＸ／α本に、センス線Ｓの数をＹ／β本に著し
く低減することが可能になり、多数のプローブ線Ｐと多
数のセンス線ＳによってゲートアレイＧＡの集積度が低
下するのを防止して試験装置の実用性と経済性とを飛躍
的に高めることが出来る。
置によれば、ゲートアレイＧＡの試験点ＴＰがＸ行、Ｙ
列の配列構造の場合に、各格子点に対応させる複数の試
験点ＴＰをα行、β列の配列構造にすると、プローブ線
Ｐの数をＸ／α本に、センス線Ｓの数をＹ／β本に著し
く低減することが可能になり、多数のプローブ線Ｐと多
数のセンス線ＳによってゲートアレイＧＡの集積度が低
下するのを防止して試験装置の実用性と経済性とを飛躍
的に高めることが出来る。
【００４６】ここで、図８に示すように、電子スイッチ
装置ＤＡの各電子スイッチＥＱに接続される選択スイッ
チＳＱを１つの選択スイッチＳＱで共通化することが出
来る。電子スイッチ装置ＤＡiiは、試験点ＴＰ1 に接続
された電子スイッチＥＱ1 と試験点ＴＰ2 に接続された
電子スイッチＥＱ2 と電子スイッチＥＱ1 ・ＥＱ2に接
続された１つの選択スイッチＳＱ1 とで構成され、電子
スイッチＥＱ1 ・ＥＱ2 のＷ／Ｌ値を相互に異なるよう
に設定してある。このように電子スイッチ装置ＤＡiiを
構成することにより、前記実施例と同様に試験点ＴＰ1
・ＴＰ2 における２値化信号の組合せに対応した多値化
信号をセンス線Ｓi に発生させることが出来、且つ電子
スイッチ装置ＤＡiiを構成する選択スイッチＳＱの数を
低減することが出来る。
装置ＤＡの各電子スイッチＥＱに接続される選択スイッ
チＳＱを１つの選択スイッチＳＱで共通化することが出
来る。電子スイッチ装置ＤＡiiは、試験点ＴＰ1 に接続
された電子スイッチＥＱ1 と試験点ＴＰ2 に接続された
電子スイッチＥＱ2 と電子スイッチＥＱ1 ・ＥＱ2に接
続された１つの選択スイッチＳＱ1 とで構成され、電子
スイッチＥＱ1 ・ＥＱ2 のＷ／Ｌ値を相互に異なるよう
に設定してある。このように電子スイッチ装置ＤＡiiを
構成することにより、前記実施例と同様に試験点ＴＰ1
・ＴＰ2 における２値化信号の組合せに対応した多値化
信号をセンス線Ｓi に発生させることが出来、且つ電子
スイッチ装置ＤＡiiを構成する選択スイッチＳＱの数を
低減することが出来る。
【００４７】〔別実施例〕本実施例の試験装置は、複数
のセンス線Ｓに出力される多値化信号を１つの共通の２
値化装置ＡＤで２値化するように構成したものである。
図９に示すように、ゲートアレイＧＡに組み込まれた各
センス線Ｓにアナログスイッチで構成された選択装置Ｓ
ＤＡが接続され、選択装置ＳＤＡにはラインＨを介して
１つの２値化装置ＡＤが接続され、２値化装置ＡＤは電
子スイッチ装置ＤＡに接続された試験点ＴＰの数と同数
の出力ラインＬ1 〜Ｌi を介して観察装置ＯＤＡに接続
されている。選択装置ＳＤからプローブ線Ｐに順次択一
的に選択信号を出力することによりセンス線Ｓに出力さ
れる多値化信号は、選択装置ＳＤＡにより各センス線Ｓ
に出力された多値化信号毎に所定のタイミングで順次２
値化装置ＡＤに出力され、２値化装置ＡＤで元の２値化
信号が再生されて試験点ＴＰ1 〜ＴＰi に対応する出力
ラインＬ1 〜Ｌi から観察装置ＯＤＡに出力されるよう
になっている。このように試験装置を構成することによ
り、２値化装置ＡＤ及び観察装置ＯＤを小規模化出来且
つそれらを接続するライン数を大幅に削減出来る。
のセンス線Ｓに出力される多値化信号を１つの共通の２
値化装置ＡＤで２値化するように構成したものである。
図９に示すように、ゲートアレイＧＡに組み込まれた各
センス線Ｓにアナログスイッチで構成された選択装置Ｓ
ＤＡが接続され、選択装置ＳＤＡにはラインＨを介して
１つの２値化装置ＡＤが接続され、２値化装置ＡＤは電
子スイッチ装置ＤＡに接続された試験点ＴＰの数と同数
の出力ラインＬ1 〜Ｌi を介して観察装置ＯＤＡに接続
されている。選択装置ＳＤからプローブ線Ｐに順次択一
的に選択信号を出力することによりセンス線Ｓに出力さ
れる多値化信号は、選択装置ＳＤＡにより各センス線Ｓ
に出力された多値化信号毎に所定のタイミングで順次２
値化装置ＡＤに出力され、２値化装置ＡＤで元の２値化
信号が再生されて試験点ＴＰ1 〜ＴＰi に対応する出力
ラインＬ1 〜Ｌi から観察装置ＯＤＡに出力されるよう
になっている。このように試験装置を構成することによ
り、２値化装置ＡＤ及び観察装置ＯＤを小規模化出来且
つそれらを接続するライン数を大幅に削減出来る。
【００４８】尚、電子スイッチＥＱ及び選択スイッチＳ
ＱをＰチャンネル型ＭＯＳトランジスタで構成すること
も可能であるし、ＭＯＳトランジスタに限らずバイポー
ラトランジスタ、ジョセフソン素子、或いはＧａＡｓ素
子で構成することも有り得る。また、前記変形例を除く
実施例においては、電子スイッチ装置ＤＡを構成する各
電子スイッチＥＱのＷ／Ｌ値を同一に設定し、選択スイ
ッチＳＱのＷ／Ｌ値を相互に異なるように設定したが、
選択スイッチＳＱのＷ／Ｌ値を同一に設定し、電子スイ
ッチＥＱのＷ／Ｌ値を相互に異なるように設定してもよ
いし、電子スイッチＥＱと選択スイッチＳＱの組合せに
おけるＷ／Ｌ値を相互に異なるように設定してもよい。
更に、レーザビームや電子ビームを用いてセンス線Ｓに
発生した信号を観察したり、プローブ線Ｐに選択信号を
出力することも可能である。
ＱをＰチャンネル型ＭＯＳトランジスタで構成すること
も可能であるし、ＭＯＳトランジスタに限らずバイポー
ラトランジスタ、ジョセフソン素子、或いはＧａＡｓ素
子で構成することも有り得る。また、前記変形例を除く
実施例においては、電子スイッチ装置ＤＡを構成する各
電子スイッチＥＱのＷ／Ｌ値を同一に設定し、選択スイ
ッチＳＱのＷ／Ｌ値を相互に異なるように設定したが、
選択スイッチＳＱのＷ／Ｌ値を同一に設定し、電子スイ
ッチＥＱのＷ／Ｌ値を相互に異なるように設定してもよ
いし、電子スイッチＥＱと選択スイッチＳＱの組合せに
おけるＷ／Ｌ値を相互に異なるように設定してもよい。
更に、レーザビームや電子ビームを用いてセンス線Ｓに
発生した信号を観察したり、プローブ線Ｐに選択信号を
出力することも可能である。
【図１】ゲートアレイの試験装置の基本構成図である。
【図２】同試験装置の詳細回路図である。
【図３】電子スイッチ装置と２値化装置の接続を示す回
路図である。
路図である。
【図４】センス線に出力された多値化信号の１例を示す
線図である。
線図である。
【図５】電子スイッチ装置の１例を示す回路図である。
【図６】センス線、プローブ線及びスイッチ装置の１例
を示すレイアウト図である。
を示すレイアウト図である。
【図７】図６の等価回路図である。
【図８】変形例に係るゲートアレイの試験装置の図３相
当図である。
当図である。
【図９】別実施例に係るゲートアレイの試験装置の図１
相当図である。
相当図である。
【図１０】従来技術に係る半導体集積回路の試験装置の
図５相当図である。
図５相当図である。
ＡＤ ２値化装置
ＤＡ 電子スイッチ装置
ＥＱ 電子スイッチ
Ｇ 電子スイッチ群
ＧＡ ゲートアレイ
ＧＮＤ 接地
ＯＤ・ＯＤＡ 観察装置
Ｐ プローブ線
Ｒ 抵抗
Ｓ センス線
ＳＤ 選択装置
ＳＱ 選択スイッチ
ＴＥ 試験用電子装置
Ｖｃ 定電圧源
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０１Ｌ 27/04 Ｔ 8427−4Ｍ
Claims (10)
- 【請求項１】 複数の論理素子を複数行、複数列に２次
元的又は３次元的に配設してなるゲートアレイに組み込
んだ複数のプローブ線と複数のセンス線とを介してゲー
トアレイを試験する試験方法において、 前記ゲートアレイの複数行の論理素子を複数の行群にグ
ループ化し且つ複数列の論理素子を複数の列群にグルー
プ化し、 前記ゲートアレイに、予め、複数の行群に夫々対応する
複数のプローブ線及び複数の列群に夫々対応する複数の
センス線を組み込むとともに、複数のプローブ線と複数
のセンス線とが交差する複数の格子点に夫々対応し且つ
対応するプローブ線に供給される選択信号に応動して対
応するセンス線に信号を出力可能となる複数の電子スイ
ッチ装置であって、その各々が対応する行群と列群に属
する複数の論理素子の複数の試験点に夫々接続され且つ
対応するセンス線に接続された複数の電子スイッチを備
えた複数の電子スイッチ装置を組み込み、 前記ゲートアレイに複数の試験パターン信号の１つを選
択的に供給する第１工程と、 前記複数のプローブ線の１つに選択信号を供給する第２
工程と、 前記選択されたプローブ線に対応する複数の電子スイッ
チ装置の各々から対応する各センス線に、複数の試験点
の２値化信号の組合わせに対応する多値化信号を発生さ
せる第３工程と、 前記複数のセンス線に発生した多値化信号を前記２値化
信号の組合わせに対応する２値化信号に夫々変換して出
力する第４工程と、 全部のプローブ線について順々に第２〜第４工程を繰り
返えす第５工程と、 順々に異なる試験パターン信号を用いて第１〜第５工程
を繰り返す第６工程とを含むことを特徴とするゲートア
レイの試験方法。 - 【請求項２】 複数の論理素子を複数行、複数列に２次
元的又は３次元的に配設してなるゲートアレイに組み込
まれた複数のプローブ線と複数のセンス線とを介してゲ
ートアレイを試験するゲートアレイの試験装置におい
て、 前記ゲートアレイの複数行の論理素子を複数の行群にグ
ループ化し且つ複数列の論理素子を複数の列群にグルー
プ化し、このゲートアレイに、複数の行群に夫々対応す
る複数のプローブ線及び複数の列群に夫々対応する複数
のセンス線と、複数のプローブ線と複数のセンス線とが
交差する複数の格子点に夫々対応し且つ対応するプロー
ブ線に供給される選択信号に応動して対応するセンス線
に信号を出力可能となる複数の電子スイッチ装置であっ
て、その各々が対応する行群と列群に属する複数の論理
素子の複数の試験点に夫々接続され且つ対応するセンス
線に接続された複数の電子スイッチを備えた複数の電子
スイッチ装置とを組み込み、前記複数のプローブ線の１
つに順々に選択信号を出力する選択手段を設け、 前記各電子スイッチ装置の複数の電子スイッチに接続さ
れた複数の試験点の２値化信号の組合せに対応した多値
化信号を対応するセンス線に発生させる多値化手段を設
け、 前記各センス線に発生した多値化信号を複数の試験点の
２値化信号の組合せに対応する再生２値化信号に夫々変
換する２値化手段を設けたことを特徴とするゲートアレ
イの試験装置。 - 【請求項３】 前記各電子スイッチ装置は、複数の電子
スイッチと対応するセンス線間に夫々介設され且つ選択
信号に応動して導通状態となる複数の選択スイッチを備
えたことを特徴とする請求項２に記載のゲートアレイの
試験装置。 - 【請求項４】 前記各電子スイッチ群において、複数の
選択スイッチ及び複数の電子スイッチが夫々Ｎチャンネ
ル型ＭＯＳトランジスタで構成され、複数の選択スイッ
チのゲート電極がプローブ線に夫々接続され且つこれら
選択スイッチのドレン電極がセンス線に夫々接続され、
複数の電子スイッチのゲート電極が複数の試験点に夫々
接続され且つこれら電子スイッチのドレン電極が対応す
る選択スイッチのソース電極に夫々接続され且つこれら
電子スイッチのソース電極がゲートアレイの接地に接続
されたことを特徴とする請求項３に記載のゲートアレイ
の試験装置。 - 【請求項５】 前記多値化手段は、各センス線に抵抗を
介して接続されたゲートアレイの定電圧源と、各電子ス
イッチ群の複数の電子スイッチのソース電極に接続され
たゲートアレイの接地と、各電子スイッチ群の複数の電
子スイッチ及び／又はこれら複数の電子スイッチに接続
された複数の選択スイッチのＷ／Ｌ値を相互に異ならせ
た構成とを備えていることを特徴とする請求項４に記載
のゲートアレイの試験装置。 - 【請求項６】 前記各電子スイッチ装置は、複数の電子
スイッチと対応するセンス線間に共通に介設され且つ選
択信号に応動して導通状態となる１つの選択スイッチを
備えたことを特徴とする請求項２に記載のゲートアレイ
の試験装置。 - 【請求項７】 前記各センス線に接続された２値化手段
がＡ／Ｄ変換器からなることを特徴とする請求項５に記
載のゲートアレイの試験装置。 - 【請求項８】 前記選択手段が複数のプローブ線に択一
的に選択信号を出力するシフトレジスタを含むことを特
徴とする請求項７に記載のゲートアレイの試験装置。 - 【請求項９】 前記複数のセンス線に夫々接続された複
数の２値化手段の出力を受ける観察手段が設けられ、こ
の観察手段が複数の２値化手段の出力を受けて一時記憶
するシフトレジスタを含むことを特徴とする請求項８に
記載のゲートアレイの試験装置。 - 【請求項１０】 前記複数の選択スイッチ及び複数の電
子スイッチが夫々Ｐチャンネル型ＭＯＳトランジスタで
構成され、複数の選択スイッチのゲート電極がプローブ
線に夫々接続され且つこれら選択スイッチのドレン電極
がセンス線に夫々接続され、複数の電子スイッチのゲー
ト電極が複数の試験点に夫々接続され且つこれら電子ス
イッチのドレン電極が対応する選択スイッチのソース電
極に夫々接続され且つこれら電子スイッチのソース電極
がゲートアレイの定電圧源に接続されたことを特徴とす
る請求項３に記載のゲートアレイの試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03204793A JP3077826B2 (ja) | 1991-07-20 | 1991-07-20 | ゲートアレイの試験方法及び試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03204793A JP3077826B2 (ja) | 1991-07-20 | 1991-07-20 | ゲートアレイの試験方法及び試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0526986A true JPH0526986A (ja) | 1993-02-05 |
| JP3077826B2 JP3077826B2 (ja) | 2000-08-21 |
Family
ID=16496452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03204793A Expired - Fee Related JP3077826B2 (ja) | 1991-07-20 | 1991-07-20 | ゲートアレイの試験方法及び試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3077826B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115598495A (zh) * | 2022-09-16 | 2023-01-13 | 深圳市奇普乐芯片技术有限公司（Cn） | 芯片测试配置生成方法、测试方法、装置及电子设备 |
-
1991
- 1991-07-20 JP JP03204793A patent/JP3077826B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115598495A (zh) * | 2022-09-16 | 2023-01-13 | 深圳市奇普乐芯片技术有限公司（Cn） | 芯片测试配置生成方法、测试方法、装置及电子设备 |
| CN115598495B (zh) * | 2022-09-16 | 2024-01-30 | 深圳市奇普乐芯片技术有限公司 | 芯片测试配置生成方法、测试方法、装置及电子设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3077826B2 (ja) | 2000-08-21 |
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