JPH05265895A - 車載通信装置 - Google Patents

Abstract

(57)【要約】 【目的】 車両に搭載された制御対象機器を制御するた
めの制御装置間の通信において、通信制御のソフトウエ
アの変更をなくして、制御装置の再構成を可能にするこ
とで、拡張性および汎用性に優れた車載通信装置を提供
する。 【構成】 本発明一実施例の車載通信装置１の場合、車
両に搭載された制御対象機器を制御するための複数の制
御装置５，７間でデータ通信を行う際、扱われるデータ
が、共有記憶手段としての共有メモリ３に格納されてい
る。この共有メモリ３と各制御装置５，７との間のデー
タ交換は、シリアル回線を介して行われる。共有メモリ
３と制御装置５，７とはポイントＴＯポイントのシリア
ル回線で結ばれているため、制御装置の変更により通信
データの遅延時間等に影響を与えない。そのため、制御
装置を付け加えたり、取り替えたりする際でも、ネット
ワーク全体を見直す必要がなくなった。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、車載制御対象機器を制
御するための複数の制御装置間で通信を行う際に、通信
データを共有記憶手段に集中させることを特徴とした車
載通信装置に関する。

【０００２】

【従来の技術】近年、協調制御の発展による制御の高度
化により、車両に搭載されている制御装置間での高度な
情報通信手段が必要となっている。これまでにも、ＣＡ
Ｎ（control area network）等の車載ＬＡＮ（local ar
ea network）が開発されてきた。車載ＬＡＮは、車両内
に分散して配置されている複数の制御装置間におけるデ
ータ通信をその目的としている。これらの車載ＬＡＮで
は、車両内に分散して配置されている制御装置間を接続
する通信回線が必要となる。そのため、車載ＬＡＮで
は、コスト、軽量化、信頼性の観点から、この通信回線
を構成する信号線の数を最小限に抑える構成をとる必要
がある。そして、これらの車載ＬＡＮでは、各制御装置
にそれぞれ分散して送信・受信データを格納しておくバ
ッファメモリを設け、それらの制御装置間をデータバス
で結ぶことにより、制御装置間でのデータ通信を行って
いた。

【０００３】また、電子制御装置を１つの筺内に集中し
て配置した集中制御装置、または１つの電子制御装置内
の複数の制御装置間等の近距離にての制御装置間通信で
は、通信線数に対する制約はそれほど厳しくない。例え
ば、近距離に配置された制御装置間の通信として、ＶＭ
Ｅ（Versa module European）規格が挙げられる。この
ＶＭＥ規格は、各データビットをパラレルパスで接続す
ることにより制御装置間通信を行うものである。

【０００４】

【発明が解決しようとする課題】これら従来の車載通信
装置に対し、解決すべき課題として次の３つが挙げられ
る。 （１）まず、第１の課題として次のようなものがある。

【０００５】技術の急速な進歩により、車両においては
モデルチェンジ等に伴う電子制御機器のアップデイトが
頻繁に行われている。その際、制御装置構成の見直しと
ともに、通信システム全体の見直しが行われる。システ
ム見直しの結果、変更がない制御装置は、そのまま新し
い通信システムでも使用可能とし、変更がある制御装置
のみを交換することが望ましい。しかし、従来の車載Ｌ
ＡＮでは、単純に制御装置を交換することはできなかっ
た。その主な理由として、次の二点が挙げられる。

【０００６】第一に、制御装置間での通信仕様の変化
（通信データの数、通信頻度、優先度割当等の変更）に
より、各通信データの通信回線での遅延時間が変化す
る。そして、この遅延時間の変化により制御上の問題が
発生する場合、他の制御装置の変更が必要になる。

【０００７】第二に、車載ＬＡＮでは各制御装置の動作
異常を検出するために、定期ポーリングを行い、所定時
間内に応答が返されることにより制御装置が正常動作中
である事を確認する等の方法が採られている。しかし、
システム構成、モジュール構成の変更により制御装置と
ネットワークに出力するデータとの対応が変化した場
合、動作異常検出／動作異常への対応を行う為に、他の
制御装置のソフトウエアおよび／またはハードウエアの
変更が必要になる。

【０００８】また、車載ＬＡＮ、特に車体を制御するシ
ステムに使用される通信速度の高い車載ＬＡＮでは、各
データに対し、データをネットワークに送出する制御装
置に送信データメモリが用意され、データを受信する各
制御装置には受信データメモリが用意される。よってシ
ステム全体では１個のデータに対し２個以上のメモリが
用意されることになりメモリの使用効率が悪いという問
題がある。

【０００９】近距離に配置された制御装置間の通信とし
てＶＭＥバスのようなパラレルパスを使用した場合、デ
ータビットに対してパラレルに信号線が用意されている
ため信号線数が膨大となる。すると、メモリと各制御装
置を結ぶ結合部が振動に弱くなり、接触不良や瞬断を起
こし易くなる。エラーを起こした場合のために、ハミン
グ符号等による誤り検出または誤り訂正等の誤り制御を
行うことも考えられるが、コスト等の制約から数ビット
程度の誤り検出が限度となっている。このことは、特に
振動を受けやすい車載通信ということを考慮すると適当
な通信手段とはいえない。 （２）第２に解決すべき課題として次のようなものがあ
る。

【００１０】制御装置が動作異常となった場合、異常を
ネットワークを通じて他の制御装置に通知できないとい
う問題がある。この場合、フェール通知線を使用して動
作異常を通知しようとしても、その配線量が膨大となっ
てしまうという問題が生ずる。

【００１１】従来の車載ＬＡＮでは、ポーリングによる
フェール検出／伝達を行っていたが、検出／伝達が遅れ
るという問題があった。つまり、フェール情報の伝達に
もネットワークが使用されるため、ネットワークでの遅
延時間分フェール情報の伝達は遅れることになる。 （３）第３に解決すべき課題として次のようなものがあ
る。

【００１２】制御装置が暴走する等の異常が発生したと
き、他の正常な制御装置が本来出力すべきデータを、異
常が発生した制御装置の代わりにネットワークへ送出す
る可能性がある。本発明は、上記課題を解決するものと
し、車両に搭載された制御対象機器を制御するための複
数の制御装置間の通信にて、通信制御のソフトウエア等
の制御ソフトウエアの変更をなくして、制御装置の再構
成を可能にすることで、拡張性および汎用性に優れた車
載通信装置を提供する。そして、特に１つの筺体内等の
近距離に配置された制御装置間通信にても、迅速かつ高
信頼性な通信を行い、データ重複を無くしたメモリ使用
効率のよい車載通信装置を提供する。また、フェール情
報を迅速に他の制御装置に知らせる手段を確立すること
で、より安全な制御装置間通信を行う車載通信装置を提
供する。さらに、アクセスを許可されていない制御装置
から通信データを扱うメモリへのアクセスを排除するこ
とにより、そのメモリ内のデータを保護する車載通信装
置を提供する。

【００１３】

【課題を解決するための手段】この目的を達成するため
に、本発明は次のような構成をしている。即ち、請求項
１記載の発明（以下、第１発明とする）は、第１の課題
を解決するものとし、図１２（ａ）の実線に例示するよ
うに、車両に搭載された制御対象機器に対し、該制御対
象機器を制御するための複数の制御装置と、シリアル回
線によるアクセスポートを複数備え、前記制御装置と前
記シリアル回線で接続され、前記制御装置間通信で用い
るデータを格納する共有記憶手段と、を備えたことを特
徴とする車載通信装置を要旨とする。

【００１４】請求項２記載の発明（以下、第２発明とす
る）は、第２の課題を解決するものとし、図１２（ａ）
の実線および点線に例示するように、請求項１記載の車
載通信装置にて、前記共有記憶手段に前記制御装置のフ
ェール情報が格納され、該フェール情報が読み出し可能
とされていることを特徴とする車載通信装置を要旨とす
る。

【００１５】請求項４記載の発明（以下、第３発明とす
る）は、第３の課題を解決するものとし、図１２（ｂ）
に例示するように、請求項１記載の車載通信装置にて、
前記共有記憶手段が、前記共有記憶手段の所定領域と該
所定領域へのアクセス権を持つ前記制御装置との対応関
係を表す対応情報を格納し、前記対応情報に基づき不正
なアクセスを排除するチェック手段を備えたことを特徴
とする車載通信装置を要旨とする。

【００１６】

【作用】第１発明の車載通信装置の場合、車両に搭載さ
れた制御対象機器を制御するための複数の制御装置間で
交換されるデータが、共有記憶手段に格納されている。
この共有記憶手段と各制御装置との間のデータ交換は、
シリアル回線を介して行われる。共有記憶手段と制御装
置との間がポイントＴＯポイントのシリアル回線で結ば
れており、共有記憶手段と制御装置間の通信が独立して
いるため、制御装置の変更により通信データの遅延時間
等に影響を与えない。そのため、新たに制御装置を付け
加えたり、取り替えたりする際でも、ネットワーク全体
を見直すことなく、その制御装置をシリアル通信を行う
モジュールとして、共有記憶手段に接続するだけでよ
い。また、各制御装置で扱うデータは、共有記憶手段で
集中管理しているので、データ重複によるメモリ使用効
率の悪さを解消している。さらに、各制御装置と共有記
憶手段とは、シリアル回線によりデータ交換を行ってい
るので、パラレルパスでデータ交換行っていた場合に比
較して、信号線数が減少し、各信号線に対して高度な誤
り対策が可能となる。これは、特に１つの筺体内等の近
距離に配置された制御装置間通信において有効となる。

【００１７】第２発明の車載通信装置の場合、第１発明
の車載通信装置に加え、制御装置のフェール情報を共有
記憶手段に集中して伝達させることにより、フェールが
起きたことを迅速に検知することができ、それに対する
迅速な対応が可能となる。第３発明の車載通信装置の場
合、第１発明の車載通信装置に加え、共有記憶手段の所
定領域に制御装置がアクセスする際、その制御装置がそ
の所定領域へのアクセスを許可されているものであるか
どうかを、共有記憶手段の所定領域とその所定領域への
アクセス権を持つ制御装置との対応関係を表す情報に基
づいてチェックを行っている。アクセスが許可されてい
ない制御装置からの不正なアクセスを排除することで重
要な共有記憶手段内のデータを保護することができる。

【００１８】

【実施例】以下本発明の実施例を図面に基づいて詳細に
説明する。図１は、本発明の一実施例としての車載通信
装置１の全体構成図である。車載通信装置１は、共有メ
モリ３、（ｎ＋１）個の制御装置（第０制御装置５，・
・・，第ｎ制御装置７）等から構成されている。共有メ
モリ３と各制御装置５，７とは１つの筺体内に配置さ
れ、共有メモリ３のアクセスポートと制御装置５，７と
が一組のシリアル通信回線を介して通信を行う。

【００１９】共有メモリ３は、共有記憶手段としての機
能を果たし、ＲＡＭ９、ＲＯＭ１１、制御回路１３、
（ｎ＋１）個のホストＩＦ（第０ホストＩＦ１５，第１
ホストＩＦ１７，・・・，第ｎホストＩＦ１９）、クロ
ック供給回路２１等から構成されている。

【００２０】ＲＡＭ９は、データが格納されるランダム
アクセスメモリである。ＲＡＭ９には、制御回路１３か
らデータアクセスされ、制御装置５，７間における通信
データが格納される。ＲＯＭ１１は、記憶手段としての
リードオンリメモリであり、そこに格納されるデータ
は、制御回路１３からアクセスされる。このＲＯＭ１１
には、ＲＡＭ９のアドレスと、制御装置５，７のＩＤデ
ータとを対応付けたマップが格納されている。このマッ
プは、通信を行う制御装置５，７で、該当するＲＡＭ９
のアドレスに対して書き込みが許可されている制御装置
５，７を指定するものである。このマップの一例が図２
に示されている。図２において、アドレスはＲＡＭ９の
アドレスに対応しており、そのアドレスに対して書き込
みが許可されている制御装置５，７を指定するＩＤデー
タがＲＯＭ設定値として格納されている。例えば、ＲＡ
Ｍ９のアドレス番号２に対しては、ＩＤが３のアンチロ
ックブレーキシステム制御装置からの書き込みが許可さ
れている。

【００２１】制御回路１３は、チェック手段としての機
能も果たし、各種論理素子等から構成され、クロック供
給回路２１からのクロックパルスに同期した論理動作を
実現する論理回路である。この制御回路１３は、各ホス
トＩＦ１５，１７，１９と、ＲＡＭ９およびＲＯＭ１１
とをパラレルパスにより接続している。

【００２２】ホストＩＦ１５，１７，１９は、各種論理
素子等から構成され、クロック供給回路２１からのクロ
ックパルスに同期した論理動作を実現する論理回路であ
る。また、このホストＩＦ１５，１７，１９は、電位差
の補正等の通信条件の設定を行うためのインタフェース
でもあり、制御回路１３とはパラレルパスにより接続さ
れている。そして、各制御装置５，７とはそれぞれシリ
アル回線により通信可能となるように接続されている。

【００２３】これらホストＩＦ１５，１７，１９には、
それぞれ一個以上のＩＤレジスタ（第０ＩＤレジスタ１
５ａ，第１ＩＤレジスタ１７ａ，・・・，第ｎＩＤレジ
スタ１９ａ）が備えられている。ＩＤレジスタ１５ａ，
１７ａ，１９ａは、データを一時的に保持するためのも
のであり、ホストＩＦ１５，１７，１９に接続された制
御装置がどのような機能を持つかを示すＩＤデータを保
持する。ＩＤレジスタ１５ａ，１７ａ，１９ａには、シ
ステム立ち上げ時に各制御装置５，７から各々のＩＤデ
ータが書き込まれる。そして、ＩＤレジスタ１５ａ，１
７ａ，１９ａに保持されている値は、常時制御回路１３
に出力され、データ書き込み時の書き込み許可の確認、
書き込み元制御装置５，７の確認等のアクセス権のチェ
ック、データリード時のフェール情報読み出し等に利用
される。図４は、このＩＤレジスタの設定例を示すマッ
プである。

【００２４】クロック供給回路２１は、車載通信装置１
におけるデータ通信で、同期をとるためのクロックパル
スを発生する。このクロック供給回路２１から発生され
るクロックパルスは、制御回路１３、ホストＩＦ１５，
１７，１９、制御装置５，７等に入力されている。

【００２５】制御装置（第０制御装置５，・・・，第ｎ
制御装置７）は、互いにデータ通信を行い、それぞれ対
象とする車載電子機器を制御する。第０制御装置５は、
第０ＩＦ回路２３、第０動作異常検出回路２５、第０Ｃ
ＰＵ２７、第０入力回路２９、第０出力回路３１等から
構成されている。同様に、第ｎ制御装置７は、第ｎＩＦ
回路３３、第ｎ動作異常検出回路３５、第ｎＣＰＵ３
７、第ｎ入力回路３９、第ｎ出力回路４１等から構成さ
れている。制御装置５，７は、入力回路２９，３９を通
じて取り込んだセンサ情報、共有メモリ３から読み出し
た他の制御装置５，７からの情報等に基づいて制御を決
定し、出力回路３１，４１を通じて各種アクチュエータ
等を制御する。また、制御装置５，７における制御に必
要なセンサ情報、制御情報等を、共有メモリ３に書き込
み、格納することで、他の制御装置５，７からの参照を
可能にしている。また、動作異常検出回路２５，３５に
より、各々自らの制御装置５，７が正常状態にあること
を監視している。

【００２６】これら各制御装置５，７は、車両に搭載さ
れている、エンジン、サスペンション、アンチロックブ
レーキ、トランスミッション等に対する制御を行うもの
である。例えば、トランスミッション制御装置では、シ
ストポジション信号、車速信号をセンサ情報として取り
込み、エンジン回転数、スロットル開度情報を共有メモ
リ３から読み出す。そして、シフトアップ／ダウン時に
パワーダウン要求を共有メモリ３に書き込む。

【００２７】ＩＦ回路（第０ＩＦ回路２３，・・・，第
ｎＩＦ回路３３）は、制御装置（第０制御装置５，・・
・，第ｎ制御装置７）と、共有メモリ３のホストＩＦ１
５，１７，１９とのシリアル回線によるデータ通信を可
能とするために電圧補正等を行うインタフェース回路で
ある。

【００２８】動作異常検出回路（第０動作異常検出回路
２５，・・・，第ｎ動作異常検出回路３５）は、制御装
置５，７を監視しており、正常な動作が不可能な状態を
検出した場合には、ＦＡＩＬ信号線を介して動作異常を
共有メモリ３に通知する。一例として、第０動作異常検
出回路２５の構成が図３に示されている。この回路で
は、制御装置５，７内のＣＰＵ２７，３７に供給されて
いる電源回路２５ａの電圧が、基準電位発生回路２５ｂ
が発生する基準電位以上にあることをコンパレータ２５
ｃにより監視している。その供給電圧が基準電圧以下と
なった場合には、動作異常としてＦＡＩＬ信号線を介し
て異常信号を共有メモリ３に送信する。この種のＦＡＩ
Ｌ検出回路としては、他にもウオッチドック、電源電流
監視等が考えられる。

【００２９】ＣＰＵ（第０ＣＰＵ２７，・・・，第ｎＣ
ＰＵ３７）は、公知の中央処理装置である。これら各Ｃ
ＰＵ２７，３７は、制御装置５，７内にそれぞれ備えら
れている。入力回路（第０入力回路２９，・・・，第ｎ
入力回路３９）は、各制御装置５，７に入力されるセン
サ信号を、各ＣＰＵ２７，３７に入力可能なディジタル
信号に変換するためのインタフェース回路である。例え
ば、トランスミッション制御装置では、シストポジショ
ン信号や車速信号等が入力される。

【００３０】出力回路（第０出力回路３１，・・・，第
ｎ出力回路４１）は、各制御装置５，７のＣＰＵ２７，
３７から送り出された信号を、各種アクチュエータ等を
制御できる信号に変換するためのインタフェース回路で
ある。次に、共有メモリ３と制御装置５，７との間で行
われる通信方式について説明する。この車載通信装置１
におけるデータ通信は、一組のシリアル通信回線ＴＸ
ｍ，ＲＸｍ（ｍ＝０〜ｎ）により行っている。各制御装
置５，７は、共有メモリ３のホストＩＦ１５，１７，１
９にそれぞれ接続され、ポイントＴＯポイントで双方向
のシリアル通信を行うものである。本実施例において、
共有メモリ３と制御装置５，７との間で行われる通信
は、クロックパルスを供給するＳＣＬＫ線、データを出
力するＴＸ線およびデータを入力するＲＸ線を介して行
われるクロック同期式シリアル通信である。また、ＦＡ
ＩＬ信号線により、各制御装置５，７のフェール状態が
共有メモリ３に送られている。

【００３１】共有メモリ３と制御装置５，７との間のシ
リアル通信はパケットと呼ばれる単位で行う。図５およ
び図６にパケットの構成例を示す。本実施例では、パケ
ットは１個以上のバイトデータ列となっており、共有メ
モリ３から制御装置５，７の方向には１種類、制御装置
５，７から共有メモリ３の方向には３種類のパケットが
存在する。

【００３２】図５（ａ）に、共有メモリ３から制御装置
５，７に送られるパケットの一例が示されている。図５
（ａ）に示すパケットは、制御装置５，７から共有メモ
リ３のＲＡＭ９に対する読み出し要求に対する応答とし
て送られるパケットの一例である。第１バイトにおい
て、第０〜４ビットは、送信するデータを読み出したＲ
ＡＭ９のアドレスを示している。第５ビットは、第２バ
イトで送信するデータを書き込んだ元の制御装置５，７
のフェール状態を示すフラグとなっている。第６〜７ビ
ットは、そのパケットの種別を示すものであり、この場
合、送信するパケットがリード応答パケットであること
を示している。第２バイトは、共有メモリ３から読み出
されたデータである。読み出されるデータとしては、例
えば車輪速度等がある。

【００３３】図５（ｂ）、図６（ａ）および図６（ｂ）
に、制御装置５，７から共有メモリ３に送られるパケッ
トが例示されている。図５（ｂ）は、制御装置５，７の
初期化操作として、共有メモリ３側のホストＩＦ１５，
１７，１９のＩＤレジスタ１５ａ，１７ａ，１９ａに、
接続されている制御装置５，７がどのような機能を持つ
かを示すＩＤデータを設定するためのパケット構成を示
している。図５（ｂ）において、第０〜３ビットはＩＤ
レジスタ１５ａ，１７ａ，１９ａに設定する制御装置
５，７のＩＤデータである。第６〜７ビットは、そのパ
ケットの種別を示すものであり、この場合、送信するＩ
Ｄ設定パケットがであることを示している。この設定例
は、既に図４に示してある。

【００３４】図６（ａ）は、制御装置５，７から、共有
メモリ３のＲＡＭ９に対する書き込み要求のパケットの
構成を示している。第１バイトにおいて、第０〜４ビッ
トは書き込み先のＲＡＭ９のアドレスである。第６〜７
ビットは、そのパケットの種別を示すものであり、この
場合、送信するパケットがライト要求パケットであるこ
とを示している。第２バイトは、ＲＡＭ９に書き込むデ
ータである。書き込むデータとしては、例えばエンジン
回転数等がある。

【００３５】図６（ｂ）は、制御装置５，７から、共有
メモリ３のＲＡＭ９に対して読み出しを要求するパケッ
トの構成を示している。第１バイトにおいて、第０〜４
ビットは読み出し先のＲＡＭ９のアドレスである。第６
〜７ビットは、そのパケットの種別を示すものであり、
この場合、送信するパケットがリード要求パケットであ
ることを示している。

【００３６】次に、制御回路１３、ＣＰＵ２７，３７、
およびホストＩＦ１５，１７，１９が実行する処理手順
についてフローチャートに基づき説明する。図７は、制
御回路１３が実行する処理を示している。制御回路１３
は、ホストＩＦ１５，１７，１９を番号順に走査してい
き、制御装置５，７からの読み出し要求、書き込み要求
に対して、ＲＡＭ９とのアクセスを行う。

【００３７】車載通信装置１に電源が入ると、まず、制
御回路１３では、通信準備のための初期化を行う（ステ
ップ７０１）。初期化が終了すると、ホストＩＦ１５，
１７，１９から番号順に一つを選択する（ステップ７０
３）。そして、選択したホストＩＦ１５，１７，１９に
アクセス要求が発生してるかどうかを判断する（ステッ
プ７０５）。アクセス要求が発生していなければ、再
び、番号順に次のホストＩＦ１５，１７，１９を選択す
る（ステップ７０５）。ホストＩＦ１５，１７，１９に
アクセス要求が発生していることを判断した場合には、
次のステップへ進みそのアクセス要求を処理する。この
複数のバスマスタからのアクセス調停のアルゴリズム
は、様々な方法が一般に知られている。

【００３８】アクセス要求のあるホストＩＦ１５，１
７，１９を発見した場合、制御回路１３は、そのホスト
ＩＦ１５，１７，１９からアクセス要求の読み出し／書
き込み種別、アクセスアドレス、書き込み要求時はデー
タを受け取り、ＲＡＭ９へのアクセスを行う。まず最初
に、アクセスするＲＡＭ９のアドレスに対応するＲＯＭ
１１内の情報を読み出す（ステップ７０７）。ＲＯＭ１
１には、図２に例示したように、ＲＡＭ９のアドレスと
そのアドレスに書き込みを許可されている制御装置５，
７のＩＤデータとの対応情報がマップとして格納されて
いる。このデータは、アクセス要求が書き込みであった
場合には、その書き込み先のアドレスに書き込みが許可
されている制御装置５，７のＩＤデータとなり、アクセ
ス要求が読み出しであった場合には、読み出すアドレス
に書き込みを許されている制御装置５，７のＩＤデー
タ、つまりそのデータを書き込んだ元の制御装置５，７
のＩＤデータとなる。

【００３９】制御回路１３は、そのアクセス要求が、書
き込みであるか読み出しであるかを、ホストＩＦ１５，
１７，１９より渡される値により判断する（ステップ７
０９）。まず、アクセス要求が書き込みであった場合に
ついての処理を説明する。制御回路１３は、ホストＩＦ
１５，１７，１９より、ＲＡＭ９のアドレス、書き込み
データおよびアクセス要求した制御装置５，７のＩＤデ
ータ、ＲＯＭ１１より、そのＲＡＭ９のアドレスに書き
込みが許可されている制御装置５，７のＩＤデータを受
け取っている。アクセス要求した制御装置５，７のＩＤ
データは、ホストＩＦ１５，１７，１９のＩＤレジスタ
１５ａ，１７ａ，１９ａ設定値から得られる。

【００４０】そして、アクセス要求した制御装置５，７
のＩＤデータと、アクセス先のＲＡＭ９のアドレスに書
き込みが許可されている制御装置５，７のＩＤデータと
が一致するかどうかにより、そのアクセスが正当なもの
であるかを判断する（ステップ７１１）。これらが一致
した場合は、その書き込み要求は正当なものであると判
断され、ＲＡＭ９の該当アドレスに受け取ったデータが
書き込まれる（ステップ７１３）。これらが一致しない
場合には、その書き込み要求は不当なものであると判断
され、書き込みの処理は行われない。

【００４１】最後に、アクセス要求したホストＩＦ１
５，１７，１９にアクセス終了信号を送出する（ステッ
プ７１５）。これで、書き込みの要求に対する処理は終
了し、再び、番号順にホストＩＦ１５，１７，１９の走
査を行う（ステップ７０３）。次に、ホストＩＦ１５，
１７，１９からのアクセス要求が読み出しであった場合
についての処理を説明する。制御回路１３は、ホストＩ
Ｆ１５，１７，１９より、ＲＡＭ９のアドレスおよびア
クセス要求した制御装置５，７のＩＤデータ、ＲＯＭ１
１より、そのＲＡＭ９のアドレスにデータを書き込んだ
元となる制御装置５，７のＩＤデータを受け取ってい
る。まず、ＲＯＭ１１から読み出した制御装置５，７の
ＩＤデータと、ＩＤレジスタ１５ａ，１７ａ，１９ａの
ＩＤデータとが一致するホストＩＦ１５，１７，１９を
探し、ＦＡＩＬ信号線を介してフェール情報を読み込む
（ステップ７１７）。このことで、目的とする読み込み
データを書き込んだ元の制御装置５，７のフェール情報
が読み込まれることになる。

【００４２】そして、ＲＡＭ９から該当するアドレスに
対応するデータを読み出す（ステップ７１９）。最後
に、読み出したデータ、ＲＡＭ９のアドレス、フェール
情報、およびアクセス終了信号を、アクセス要求のあっ
たホストＩＦ１５，１７，１９に送出する（ステップ７
２１）。これにより、読み出しの要求に対する処理は終
了し、再び、番号順にホストＩＦ１５，１７，１９の走
査を行う（ステップ７０３）。

【００４３】図８〜図１０は、制御装置５，７における
ＣＰＵ２７，３７が実行する処理のフローチャートであ
る。ＣＰＵ２７，３７が実行する操作は、共有メモリ３
への初期化操作（ＩＤレジスタ１５ａ，１７ａ，１９ａ
の設定）、データ読み出し操作、およびデータ書き込み
操作の３種類である。

【００４４】図８は、ＣＰＵ２７，３７（つまり、制御
装置５，７）の共有メモリ３への初期化操作として、ホ
ストＩＦ１５，１７，１９のＩＤレジスタ１５ａ，１７
ａ，１９ａに、接続されている制御装置５，７がどのよ
うな機能を持つかを示すＩＤデータを設定する処理を示
している。ＣＰＵ２７，３７は、ホストＩＦ１５，１
７，１９に対して、図５（ｂ）に示すＩＤ設定パケット
を送信することになる。

【００４５】まず最初に、ＣＰＵ２７，３７は、図５
（ｂ）に示すパケットの第１バイトを作成する（ステッ
プ８０１）。このＩＤ設定パケットには、第０〜３ビッ
トに設定するＩＤ値が、第６〜７ビットにパケットの種
別を示す値が含まれている。次に、作成した第１パケッ
トを、シリアル回線を介して共有メモリ３のホストＩＦ
１５，１７，１９に送信する（ステップ８０３）。この
送信が完了するとＣＰＵ２７，３７は処理を終了する
（ステップ８０５）。これらの操作が、各ＣＰＵ２７，
３７からそれぞれ対応するホストＩＦ１５，１７，１９
に対して行われ、ＩＤレジスタ１５ａ，１７ａ，１９ａ
の値が設定される。設定された値は、制御装置５，７の
ＩＤデータとして、制御装置５，７のアクセス権のチェ
ック時等に利用される。このＩＤデータの設定例は、既
に図４に示してある。

【００４６】図９は、ＣＰＵ２７，３７が、共有メモリ
３のＲＡＭ９に対して書き込みを実行する処理を示して
いる。ＣＰＵ２７，３７は、ホストＩＦ１５，１７，１
９に対して、図６（ａ）に示すライト要求パケットを送
信することになる。まず最初に、ＣＰＵ２７，３７は、
図６（ａ）に示すパケットの第１バイトを作成する（ス
テップ９０１）。このライト要求パケットの第１バイト
には、第０〜３ビットに書き込みを行うＲＡＭ９のアド
レスが、第６〜７ビットにパケットの種別を示す値が含
まれている。

【００４７】次に、作成した第１バイトを、シリアル回
線を介してホストＩＦ１５，１７，１９に送信する（ス
テップ９０３）。そして、このパケットの第１バイトが
送信完了したことを確認する（ステップ９０５）。第１
バイトの送信が完了したことを確認すると、ＣＰＵ２
７，３７は、送信データ、例えば車輪速度等を第２バイ
トとして作成する（ステップ９０７）。次に、作成した
第２バイトを、シリアル回線を介してホストＩＦ１５，
１７，１９に送信する（ステップ９０９）。そして、第
２バイトの送信が終了したことを確認する（ステップ９
１１）。このことにより、ＣＰＵ２７，３７による共有
メモリ３に対する書き込み処理が終了する。

【００４８】図１０は、ＣＰＵ２７，３７が、共有メモ
リ３のＲＡＭ９に対して読み出しを実行する処理を示し
ている。ＣＰＵ２７，３７は、ホストＩＦ１５，１７，
１９に対して、図６（ｂ）に示すリード要求パケットを
送信することになる。まず最初に、ＣＰＵ２７，３７
は、図６（ｂ）に示すパケットの第１バイトを作成する
（ステップ１００１）。このリード要求パケットの第１
バイトには、第０〜３ビットに読み出しを行うＲＡＭ９
のアドレスが、第６〜７ビットにパケットの種別を示す
値が含まれている。

【００４９】次に、作成した第１バイトを、シリアル回
線を介してホストＩＦ１５，１７，１９に送信する（ス
テップ１００３）。そして、このパケットの第１バイト
が送信完了したことを確認する（ステップ１００５）。
第１バイトの送信が完了したことを確認すると、ＣＰＵ
２７，３７は対応するホストＩＦ１５，１７，１９か
ら、図５（ａ）に示すリード応答パケットが送られて来
るのを待機する（ステップ１００７）。リード応答パケ
ットの受信を開始して、まず第１バイトを受信する（ス
テップ１００９）。この第１バイトには、図５（ａ）に
示すように、データを読み出したＲＡＭ９のアドレス、
そのデータを書き込んだ元の制御装置５，７のフェール
状態を示す情報が含まれている。

【００５０】続いて、第２バイトに、受信データ、例え
ばシフトポジション等を受信する（ステップ１０１
１）。第２バイトのデータを受信すると、ＣＰＵ２７，
３７は、受信したフェール状態からそのデータが有効な
値であるかを判断し、有効な値であった場合は、受信デ
ータに処理を加えるか、またはそのままの形で出力回路
３１，４１に送信する等の処理を進める（ステップ１０
１３）。受信データが有効でない、つまりフェールが検
出された場合については後述する。これで、ＣＰＵ２
７，３７が、共有メモリ３からの読み出しを実行する処
理が終了する。

【００５１】図１１は、ホストＩＦ１５，１７，１９が
実行する処理を示すフローチャートである。ホストＩＦ
１５，１７，１９は、接続された制御装置５，７から送
信される３種類のパケットに対して処理を実行する。各
車載電子機器に電源が入ると、まず、ホストＩＦ１５，
１７，１９では、通信準備のための初期化を行う（ステ
ップ１１０１）。そして、制御装置５，７から送信され
る要求パケットを待ち、要求パケットが送信されればこ
の第１バイトを受信する（ステップ１１０３）。ホスト
ＩＦ１５，１７，１９は、パケットの第１バイトを受信
すると、その第６〜７ビットからパケットの種別（ＩＤ
設定パケット，ライト要求パケット，リード要求パケッ
ト）およびパケット長を判定する（ステップ１１０
５）。図５，６に示したように、例えば、この２ビット
が上位から「０１」であればＩＤ設定パケットであり、
「００」であればライト要求パケットであり、「１１」
であればリード要求パケットである。これらの３種類の
パケットに対応した処理手順を以下に説明する ＩＤ設定パケットを受信した場合には、第１バイトの第
０〜３ビットの値に基づき、ＩＤレジスタ１５ａ，１７
ａ，１９ａの値を設定する（ステップ１１０７）。これ
でＩＤ設定パケットに対する処理は終了し、ホストＩＦ
１５，１７，１９は、再び、制御装置５，７から送信さ
れる要求パケットを待つ（ステップ１１０３）。

【００５２】リード要求パケットを受信した場合には、
まず、ホストＩＦ１５，１７，１９から制御回路１３に
対しアクセス要求の信号をセットする（ステップ１１０
９）。このことで、制御回路１３がそのホストＩＦ１
５，１７，１９を走査する際に、アクセス要求を判断し
て、ホストＩＦ１５，１７，１９との通信処理を開始す
ることになる。ホストＩＦ１５，１７，１９では、読み
出し要求の際、制御回路１３に対し、ＲＡＭ９のアドレ
スおよびアクセス要求した制御装置５，７のＩＤデータ
を渡している。そして、その応答として制御回路１３よ
り、読み出したデータ、ＲＡＭ９のアドレス、フェール
情報、そして、アクセス終了信号を受信する（ステップ
１１１１）。

【００５３】次に、読み出したデータ、ＲＡＭ９のアド
レス、およびフェール情報を基に、図５（ａ）に示すリ
ード応答パケットを作成する（ステップ１１１３）。そ
して、作成したリード応答パケットの第１バイトを、制
御装置５，７へ送信する（ステップ１１１５）。続い
て、リード応答パケットの第２バイトを送信する（ステ
ップ１１１７）。これでリード要求パケットに対する処
理は終了し、ホストＩＦ１５，１７，１９は、再び、制
御装置５，７から送信される要求パケットを待つ（ステ
ップ１１０３）。

【００５４】ライト要求パケットを受信した場合には、
続いて、制御装置５，７から送られてくる第２バイトを
受信する（ステップ１１１９）。この第２バイトは、例
えば車輪速度等の書き込みデータである。そして、ホス
トＩＦ１５，１７，１９から制御回路１３に対しアクセ
ス要求の信号をセットする（ステップ１１２１）。この
ことで、制御回路１３がそのホストＩＦ１５，１７，１
９を走査する際に、アクセス要求を判断して、ホストＩ
Ｆ１５，１７，１９との通信処理を開始することにな
る。ホストＩＦ１５，１７，１９では、書き込み要求の
際、制御回路１３に対し、ＲＡＭ９のアドレス、書き込
みデータおよびアクセス要求した制御装置５，７のＩＤ
データを渡している。そして、その応答として制御回路
１３よりアクセス終了信号を受信する（ステップ１１２
３）。これでライト要求パケットに対する処理は終了
し、ホストＩＦ１５，１７，１９は、再び、制御装置
５，７から送信される要求パケットを待つ（ステップ１
１０３）。

【００５５】次に、フェール検出の処理について説明す
る。制御装置５，７の動作異常検出回路２５，３５は、
制御装置５，７の動作を監視しており、ＣＰＵ２７，３
７への供給電圧が基準電位以下に低下すると、正常に動
作が出来ないものとして、ＦＡＩＬ信号線を介して動作
異常を共有メモリ３に通知する。共有メモリ３では、制
御装置５，７がデータを読み出した時に、読み出したデ
ータと共に、そのデータを共有メモリ３に書き込んた元
の制御装置５，７のＦＡＩＬ信号情報を読み出し、リー
ド応答パケットのフェールフラグに結果を組み込んで、
読み出したＲＡＭ９のデータとともにリード応答パケッ
トとして送り返す。共有メモリ３からの読み出しを行っ
た制御装置５，７では、そのリード応答パケットを共有
メモリ３から受け取ると、フェールフラグをチェック
し、フェールを示している場合には、読み出したデータ
は無効であると判断し、あらかじめ定められたフェール
時の動作を行う。

【００５６】フェール時の動作としては、他の情報から
フェールした情報の推定値を求めたり、あらかじめ定め
られたデフォルト値により、一定期間の制御を行う等が
考えられる。このように、本発明一実施例の車載通信装
置１により、車輪速度、ギア位置等複数制御装置で共有
して用いることができるデータは共有メモリ３に格納さ
れている。そして、共有メモリ３と制御装置５，７との
間がポイントＴＯポイントのシリアル回線で結ばれてお
り、共有メモリ３と制御装置５，７との間の通信が独立
しているため、制御装置の変更により通信データの遅延
時間等に影響を与えない。そのため、車両のアップデイ
ト等の際に、新たに制御装置を付け加えたり、取り替え
たりする際でも、ネットワーク全体を見直すことなく、
その制御装置を共有メモリ３が備えるホストＩＦ１５，
１７，１９の一つに接続するだけでよい。

【００５７】また、各制御装置５，７で扱うデータは、
共有メモリ３で集中管理しているので、データ重複によ
るメモリ使用効率の悪さを解消している。さらに、各制
御装置と共有メモリ３とは、シリアル回線によりデータ
交換を行っているので、パラレルパスでデータ交換行っ
ていた場合に比較して、信号線数が減少し、各信号線に
対して高度な誤り対策が可能となる。これらは、特に本
実施例のように、１つの筺体内等の近距離に配置された
制御装置５，７間の通信において有効となる。

【００５８】また、制御装置５，７のフェール情報が共
有メモリ３で集中管理されることにより、フェールが起
きたことを迅速に検知することができ、それに対する迅
速な対応が可能となった。さらに、制御回路１３によ
り、ＲＯＭ１１内に格納されている、ＲＡＭ９のアドレ
スとそのアドレスに対して書き込みが許可されている制
御装置５，７を指定するＩＤデータとを対応付けたマッ
プを基に、アクセス権を持たない制御装置からの不正な
アクセスを排除している。このことで、各車載電子制御
装置を制御するための重要なデータが格納されている共
有メモリ３内のデータを保護することが可能となった。
これらのことで、車両のより一層安全な走行が可能とな
った。

【００５９】

【発明の効果】以上詳述したように、第１発明の車載通
信装置により、車両に搭載された制御対象機器を制御す
るための複数の制御装置間の通信にて、通信制御のソフ
トウエア等の制御ソフトウエアの変更をなくして、制御
装置の再構成を可能にすることで、拡張性および汎用性
に優れた車載通信装置が提供される。そして、特に１つ
の筺体内等の近距離に配置された制御装置間通信にて
は、迅速かつ高信頼性な通信を行い、データ重複を無く
したメモリ使用効率のよい車載通信装置が提供される。

【００６０】第２発明の車載通信装置により、フェール
情報を迅速に他の制御装置に知らせる手段を確立するこ
とで、より安全な制御装置間通信を行うことが可能とな
る。第３発明の車載通信装置により、アクセスを許可さ
れていない制御装置から通信データを扱うメモリへのア
クセスを排除することにで、そのメモリ内のデータを保
護することが可能となる。

【図面の簡単な説明】

【図１】 車載通信装置の全体構成図である。

【図２】 そのＲＯＭ内容の設定を例示する説明図で
ある。

【図３】 その動作異常検出検出回路の一例を示す構
成図である。

【図４】 その制御装置のＩＤデータの設定例を示す
説明図でる。

【図５】 パケットフォーマットを示す第１説明図で
あり、（ａ）は、リード応答パケット、（ｂ）は、ＩＤ
設定パケットの構成をそれぞれ例示する説明図である。

【図６】 パケットフォーマットを示す第２説明図で
あり、（ａ）は、ライト要求パケット、（ｂ）は、リー
ド要求パケットの構成をそれぞれ例示する説明図であ
る。

【図７】 その制御回路が実行する動作を示すフロー
チャートである。

【図８】 そのＣＰＵがＩＤ値の設定時に行う処理を
示すフローチャートである。

【図９】 そのＣＰＵがデータを書き込む際に行う処
理を示すフローチャートである。

【図１０】 そのＣＰＵがデータを読み出す際に行う
処理を示すフローチャートである。

【図１１】 そのホストＩＦが実行する動作を示すフ
ローチャートである。

【図１２】 本発明の車載通信装置の構成例示図であ
る。

【符号の説明】

１・・・車載通信装置、３・・・共有メモリ、５・・・
第０制御装置、７・・・第ｎ制御装置、９・・・ＲＡ
Ｍ、１１・・・ＲＯＭ、１３・・・制御回路、１５・・
・第０ホストＩＦ、１５ａ・・・第０ＩＤレジスタ、１
７・・・第１ホストＩＦ、１７ａ・・・第１ＩＤレジス
タ、１９・・・第ｎホストＩＦ、１９ａ・・・第ｎＩＤ
レジスタ、２５・・・第０動作異常検出回路、３５・・
・第ｎ動作異常検出回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 車両に搭載された制御対象機器に対し、
   該制御対象機器を制御するための複数の制御装置と、 シリアル回線によるアクセスポートを複数備え、前記制
   御装置と前記シリアル回線で接続され、前記制御装置間
   通信で用いるデータを格納する共有記憶手段と、を備え
   たことを特徴とする車載通信装置。
2. 【請求項２】 請求項１記載の車載通信装置にて、前記
   共有記憶手段に前記制御装置のフェール情報が格納さ
   れ、該フェール情報が読み出し可能とされていることを
   特徴とする車載通信装置。
3. 【請求項３】 前記共有記憶手段は、前記共有記憶手段
   の所定領域と該所定領域へデータを書き込む制御装置と
   の対応関係を表す情報を格納し、前記データを書き込む
   制御装置のフェール情報は、前記対応関係を表す情報に
   基づき前記共有記憶手段からデータを読み出す際に読み
   出されることを特徴とする請求項２記載の車載通信装
   置。
4. 【請求項４】 請求項１記載の車載通信装置にて、前記
   共有記憶手段が、前記共有記憶手段の所定領域と該所定
   領域へのアクセス権を持つ前記制御装置との対応関係を
   表す対応情報を格納し、 前記対応情報に基づき不正なアクセスを排除するチェッ
   ク手段を備えたことを特徴とする車載通信装置。