JP2829219B2 - 情報処理装置 - Google Patents
情報処理装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、複数の実装スロット
に中央処理装置カード（以下、ＣＰＵカードという）、
及び各種デバイスカードを取り付けてシステムバスで接
続するマザーボードを備えた情報処理装置に関するもの
である。
に中央処理装置カード（以下、ＣＰＵカードという）、
及び各種デバイスカードを取り付けてシステムバスで接
続するマザーボードを備えた情報処理装置に関するもの
である。
【０００２】
【従来の技術】図１７は従来のマザーボードを示すブロ
ック図である。図において、１はマザーボード、２はＣ
ＰＵカード、３はデバイスカード、４は上記ＣＰＵカー
ド２及びデバイスカード３が接続されたシステムバス、
５は上記システムバス４に上記デバイスカード３を接続
するアドレスライン、６はＣＰＵカード２のメモリ領域
から独立した空間、例えば入出力領域に割り付けられ、
この入出力領域からの入出力アドレス中データのビット
操作によって操作され、また、各デバイスカード３が取
り付けられている実装スロット毎に、アドレスコード供
給の許可／禁止を制御する制御信号が生成されるアドレ
ス供給制御手段としてのバンクメモリ、７はシステムバ
ス４から各デバイスカード３へのアドレスライン５のそ
れぞれに挿入され、上記バンクメモリ６からの制御信号
によって開，閉されるアドレスバッファ、８はバンクメ
モリ６の生成した制御信号をアドレスバッファ７へ伝え
るアドレス供給制御線である。
ック図である。図において、１はマザーボード、２はＣ
ＰＵカード、３はデバイスカード、４は上記ＣＰＵカー
ド２及びデバイスカード３が接続されたシステムバス、
５は上記システムバス４に上記デバイスカード３を接続
するアドレスライン、６はＣＰＵカード２のメモリ領域
から独立した空間、例えば入出力領域に割り付けられ、
この入出力領域からの入出力アドレス中データのビット
操作によって操作され、また、各デバイスカード３が取
り付けられている実装スロット毎に、アドレスコード供
給の許可／禁止を制御する制御信号が生成されるアドレ
ス供給制御手段としてのバンクメモリ、７はシステムバ
ス４から各デバイスカード３へのアドレスライン５のそ
れぞれに挿入され、上記バンクメモリ６からの制御信号
によって開，閉されるアドレスバッファ、８はバンクメ
モリ６の生成した制御信号をアドレスバッファ７へ伝え
るアドレス供給制御線である。
【０００３】次にこの従来例の動作について説明する。
図１７において、ＣＰＵカード２は入出力領域からの入
出力アドレス中、データのビット操作によって、その入
出力領域に割り付けられたバンクメモリ６を操作し、バ
ンクメモリ６は制御したいデバイスカード３が取り付け
られている実装スロットを含む一群の実装スロットを選
択し、アドレスコード供給の許可／禁止を制御する制御
信号を生成してアドレス供給制御線８へ送出する。この
動作により、上記選択された各実装スロットにおいての
み、アドレス供給制御線８の制御信号が”許可”となっ
て所定のアドレスバッファ７が開状態となり、ＣＰＵカ
ード２からのアドレスライン５上の信号が、上記アドレ
スバッファ７を介して、上記選択された実装スロットに
取り付けられた所定のデバイスカード３に供給可能とな
る。
図１７において、ＣＰＵカード２は入出力領域からの入
出力アドレス中、データのビット操作によって、その入
出力領域に割り付けられたバンクメモリ６を操作し、バ
ンクメモリ６は制御したいデバイスカード３が取り付け
られている実装スロットを含む一群の実装スロットを選
択し、アドレスコード供給の許可／禁止を制御する制御
信号を生成してアドレス供給制御線８へ送出する。この
動作により、上記選択された各実装スロットにおいての
み、アドレス供給制御線８の制御信号が”許可”となっ
て所定のアドレスバッファ７が開状態となり、ＣＰＵカ
ード２からのアドレスライン５上の信号が、上記アドレ
スバッファ７を介して、上記選択された実装スロットに
取り付けられた所定のデバイスカード３に供給可能とな
る。
【０００４】ここで、ＣＰＵカード２は、制御すべきデ
バイスカード３が割り付けられているアドレスコードを
アドレスライン５へ送出する。このアドレスコードは、
バンクメモリ６からの制御信号によって開状態となって
いるアドレスバッファ７を介して上記一群のデバイスカ
ード３にのみ供給され、そのデバイスカード３の中の所
定のアドレスコードが割り付けられたデバイスカード３
のみが制御可能となる。従って、これら一群のデバイス
カード３以外に、同一のアドレスコードが割り付けられ
たデバイスカード３が存在しても、アドレス供給制御線
８からの制御信号が”禁止”となって、閉状態のアドレ
スバッファ７が対応するデバイスカード３は制御可能に
なることはなく、このことにより、同一アドレスコード
に対して複数のデバイスカード３を割り付けることが可
能となる。この場合、各デバイスカード３は、特にハー
ドウェアを改造する必要はなく、従来のデバイスカード
３がそのまま使用できる。
バイスカード３が割り付けられているアドレスコードを
アドレスライン５へ送出する。このアドレスコードは、
バンクメモリ６からの制御信号によって開状態となって
いるアドレスバッファ７を介して上記一群のデバイスカ
ード３にのみ供給され、そのデバイスカード３の中の所
定のアドレスコードが割り付けられたデバイスカード３
のみが制御可能となる。従って、これら一群のデバイス
カード３以外に、同一のアドレスコードが割り付けられ
たデバイスカード３が存在しても、アドレス供給制御線
８からの制御信号が”禁止”となって、閉状態のアドレ
スバッファ７が対応するデバイスカード３は制御可能に
なることはなく、このことにより、同一アドレスコード
に対して複数のデバイスカード３を割り付けることが可
能となる。この場合、各デバイスカード３は、特にハー
ドウェアを改造する必要はなく、従来のデバイスカード
３がそのまま使用できる。
【０００５】
【発明が解決しようとする課題】従来の情報処理装置
は、以上のように構成されているので、各種デバイスカ
ードが実装されていなくても、あるいは、ハードウェア
のトラブルで情報（データ）が正常に入出力できなくて
も、どちらの場合ともに、ＣＰＵカードは同一の異常と
して処理せざるを得ず、以上のような複数の異常が重な
った場合、本来の異常箇所究明が非常に困難になり、大
幅な稼働率の低下が予測されるという問題点があった。
は、以上のように構成されているので、各種デバイスカ
ードが実装されていなくても、あるいは、ハードウェア
のトラブルで情報（データ）が正常に入出力できなくて
も、どちらの場合ともに、ＣＰＵカードは同一の異常と
して処理せざるを得ず、以上のような複数の異常が重な
った場合、本来の異常箇所究明が非常に困難になり、大
幅な稼働率の低下が予測されるという問題点があった。
【０００６】この発明は上記のような課題を解決するた
めになされたものであり、如何なるトラブルが発生した
かという具体的な不良原因を断定可能とし、よって、設
備復旧時間が大幅に短縮され、設備の稼働率が向上する
情報処理装置を得ることを目的とする。
めになされたものであり、如何なるトラブルが発生した
かという具体的な不良原因を断定可能とし、よって、設
備復旧時間が大幅に短縮され、設備の稼働率が向上する
情報処理装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】この第１の発明に係る情
報処理装置は、図１で示すように、各種のデバイスカー
ド（デバイスカード３等）に対するリプライ信号を管理
生成するリプライ管理生成手段（リプライ管理生成ロジ
ック１０）と、上記リプライ信号と上記各種のデバイス
カードの実装の有無検出信号とにより、上記各種デバイ
スカードの状態を検出し、中央処理装置カード（ＣＰＵ
カード２）へこのデバイスカード３の状態についての情
報を割り込み用信号として伝達する手段（バッファ１
１）とを備えるようにした。この第２の発明に係る情報
処理装置は、図４で示すように、デバイスカードにアド
レスコードを送出するか否かを設定するアドレスバッフ
ァ７を、上記各種のデバイスカード３中に収納した。こ
の第３の発明に係る情報処理装置は、図５で示すよう
に、上記各種のデバイスカード３に対するリプライ信号
を管理生成するリプライ管理生成手段（リプライ／ノー
リプライ信号生成回路３０等）を、上記各デバイスカー
ド３中に収納した。この第４の発明に係る情報処理装置
は、図６で示すように、デバイスカード３にアドレスコ
ードを送出するか否かを設定するアドレスバッファ７
と、上記各種のデバイスカード３に対するリプライ信号
を管理生成するリプライ管理生成手段（リプライ／ノー
リプライ信号生成回路３０）とを、上記各デバイスカー
ド３中に収納した。
報処理装置は、図１で示すように、各種のデバイスカー
ド（デバイスカード３等）に対するリプライ信号を管理
生成するリプライ管理生成手段（リプライ管理生成ロジ
ック１０）と、上記リプライ信号と上記各種のデバイス
カードの実装の有無検出信号とにより、上記各種デバイ
スカードの状態を検出し、中央処理装置カード（ＣＰＵ
カード２）へこのデバイスカード３の状態についての情
報を割り込み用信号として伝達する手段（バッファ１
１）とを備えるようにした。この第２の発明に係る情報
処理装置は、図４で示すように、デバイスカードにアド
レスコードを送出するか否かを設定するアドレスバッフ
ァ７を、上記各種のデバイスカード３中に収納した。こ
の第３の発明に係る情報処理装置は、図５で示すよう
に、上記各種のデバイスカード３に対するリプライ信号
を管理生成するリプライ管理生成手段（リプライ／ノー
リプライ信号生成回路３０等）を、上記各デバイスカー
ド３中に収納した。この第４の発明に係る情報処理装置
は、図６で示すように、デバイスカード３にアドレスコ
ードを送出するか否かを設定するアドレスバッファ７
と、上記各種のデバイスカード３に対するリプライ信号
を管理生成するリプライ管理生成手段（リプライ／ノー
リプライ信号生成回路３０）とを、上記各デバイスカー
ド３中に収納した。
【０００８】この第５の発明に係る情報処理装置は、図
１０で示すように、中央処理装置カード（ＣＰＵカード
２）と、この中央処理装置カードが送出するアドレスコ
ードを、システムバスのアドレスラインから、開状態の
アドレスバッファ７を介して所定のデバイスカード３に
供給し、当該アドレスコードが割り付けられた上記デバ
イスカードの制御を行わせるマザーボード１を備えた情
報処理装置において、上記各種のデバイスカードに対す
るリプライ信号を管理生成するリプライ管理生成手段
（リプライ管理生成ロジック１０）と、上記リプライ信
号と上記各種のデバイスカードの実装の有無検出信号と
により、上記各種デバイスカードの状態を検出するデバ
イスカード状態検出手段（バッファ１１）と、このデバ
イスカード状態検出手段からの検出結果を、上記中央処
理装置カードがポーリングする所定の領域に記憶する記
憶手段（バンクメモリ６）とを備えるようにした。この
第６の発明に係る情報処理装置は、上記リプライ管理生
成手段及び上記アドレスバッファを、上記マザーボード
１内に収納するようにした。この第７の発明に係る情報
処理装置は、上記リプライ管理生成手段を上記マザーボ
ード１内に収納するとともに、上記アドレスバッファを
上記デバイスカード３内に収納するようにした。この第
８の発明に係る情報処理装置は、上記リプライ管理生成
手段を上記デバイスカード３内に収納するとともに、上
記アドレスバッファを上記マザーボード１内に収納する
ようにした。この第９の発明に係る情報処理装置は、上
記リプライ管理生成手段及び上記アドレスバッファを、
上記デバイスカード内に収納するようにした。
１０で示すように、中央処理装置カード（ＣＰＵカード
２）と、この中央処理装置カードが送出するアドレスコ
ードを、システムバスのアドレスラインから、開状態の
アドレスバッファ７を介して所定のデバイスカード３に
供給し、当該アドレスコードが割り付けられた上記デバ
イスカードの制御を行わせるマザーボード１を備えた情
報処理装置において、上記各種のデバイスカードに対す
るリプライ信号を管理生成するリプライ管理生成手段
（リプライ管理生成ロジック１０）と、上記リプライ信
号と上記各種のデバイスカードの実装の有無検出信号と
により、上記各種デバイスカードの状態を検出するデバ
イスカード状態検出手段（バッファ１１）と、このデバ
イスカード状態検出手段からの検出結果を、上記中央処
理装置カードがポーリングする所定の領域に記憶する記
憶手段（バンクメモリ６）とを備えるようにした。この
第６の発明に係る情報処理装置は、上記リプライ管理生
成手段及び上記アドレスバッファを、上記マザーボード
１内に収納するようにした。この第７の発明に係る情報
処理装置は、上記リプライ管理生成手段を上記マザーボ
ード１内に収納するとともに、上記アドレスバッファを
上記デバイスカード３内に収納するようにした。この第
８の発明に係る情報処理装置は、上記リプライ管理生成
手段を上記デバイスカード３内に収納するとともに、上
記アドレスバッファを上記マザーボード１内に収納する
ようにした。この第９の発明に係る情報処理装置は、上
記リプライ管理生成手段及び上記アドレスバッファを、
上記デバイスカード内に収納するようにした。
【０００９】
【作用】この第１の発明による情報処理装置は、リプラ
イ管理生成手段（リプライ管理生成ロジック１０）によ
り、各種のデバイスカード３に対するリプライ信号が管
理生成され、このリプライ信号と上記各種のデバイスカ
ードの実装の有無検出信号とに基づき、手段（バッファ
１１）により、上記各種のデバイスカードの状態が検出
され、このデバイスカードの状態についての情報が割り
込み用信号として中央処理装置カード（ＣＰＵカード
２）へ伝達される。この第２の発明による情報処理装置
は、各種のデバイスカード３中に収納されたアドレスバ
ッファ７により、上記各種のデバイスカードにアドレス
コードを送出するか否かが設定される。この第３の発明
による情報処理装置は、各種のデバイスカード３中に収
納されたリプライ管理生成手段（リプライ／ノーリプラ
イ信号生成回路３０）により、上記各種のデバイスカー
ドに対するリプライ信号が管理生成される。この第４の
発明による情報処理装置は、各種のデバイスカード３中
に収納されたアドレスバッファ７により、上記各種のデ
バイスカードにアドレスコードを送出するか否かが設定
され、上記各種のデバイスカード中に収納されたリプラ
イ管理生成手段（リプライ／ノーリプライ信号生成回路
３０）により、上記各種のデバイスカードに対するリプ
ライ信号が管理生成される。
イ管理生成手段（リプライ管理生成ロジック１０）によ
り、各種のデバイスカード３に対するリプライ信号が管
理生成され、このリプライ信号と上記各種のデバイスカ
ードの実装の有無検出信号とに基づき、手段（バッファ
１１）により、上記各種のデバイスカードの状態が検出
され、このデバイスカードの状態についての情報が割り
込み用信号として中央処理装置カード（ＣＰＵカード
２）へ伝達される。この第２の発明による情報処理装置
は、各種のデバイスカード３中に収納されたアドレスバ
ッファ７により、上記各種のデバイスカードにアドレス
コードを送出するか否かが設定される。この第３の発明
による情報処理装置は、各種のデバイスカード３中に収
納されたリプライ管理生成手段（リプライ／ノーリプラ
イ信号生成回路３０）により、上記各種のデバイスカー
ドに対するリプライ信号が管理生成される。この第４の
発明による情報処理装置は、各種のデバイスカード３中
に収納されたアドレスバッファ７により、上記各種のデ
バイスカードにアドレスコードを送出するか否かが設定
され、上記各種のデバイスカード中に収納されたリプラ
イ管理生成手段（リプライ／ノーリプライ信号生成回路
３０）により、上記各種のデバイスカードに対するリプ
ライ信号が管理生成される。
【００１０】この第５の発明による情報処理装置は、リ
プライ管理生成手段（リプライ管理生成ロジック１０）
により、上記各種のデバイスカードに対するリプライ信
号を管理生成する。次に、デバイスカード状態検出手段
（バッファ１１）により、上記リプライ信号と上記各種
のデバイスカードの実装の有無検出信号とにより、上記
各種デバイスカードの状態を検出する。最後に、記憶手
段（バンクメモリ６）により、このデバイスカード状態
検出手段からの検出結果を、上記中央処理装置カードが
ポーリングする所定の領域に記憶する。この第６の発明
による情報処理装置は、上記リプライ管理生成手段及び
上記アドレスバッファを収納する場所を上記マザーボー
ド１内とした。この第７の発明による情報処理装置は、
上記リプライ管理生成手段を収納する場所を上記マザー
ボード１内とし、上記アドレスバッファを収納する場所
を上記デバイスカード３内とした。この第８の発明によ
る情報処理装置は、上記リプライ管理生成手段を収納す
る場所を上記デバイスカード３内とし、上記アドレスバ
ッファを収納する場所を上記マザーボード１内とした。
この第９の発明による情報処理装置は、上記リプライ管
理生成手段及び上記アドレスバッファを、上記デバイス
カード内に収納する。
プライ管理生成手段（リプライ管理生成ロジック１０）
により、上記各種のデバイスカードに対するリプライ信
号を管理生成する。次に、デバイスカード状態検出手段
（バッファ１１）により、上記リプライ信号と上記各種
のデバイスカードの実装の有無検出信号とにより、上記
各種デバイスカードの状態を検出する。最後に、記憶手
段（バンクメモリ６）により、このデバイスカード状態
検出手段からの検出結果を、上記中央処理装置カードが
ポーリングする所定の領域に記憶する。この第６の発明
による情報処理装置は、上記リプライ管理生成手段及び
上記アドレスバッファを収納する場所を上記マザーボー
ド１内とした。この第７の発明による情報処理装置は、
上記リプライ管理生成手段を収納する場所を上記マザー
ボード１内とし、上記アドレスバッファを収納する場所
を上記デバイスカード３内とした。この第８の発明によ
る情報処理装置は、上記リプライ管理生成手段を収納す
る場所を上記デバイスカード３内とし、上記アドレスバ
ッファを収納する場所を上記マザーボード１内とした。
この第９の発明による情報処理装置は、上記リプライ管
理生成手段及び上記アドレスバッファを、上記デバイス
カード内に収納する。
【００１１】
【実施例】 実施例１．以下、この発明の実施例を図に基づいて説明
する。図１はこの発明の実施例１を示す情報処理装置の
回路ブロック図、図８はこの発明の各信号ラインのタイ
ムチャート、図９はこの発明のデバイスカードの状態を
ＣＰＵカード２に伝達するバッファ２８の入・出力状態
の回路ブロック図であり、図１と同じものは同一符号を
用いている。図１，図８，図９において、１はマザーボ
ード、２は中央処理装置カードとしてのＣＰＵカード、
３はデバイスカード、４はシステムバス、５はアドレス
ライン、６はＣＰＵカード２のメモリ領域から独立した
空間、例えば入出力領域に割り付けられ、当該入出力領
域からの入出力アドレス中データのビット操作によって
操作され、各デバイスカード３が取り付けられている実
装スロット毎にアドレスコード供給の許可／禁止を制御
する制御信号を生成するバンクメモリ、７はシステムバ
ス４から各デバイスカード３へのアドレスライン５のそ
れぞれに挿入され、上記バンクメモリ６からの制御信号
によって開閉されるアドレスバッファ、８はバンクメモ
リ６の生成した制御信号をアドレスバッファ７へ伝える
アドレス供給制御線、９はデバイスカード３の実装状態
を伝えるデバイスカード実装状態信号線、１０はデバイ
スカード３に対するリプライ信号１７を管理生成するリ
プライ管理生成手段としてのリプライ管理生成ロジッ
ク、１１はデバイスカード実装状態信号線９の信号とデ
バイスカード３に対するリプライ信号管理生成ロジック
１０の出力信号とから、デバイスカード３の状態をＣＰ
Ｕカード２に伝達するバッファ、１２はデバイスカード
３の状態をＣＰＵカード２に伝達するバッファ１１から
ＣＰＵカード２に情報を直接流す専用情報ライン、１３
はデバイスカード３に対するリプライ信号１７を管理生
成するリプライ管理生成ロジック１０の出力信号ライ
ン、１４はアドレスラインの信号、１５はデータライン
の信号、１６はコマンド（制御命令）ラインの信号、１
７はリプライ信号、１８はデバイスカード３に対するリ
プライ信号１７を管理生成するリプライ管理生成ロジッ
ク１０に相当する所でデバイスカード３のノーリプライ
時判定をするためのノーリプライタイマ信号、１９はデ
バイスカード３の実装状態を伝えるデバイスカード実装
状態信号、２２はデバイスカードノーリプライ時のＣＰ
Ｕカード２への割り込み用信号、２３はデバイスカード
３が未実装時のＣＰＵカード２への割り込み用信号であ
る。２４は、各デバイスカードアドレス種類と同数分の
メモリの選択信号であり、バンクメモリ６より出力され
る。２５はＣＰＵカード２に伝達するバッファ／メモリ
２８にデバイスカードリプライ信号１７と、デバイスカ
ードノーリプライ信号１８及びデバイスカード未実装信
号１９の信号を入力し、割り込み用信号２２，２３の出
力信号をイネーブルにする信号であり、この信号２５は
アドレス供給制御手段としてのバンクメモリ６より出力
される。そして、２８はデバイスカード実装状態信号線
９のデバイスカード実装状態信号１９とデバイスカード
３に対するリプライ信号管理生成ロジック１０の出力信
号１７及び１８からデバイスカード３の状態をＣＰＵカ
ード２に伝達するバッファ／メモリであり、バッファ１
１に相当する部分である。
する。図１はこの発明の実施例１を示す情報処理装置の
回路ブロック図、図８はこの発明の各信号ラインのタイ
ムチャート、図９はこの発明のデバイスカードの状態を
ＣＰＵカード２に伝達するバッファ２８の入・出力状態
の回路ブロック図であり、図１と同じものは同一符号を
用いている。図１，図８，図９において、１はマザーボ
ード、２は中央処理装置カードとしてのＣＰＵカード、
３はデバイスカード、４はシステムバス、５はアドレス
ライン、６はＣＰＵカード２のメモリ領域から独立した
空間、例えば入出力領域に割り付けられ、当該入出力領
域からの入出力アドレス中データのビット操作によって
操作され、各デバイスカード３が取り付けられている実
装スロット毎にアドレスコード供給の許可／禁止を制御
する制御信号を生成するバンクメモリ、７はシステムバ
ス４から各デバイスカード３へのアドレスライン５のそ
れぞれに挿入され、上記バンクメモリ６からの制御信号
によって開閉されるアドレスバッファ、８はバンクメモ
リ６の生成した制御信号をアドレスバッファ７へ伝える
アドレス供給制御線、９はデバイスカード３の実装状態
を伝えるデバイスカード実装状態信号線、１０はデバイ
スカード３に対するリプライ信号１７を管理生成するリ
プライ管理生成手段としてのリプライ管理生成ロジッ
ク、１１はデバイスカード実装状態信号線９の信号とデ
バイスカード３に対するリプライ信号管理生成ロジック
１０の出力信号とから、デバイスカード３の状態をＣＰ
Ｕカード２に伝達するバッファ、１２はデバイスカード
３の状態をＣＰＵカード２に伝達するバッファ１１から
ＣＰＵカード２に情報を直接流す専用情報ライン、１３
はデバイスカード３に対するリプライ信号１７を管理生
成するリプライ管理生成ロジック１０の出力信号ライ
ン、１４はアドレスラインの信号、１５はデータライン
の信号、１６はコマンド（制御命令）ラインの信号、１
７はリプライ信号、１８はデバイスカード３に対するリ
プライ信号１７を管理生成するリプライ管理生成ロジッ
ク１０に相当する所でデバイスカード３のノーリプライ
時判定をするためのノーリプライタイマ信号、１９はデ
バイスカード３の実装状態を伝えるデバイスカード実装
状態信号、２２はデバイスカードノーリプライ時のＣＰ
Ｕカード２への割り込み用信号、２３はデバイスカード
３が未実装時のＣＰＵカード２への割り込み用信号であ
る。２４は、各デバイスカードアドレス種類と同数分の
メモリの選択信号であり、バンクメモリ６より出力され
る。２５はＣＰＵカード２に伝達するバッファ／メモリ
２８にデバイスカードリプライ信号１７と、デバイスカ
ードノーリプライ信号１８及びデバイスカード未実装信
号１９の信号を入力し、割り込み用信号２２，２３の出
力信号をイネーブルにする信号であり、この信号２５は
アドレス供給制御手段としてのバンクメモリ６より出力
される。そして、２８はデバイスカード実装状態信号線
９のデバイスカード実装状態信号１９とデバイスカード
３に対するリプライ信号管理生成ロジック１０の出力信
号１７及び１８からデバイスカード３の状態をＣＰＵカ
ード２に伝達するバッファ／メモリであり、バッファ１
１に相当する部分である。
【００１２】図２はこの実施例１の装置に用いられるマ
ザーボードにおける具体例を示す斜視図である。図２に
おいて、マザーボード１にはデバイスカードを接続する
ためのコネクタ（メス）５１ａ〜５１ｄが取付けられて
おり、それぞれ対応するデバイスカード３のコネクタ
（オス）をかん合することにより、マザーボード１とデ
バイスカード３とを接続する。また、図３には、このマ
ザーボード１及びデバイスカードの接続部分を示してい
る。図３において、マザーボード１側のコネクタ５１ａ
〜５１ｄにはそれぞれ所定の接続端子（ピン）位置にカ
ード実装状態信号線９の信号が供給されている。一方、
デバイスカード３側にはマザーボード１のそれぞれのコ
ネクタ５１ａ〜５１ｄが接続されると“Ｌ”（ＯＶ）レ
ベルにする回路が設けられている。したがって、例えば
デバイスカード３のコネクタ５３をマザーボード１のコ
ネクタ５１ａにかん合させた場合、マザーボード１側の
所定の接続端子におけるカード実装状態信号線９の信号
が“Ｌ”（ＯＶ）レベルになり、この“Ｌ”レベルの信
号がバッファ１１に伝えられる。そして、マザーボード
１のコネクタ５１ａの位置のデバイスカードが挿入され
たことがバッファ１１を介して図示しないＣＰＵに検知
される。このように、各デバイスカード３がマザーボー
ド１に実装された場合に、各デバイスカード３から独立
した信号として例えば“Ｌ”（ＯＶ）レベルの信号を発
生し、その信号はバッファ１１に入力される。そして、
図示しないＣＰＵからのデバイスカードアクセス時に該
当デバイスカード３に対して、該当のデバイスカード３
に対するマザーボード１への未実装及びノーリプライを
検出した場合、バッファ１１よりＣＰＵに対し割り込み
信号を発生させる。
ザーボードにおける具体例を示す斜視図である。図２に
おいて、マザーボード１にはデバイスカードを接続する
ためのコネクタ（メス）５１ａ〜５１ｄが取付けられて
おり、それぞれ対応するデバイスカード３のコネクタ
（オス）をかん合することにより、マザーボード１とデ
バイスカード３とを接続する。また、図３には、このマ
ザーボード１及びデバイスカードの接続部分を示してい
る。図３において、マザーボード１側のコネクタ５１ａ
〜５１ｄにはそれぞれ所定の接続端子（ピン）位置にカ
ード実装状態信号線９の信号が供給されている。一方、
デバイスカード３側にはマザーボード１のそれぞれのコ
ネクタ５１ａ〜５１ｄが接続されると“Ｌ”（ＯＶ）レ
ベルにする回路が設けられている。したがって、例えば
デバイスカード３のコネクタ５３をマザーボード１のコ
ネクタ５１ａにかん合させた場合、マザーボード１側の
所定の接続端子におけるカード実装状態信号線９の信号
が“Ｌ”（ＯＶ）レベルになり、この“Ｌ”レベルの信
号がバッファ１１に伝えられる。そして、マザーボード
１のコネクタ５１ａの位置のデバイスカードが挿入され
たことがバッファ１１を介して図示しないＣＰＵに検知
される。このように、各デバイスカード３がマザーボー
ド１に実装された場合に、各デバイスカード３から独立
した信号として例えば“Ｌ”（ＯＶ）レベルの信号を発
生し、その信号はバッファ１１に入力される。そして、
図示しないＣＰＵからのデバイスカードアクセス時に該
当デバイスカード３に対して、該当のデバイスカード３
に対するマザーボード１への未実装及びノーリプライを
検出した場合、バッファ１１よりＣＰＵに対し割り込み
信号を発生させる。
【００１３】次にこの実施例１の装置の動作について説
明する。図１において、中央処理装置カードとしてのＣ
ＰＵカード２は入出力領域からの入出力アドレス中デー
タのビット操作によって、当該入出力領域に割り付けら
れたバンクメモリ６を操作し、バンクメモリ６は制御し
たいデバイスカード３が取り付けられている実装スロッ
トを含む一群の実装スロットを選択し、アドレスコード
供給の許可／禁止を制御する制御信号を生成してアドレ
ス供給制御線８へ送出する。この動作により、上記選択
された各実装スロットにおいてのみ、アドレス供給制御
線８の制御信号が”許可”となって所定のアドレスバッ
ファ７が開状態となり、アドレスライン５上の信号がこ
の開状態のアドレスバッファ７を介して、上記選択され
た実装スロットに取り付けられたデバイスカード３に供
給可能となる。ここで、ＣＰＵカード２は、制御すべき
デバイスカード３が割り付けられているアドレスコード
をアドレスライン５へ送出する。このアドレスコード
は、バンクメモリ６からの制御信号によって開状態とな
っているアドレスバッファ７を介して上記一群のデバイ
スカード３にのみ供給され、その中の当該アドレスコー
ドが割り付けられたデバイスカード３のみが制御可能と
なる。従って、当該一群のデバイスカード３以外に、同
一のアドレスコードが割り付けられたデバイスカード３
が存在しても、群が違えばアドレス供給制御線８からの
制御信号が”禁止”となっているデバイスカード３は制
御可能になることはなく、このことにより、同一アドレ
スコードに対して複数のデバイスカード３を割り付ける
ことが可能となる。図８，図９において、ＣＰＵカード
２からのアドレス１４、データ１５、及びコマンド１６
によりデバイスカード３に対するアクセスが実施され、
図８，図９に於いて、例えばＷＲ（ライト動作）の場
合、例えば、デバイスカード３が実装されていれば
“Ｌ”、未実装で有れば“Ｈ”の信号１９がデバイスカ
ード３の実装状態を伝えるデバイスカード実装状態信号
線９を介して出力される。
明する。図１において、中央処理装置カードとしてのＣ
ＰＵカード２は入出力領域からの入出力アドレス中デー
タのビット操作によって、当該入出力領域に割り付けら
れたバンクメモリ６を操作し、バンクメモリ６は制御し
たいデバイスカード３が取り付けられている実装スロッ
トを含む一群の実装スロットを選択し、アドレスコード
供給の許可／禁止を制御する制御信号を生成してアドレ
ス供給制御線８へ送出する。この動作により、上記選択
された各実装スロットにおいてのみ、アドレス供給制御
線８の制御信号が”許可”となって所定のアドレスバッ
ファ７が開状態となり、アドレスライン５上の信号がこ
の開状態のアドレスバッファ７を介して、上記選択され
た実装スロットに取り付けられたデバイスカード３に供
給可能となる。ここで、ＣＰＵカード２は、制御すべき
デバイスカード３が割り付けられているアドレスコード
をアドレスライン５へ送出する。このアドレスコード
は、バンクメモリ６からの制御信号によって開状態とな
っているアドレスバッファ７を介して上記一群のデバイ
スカード３にのみ供給され、その中の当該アドレスコー
ドが割り付けられたデバイスカード３のみが制御可能と
なる。従って、当該一群のデバイスカード３以外に、同
一のアドレスコードが割り付けられたデバイスカード３
が存在しても、群が違えばアドレス供給制御線８からの
制御信号が”禁止”となっているデバイスカード３は制
御可能になることはなく、このことにより、同一アドレ
スコードに対して複数のデバイスカード３を割り付ける
ことが可能となる。図８，図９において、ＣＰＵカード
２からのアドレス１４、データ１５、及びコマンド１６
によりデバイスカード３に対するアクセスが実施され、
図８，図９に於いて、例えばＷＲ（ライト動作）の場
合、例えば、デバイスカード３が実装されていれば
“Ｌ”、未実装で有れば“Ｈ”の信号１９がデバイスカ
ード３の実装状態を伝えるデバイスカード実装状態信号
線９を介して出力される。
【００１４】またデバイスカード３に対するリプライ信
号１７を管理生成するリプライ管理生成ロジック１０よ
り、デバイスカード３に対するリプライ信号１７がリプ
ライ管理生成ロジック１０の出力信号ライン１３に出力
される。具体的に云えば、リプライ時には、リプライ信
号１７が使われノーリプライ時には、デバイスカード３
に対するリプライ信号１７を管理生成するリプライ管理
生成ロジック１０内でノーリプライ判定用タイマ検出信
号１８が使われる。これによりデバイスカード３の状態
をＣＰＵカード２に伝達するバッファ１１（バッファ／
メモリ２８）を通し、デバイスカード３の状態について
の情報は、ＣＰＵカード２へこのＣＰＵカード２に伝達
するバッファ１１の出力信号として、専用情報ライン１
２を伝わり、ノーリプライ信号及びデバイスカード未実
装信号がＣＰＵカード２に対して、それぞれ割り込み用
信号２２，２３として伝達される。すなわち、万一ノー
リプライ及びデバイスカード未実装が発生すると、リプ
ライ関連情報のシステムバス信号２２が例えば“Ｈ”
で、デバイスカード実装関連情報のシステムバス信号２
３が“Ｈ”となり、この各々の信号の立ち上がり信号
（信号の有意を逆にして各信号の立ち下がり信号）がＣ
ＰＵカード２への割り込み用信号２２，２３となり、Ｃ
ＰＵカード２はデバイスカード３の異常を判定可能とな
る。この場合、各デバイスカード３は、特にハードウェ
アを改造する必要はなく、従来のデバイスカード３がそ
のまま使用できる。
号１７を管理生成するリプライ管理生成ロジック１０よ
り、デバイスカード３に対するリプライ信号１７がリプ
ライ管理生成ロジック１０の出力信号ライン１３に出力
される。具体的に云えば、リプライ時には、リプライ信
号１７が使われノーリプライ時には、デバイスカード３
に対するリプライ信号１７を管理生成するリプライ管理
生成ロジック１０内でノーリプライ判定用タイマ検出信
号１８が使われる。これによりデバイスカード３の状態
をＣＰＵカード２に伝達するバッファ１１（バッファ／
メモリ２８）を通し、デバイスカード３の状態について
の情報は、ＣＰＵカード２へこのＣＰＵカード２に伝達
するバッファ１１の出力信号として、専用情報ライン１
２を伝わり、ノーリプライ信号及びデバイスカード未実
装信号がＣＰＵカード２に対して、それぞれ割り込み用
信号２２，２３として伝達される。すなわち、万一ノー
リプライ及びデバイスカード未実装が発生すると、リプ
ライ関連情報のシステムバス信号２２が例えば“Ｈ”
で、デバイスカード実装関連情報のシステムバス信号２
３が“Ｈ”となり、この各々の信号の立ち上がり信号
（信号の有意を逆にして各信号の立ち下がり信号）がＣ
ＰＵカード２への割り込み用信号２２，２３となり、Ｃ
ＰＵカード２はデバイスカード３の異常を判定可能とな
る。この場合、各デバイスカード３は、特にハードウェ
アを改造する必要はなく、従来のデバイスカード３がそ
のまま使用できる。
【００１５】実施例２．次に、この発明の実施例２を図
に基づいて説明する。図４はこの発明の実施例２を示す
情報処理装置の回路ブロック図であり、図１と同じもの
は同一符号を用いている。この実施例２においては、ア
ドレスバッファ７をデバイスカード３内に収納したもの
であり、他の構成，動作は図１，図８，図９で説明した
ものと同様である。このような構成によれば、マザーボ
ード１側の構成を簡略化できる。
に基づいて説明する。図４はこの発明の実施例２を示す
情報処理装置の回路ブロック図であり、図１と同じもの
は同一符号を用いている。この実施例２においては、ア
ドレスバッファ７をデバイスカード３内に収納したもの
であり、他の構成，動作は図１，図８，図９で説明した
ものと同様である。このような構成によれば、マザーボ
ード１側の構成を簡略化できる。
【００１６】次に実施例２の装置の動作について説明す
る。図４において、中央処理装置カードとしてのＣＰＵ
カード２は、入出力領域からの入出力アドレス中データ
のビット操作によって、当該入出力領域に割り付けられ
たバンクメモリ６を操作し、バンクメモリ６は、制御し
たいデバイスカード３が取り付けられている実装スロッ
トを含む一群の実装スロットを選択し、アドレスコード
供給の許可／禁止を制御する制御信号を生成してアドレ
ス供給制御線８へ送出する。この動作により、上記選択
された各実装スロットにおいてのみ、アドレス供給制御
線８の制御信号が”許可”となってデバイスカード３に
供給され、デバイスカード３内のアドレスバッファ７が
開状態となり、アドレスライン５上の信号がアドレスバ
ッファ７を介して、上記選択された実装スロットに取り
付けられたデバイスカード３に供給可能となる。ここ
で、ＣＰＵカード２は、制御すべきデバイスカード３が
割り付けられているアドレスコードをアドレスライン５
へ送出する。このアドレスコードは、バンクメモリ６か
らの制御信号によって開状態となっているデバイスカー
ド３内のアドレスバッファ７に供給され、その中の該当
アドレスコードが割り付けられたデバイスカード３のみ
が制御可能となる。従って、当該一群のデバイスカード
３以外に、同一のアドレスコードが割り付けられたデバ
イスカード３が存在しても、アドレス供給制御線８から
の制御信号が”禁止”となっているデバイスカード３は
制御可能になることはなく、このことにより、同一アド
レスコードに対して複数のデバイスカード３を割り付け
ることが可能となる。
る。図４において、中央処理装置カードとしてのＣＰＵ
カード２は、入出力領域からの入出力アドレス中データ
のビット操作によって、当該入出力領域に割り付けられ
たバンクメモリ６を操作し、バンクメモリ６は、制御し
たいデバイスカード３が取り付けられている実装スロッ
トを含む一群の実装スロットを選択し、アドレスコード
供給の許可／禁止を制御する制御信号を生成してアドレ
ス供給制御線８へ送出する。この動作により、上記選択
された各実装スロットにおいてのみ、アドレス供給制御
線８の制御信号が”許可”となってデバイスカード３に
供給され、デバイスカード３内のアドレスバッファ７が
開状態となり、アドレスライン５上の信号がアドレスバ
ッファ７を介して、上記選択された実装スロットに取り
付けられたデバイスカード３に供給可能となる。ここ
で、ＣＰＵカード２は、制御すべきデバイスカード３が
割り付けられているアドレスコードをアドレスライン５
へ送出する。このアドレスコードは、バンクメモリ６か
らの制御信号によって開状態となっているデバイスカー
ド３内のアドレスバッファ７に供給され、その中の該当
アドレスコードが割り付けられたデバイスカード３のみ
が制御可能となる。従って、当該一群のデバイスカード
３以外に、同一のアドレスコードが割り付けられたデバ
イスカード３が存在しても、アドレス供給制御線８から
の制御信号が”禁止”となっているデバイスカード３は
制御可能になることはなく、このことにより、同一アド
レスコードに対して複数のデバイスカード３を割り付け
ることが可能となる。
【００１７】図８において、ＣＰＵカード２からのアド
レス１４、データ１５、及びコマンド１６によりデバイ
スカード３に対するアクセスが実施され、図８，図９に
於いて、例えばＷＲ（ライト動作）の場合、例えば、デ
バイスカード３が実装されていれば“Ｌ”、未実装で有
れば“Ｈ”の信号１９がデバイスカード３の実装状態を
伝えるカード実装状態信号線９を通って出力される。ま
たデバイスカード３に対するリプライ信号１７を管理生
成するリプライ管理生成ロジック１０より、デバイスカ
ード３に対するリプライ信号１７がリプライ管理生成ロ
ジック１０の出力信号１３に出力される。具体的に云え
ばリプライ時にはリプライ信号１７、ノーリプライ時に
はデバイスカード３に対するリプライ信号を管理生成す
るリプライ管理生成ロジック１０内でノーリプライ判定
用タイマ検出信号１８が使われる。これによりデバイス
カード３の状態をＣＰＵカード２に伝達するバッファ１
１（バッファ／メモリ２８）を通し、デバイスカード３
の状態についての情報は、ＣＰＵカード２へこのＣＰＵ
カード２に伝達するバッファ１１の出力信号として、専
用情報ライン１２を伝わり、ノーリプライ信号及びデバ
イスカード未実装信号がＣＰＵカード２に対して、割り
込み信号２２，２３として伝達される。すなわち、万一
ノーリプライ及びデバイスカード未実装が発生するとリ
プライ関連情報のシステムバス信号が例えば“Ｈ”で、
デバイスカード実装関連情報のシステムバス信号が
“Ｈ”となり、これらの各々の信号の立ち上がり信号
（信号の有意を逆にして各信号の立ち下がり信号）がＣ
ＰＵカード２への割り込み用信号２２，２３となり、Ｃ
ＰＵカード２はデバイスカード３の異常を判定可能とな
る。この場合、各デバイスカード３は、アドレスバッフ
ァ７等のための特別な回路が必要となる。
レス１４、データ１５、及びコマンド１６によりデバイ
スカード３に対するアクセスが実施され、図８，図９に
於いて、例えばＷＲ（ライト動作）の場合、例えば、デ
バイスカード３が実装されていれば“Ｌ”、未実装で有
れば“Ｈ”の信号１９がデバイスカード３の実装状態を
伝えるカード実装状態信号線９を通って出力される。ま
たデバイスカード３に対するリプライ信号１７を管理生
成するリプライ管理生成ロジック１０より、デバイスカ
ード３に対するリプライ信号１７がリプライ管理生成ロ
ジック１０の出力信号１３に出力される。具体的に云え
ばリプライ時にはリプライ信号１７、ノーリプライ時に
はデバイスカード３に対するリプライ信号を管理生成す
るリプライ管理生成ロジック１０内でノーリプライ判定
用タイマ検出信号１８が使われる。これによりデバイス
カード３の状態をＣＰＵカード２に伝達するバッファ１
１（バッファ／メモリ２８）を通し、デバイスカード３
の状態についての情報は、ＣＰＵカード２へこのＣＰＵ
カード２に伝達するバッファ１１の出力信号として、専
用情報ライン１２を伝わり、ノーリプライ信号及びデバ
イスカード未実装信号がＣＰＵカード２に対して、割り
込み信号２２，２３として伝達される。すなわち、万一
ノーリプライ及びデバイスカード未実装が発生するとリ
プライ関連情報のシステムバス信号が例えば“Ｈ”で、
デバイスカード実装関連情報のシステムバス信号が
“Ｈ”となり、これらの各々の信号の立ち上がり信号
（信号の有意を逆にして各信号の立ち下がり信号）がＣ
ＰＵカード２への割り込み用信号２２，２３となり、Ｃ
ＰＵカード２はデバイスカード３の異常を判定可能とな
る。この場合、各デバイスカード３は、アドレスバッフ
ァ７等のための特別な回路が必要となる。
【００１８】実施例３．次に、この発明の実施例３を図
に基づいて説明する。図５はこの発明の実施例３の装置
を示すブロック図である。図５において、２６は各デバ
イスカード３からのリプライ／ノーリプライ信号出力ラ
イン、３０はリプライ管理生成手段としてのリプライ／
ノーリプライ信号生成回路である。
に基づいて説明する。図５はこの発明の実施例３の装置
を示すブロック図である。図５において、２６は各デバ
イスカード３からのリプライ／ノーリプライ信号出力ラ
イン、３０はリプライ管理生成手段としてのリプライ／
ノーリプライ信号生成回路である。
【００１９】図６は、この実施例３の装置におけるデバ
イスカードからリプライ／ノーリプライ信号を発生させ
る機能を示した回路ブロック図である。図６において、
４０はアドレス一致回路、４１はタイマ、４２はコマン
ド信号、４３は自カードイネーブル信号、４４はアドレ
ス信号群、４５はデバイスカードアドレス設定スイッチ
である。リプライ信号発生は例えば各デバイスカードに
対して図示しないＣＰＵからアクセスされた場合、自デ
バイスカードと判断し、外部アクセス時間を保証した
後、リプライ信号を発生させる。すなわち、デバイスカ
ード３上でアドレス一致回路４０から自カードイネーブ
ル信号４３を発生させ、タイマ後（外部アクセス時間を
保証できる時間後）、リプライ信号としてマザーボード
１のバッファ１１に送出する。ただし、ノーリプライ信
号はマザーボード１上のバッファ１１の機能により行
う。すなわち、バッファ１１は、リプライ信号を監視す
ることにより、アドレス信号（アドレス信号群４４）出
力後、すなわち一定時間経過後（タイマの時間よりも大
きく設定）、リプライ信号がデバイスカード３から返送
されない場合、ノーリプライと判定する。なお、図示し
ないＣＰＵが各デバイスカードをアクセスする場合、マ
ザーボード上のバッファ１１は該当デバイスカードの実
装信号が正常でリプライ信号が有効である場合は、ＣＰ
Ｕに割り込み信号を発生させない。ところが、該当デバ
イスカードが未実装であったり、実装されているが、ノ
ーリプライと判定した場合は、ＣＰＵに伝えて割り込み
信号を発生させる。ＣＰＵは割り込み処理中に、これら
のステータス状態を見ることにより、どのような不具合
で割り込みが発生したのかを確認できる。
イスカードからリプライ／ノーリプライ信号を発生させ
る機能を示した回路ブロック図である。図６において、
４０はアドレス一致回路、４１はタイマ、４２はコマン
ド信号、４３は自カードイネーブル信号、４４はアドレ
ス信号群、４５はデバイスカードアドレス設定スイッチ
である。リプライ信号発生は例えば各デバイスカードに
対して図示しないＣＰＵからアクセスされた場合、自デ
バイスカードと判断し、外部アクセス時間を保証した
後、リプライ信号を発生させる。すなわち、デバイスカ
ード３上でアドレス一致回路４０から自カードイネーブ
ル信号４３を発生させ、タイマ後（外部アクセス時間を
保証できる時間後）、リプライ信号としてマザーボード
１のバッファ１１に送出する。ただし、ノーリプライ信
号はマザーボード１上のバッファ１１の機能により行
う。すなわち、バッファ１１は、リプライ信号を監視す
ることにより、アドレス信号（アドレス信号群４４）出
力後、すなわち一定時間経過後（タイマの時間よりも大
きく設定）、リプライ信号がデバイスカード３から返送
されない場合、ノーリプライと判定する。なお、図示し
ないＣＰＵが各デバイスカードをアクセスする場合、マ
ザーボード上のバッファ１１は該当デバイスカードの実
装信号が正常でリプライ信号が有効である場合は、ＣＰ
Ｕに割り込み信号を発生させない。ところが、該当デバ
イスカードが未実装であったり、実装されているが、ノ
ーリプライと判定した場合は、ＣＰＵに伝えて割り込み
信号を発生させる。ＣＰＵは割り込み処理中に、これら
のステータス状態を見ることにより、どのような不具合
で割り込みが発生したのかを確認できる。
【００２０】次に実施例３の装置の動作について説明す
る。図５において、中央処理装置カードとしてのＣＰＵ
カード２は、入出力領域からの入出力アドレス中データ
のビット操作によって、当該入出力領域に割り付けられ
たバンクメモリ６を操作し、バンクメモリ６は、制御し
たいデバイスカード３が取り付けられている実装スロッ
トを含む一群の実装スロットを選択し、アドレスコード
供給の許可／禁止を制御する制御信号を生成してアドレ
ス供給制御線８へ送出する。この動作により、上記選択
された各実装スロットにおいてのみ、アドレス供給制御
線８の制御信号が”許可”となってアドレスバッファ７
が開状態となり、アドレスライン５上の信号がアドレス
バッファ７を介して、上記選択された実装スロットに取
り付けられたデバイスカード３に供給可能となる。ここ
で、ＣＰＵカード２は、制御すべきデバイスカード３が
割り付けられているアドレスコードをアドレスライン５
へ送出する。このアドレスコードは、バンクメモリ６か
らの制御信号によって開状態となっているアドレスバッ
ファ７を介して前記一群のデバイスカード３にのみ供給
され、その中の当該アドレスコードが割り付けられたデ
バイスカード３のみが制御可能となる。従って、当該一
群のデバイスカード３以外に、同一のアドレスコードが
割り付けられたデバイスカード３が存在しても、アドレ
ス供給制御線８からの制御信号が”禁止”となっている
デバイスカード３は制御可能になることはなく、このこ
とにより、同一アドレスコードに対して複数のデバイス
カード３を割り付けることが可能となる。
る。図５において、中央処理装置カードとしてのＣＰＵ
カード２は、入出力領域からの入出力アドレス中データ
のビット操作によって、当該入出力領域に割り付けられ
たバンクメモリ６を操作し、バンクメモリ６は、制御し
たいデバイスカード３が取り付けられている実装スロッ
トを含む一群の実装スロットを選択し、アドレスコード
供給の許可／禁止を制御する制御信号を生成してアドレ
ス供給制御線８へ送出する。この動作により、上記選択
された各実装スロットにおいてのみ、アドレス供給制御
線８の制御信号が”許可”となってアドレスバッファ７
が開状態となり、アドレスライン５上の信号がアドレス
バッファ７を介して、上記選択された実装スロットに取
り付けられたデバイスカード３に供給可能となる。ここ
で、ＣＰＵカード２は、制御すべきデバイスカード３が
割り付けられているアドレスコードをアドレスライン５
へ送出する。このアドレスコードは、バンクメモリ６か
らの制御信号によって開状態となっているアドレスバッ
ファ７を介して前記一群のデバイスカード３にのみ供給
され、その中の当該アドレスコードが割り付けられたデ
バイスカード３のみが制御可能となる。従って、当該一
群のデバイスカード３以外に、同一のアドレスコードが
割り付けられたデバイスカード３が存在しても、アドレ
ス供給制御線８からの制御信号が”禁止”となっている
デバイスカード３は制御可能になることはなく、このこ
とにより、同一アドレスコードに対して複数のデバイス
カード３を割り付けることが可能となる。
【００２１】図５において、ＣＰＵカード２からのアド
レス１４、データ１５、及びコマンド１６によりデバイ
スカード３に対するアクセスが実施され、図８，図９に
おいて、例えばＷＲ（ライト動作）の場合、デバイスカ
ード３が実装されていれば“Ｌ”、未実装で有れば
“Ｈ”の信号１９がデバイスカード３の実装状態を伝え
るデバイスカード実装状態信号線９を通って出力され
る。またデバイスカード３に対するリプライ／ノーリプ
ライ信号は直接各デバイスカード３からのリプライ／ノ
ーリプライ信号出力ライン２６を通じて供給される。具
体的に述べると、リプライ時にはリプライ信号１７、ノ
ーリプライ時にはデバイスカード３内でサポートするリ
プライ信号１７を管理生成するリプライ管理生成ロジッ
ク１０相当内（リプライ／ノーリプライ信号生成回路３
０）でのノーリプライ判定用タイマ検出信号１８が使わ
れる。これによりデバイスカード３の状態をＣＰＵカー
ド２に伝達するバッファ１１（バッファ／メモリ２８）
を介し、デバイスカード３の状態についての情報は、Ｃ
ＰＵカード２へこのＣＰＵカード２に伝達するバッファ
１１の出力信号として、専用情報ライン１２を伝わりノ
ーリプライ信号及びデバイスカード未実装信号がＣＰＵ
カード２に対して、割り込み信号２２，２３として伝達
される。これにより、万一ノーリプライ及びデバイスカ
ード未実装が発生すると、リプライ関連情報のシステム
バス信号が例えば“Ｈ”で、デバイスカード実装関連情
報のシステムバス信号が“Ｈ”となり、この各々の信号
の立ち上がり信号（信号の有意を逆にして各信号の立ち
下がり信号）がＣＰＵカード２への割り込み信号２２，
２３となり、ＣＰＵカード２はデバイスカード３の異常
を判定可能となる。この実施例３の場合、各デバイスカ
ード３は、リプライ／ノーリプライ信号生成回路３０等
のリプライ管理生成ロジック１０に相当する特別な回路
が必要となるが、マザーボード１側の構成を簡略化でき
る。
レス１４、データ１５、及びコマンド１６によりデバイ
スカード３に対するアクセスが実施され、図８，図９に
おいて、例えばＷＲ（ライト動作）の場合、デバイスカ
ード３が実装されていれば“Ｌ”、未実装で有れば
“Ｈ”の信号１９がデバイスカード３の実装状態を伝え
るデバイスカード実装状態信号線９を通って出力され
る。またデバイスカード３に対するリプライ／ノーリプ
ライ信号は直接各デバイスカード３からのリプライ／ノ
ーリプライ信号出力ライン２６を通じて供給される。具
体的に述べると、リプライ時にはリプライ信号１７、ノ
ーリプライ時にはデバイスカード３内でサポートするリ
プライ信号１７を管理生成するリプライ管理生成ロジッ
ク１０相当内（リプライ／ノーリプライ信号生成回路３
０）でのノーリプライ判定用タイマ検出信号１８が使わ
れる。これによりデバイスカード３の状態をＣＰＵカー
ド２に伝達するバッファ１１（バッファ／メモリ２８）
を介し、デバイスカード３の状態についての情報は、Ｃ
ＰＵカード２へこのＣＰＵカード２に伝達するバッファ
１１の出力信号として、専用情報ライン１２を伝わりノ
ーリプライ信号及びデバイスカード未実装信号がＣＰＵ
カード２に対して、割り込み信号２２，２３として伝達
される。これにより、万一ノーリプライ及びデバイスカ
ード未実装が発生すると、リプライ関連情報のシステム
バス信号が例えば“Ｈ”で、デバイスカード実装関連情
報のシステムバス信号が“Ｈ”となり、この各々の信号
の立ち上がり信号（信号の有意を逆にして各信号の立ち
下がり信号）がＣＰＵカード２への割り込み信号２２，
２３となり、ＣＰＵカード２はデバイスカード３の異常
を判定可能となる。この実施例３の場合、各デバイスカ
ード３は、リプライ／ノーリプライ信号生成回路３０等
のリプライ管理生成ロジック１０に相当する特別な回路
が必要となるが、マザーボード１側の構成を簡略化でき
る。
【００２２】実施例４．次に、この発明の実施例４を図
に基づいて説明する。図７はこの発明の実施例４を示す
ブロック図である。尚、図７の各記号については実施例
１と同じである。
に基づいて説明する。図７はこの発明の実施例４を示す
ブロック図である。尚、図７の各記号については実施例
１と同じである。
【００２３】次にこの実施例４の装置の動作について説
明する。図７において、ＣＰＵカード２は入出力領域か
らの入出力アドレス中データのビット操作によって、当
該入出力領域に割り付けられたバンクメモリ６を操作
し、バンクメモリ６は制御したいデバイスカード３が取
り付けられている実装スロットを含む一群の実装スロッ
トを選択し、アドレスコード供給の許可／禁止を制御す
る制御信号を生成してアドレス供給制御線８へ送出す
る。この動作により、上記選択された各実装スロットに
おいてのみ、アドレス供給制御線８の制御信号が”許
可”となってデバイスカード３に供給され、デバイスカ
ード３内のアドレスバッファ７が開状態となり、アドレ
スライン５上の信号がアドレスバッファ７を介して、上
記選択された実装スロットに取り付けられたデバイスカ
ード３に供給可能となる。ここで、ＣＰＵカード２は、
制御すべきデバイスカード３が割り付けられているアド
レスコードをアドレスライン５へ送出する。このアドレ
スコードは、バンクメモリ６からの制御信号によって開
状態となっているデバイスカード３内のアドレスバッフ
ァ７に供給され、その中の当該アドレスコードが割り付
けられたデバイスカード３のみが制御可能となる。従っ
て、当該一群のデバイスカード３以外に、同一のアドレ
スコードが割り付けられたデバイスカード３が存在して
も、アドレス供給制御線８からの制御信号が”禁止”と
なっているデバイスカード３は制御可能になることはな
く、このことにより、同一アドレスコードに対して複数
のデバイスカード３を割り付けることが可能となる。
明する。図７において、ＣＰＵカード２は入出力領域か
らの入出力アドレス中データのビット操作によって、当
該入出力領域に割り付けられたバンクメモリ６を操作
し、バンクメモリ６は制御したいデバイスカード３が取
り付けられている実装スロットを含む一群の実装スロッ
トを選択し、アドレスコード供給の許可／禁止を制御す
る制御信号を生成してアドレス供給制御線８へ送出す
る。この動作により、上記選択された各実装スロットに
おいてのみ、アドレス供給制御線８の制御信号が”許
可”となってデバイスカード３に供給され、デバイスカ
ード３内のアドレスバッファ７が開状態となり、アドレ
スライン５上の信号がアドレスバッファ７を介して、上
記選択された実装スロットに取り付けられたデバイスカ
ード３に供給可能となる。ここで、ＣＰＵカード２は、
制御すべきデバイスカード３が割り付けられているアド
レスコードをアドレスライン５へ送出する。このアドレ
スコードは、バンクメモリ６からの制御信号によって開
状態となっているデバイスカード３内のアドレスバッフ
ァ７に供給され、その中の当該アドレスコードが割り付
けられたデバイスカード３のみが制御可能となる。従っ
て、当該一群のデバイスカード３以外に、同一のアドレ
スコードが割り付けられたデバイスカード３が存在して
も、アドレス供給制御線８からの制御信号が”禁止”と
なっているデバイスカード３は制御可能になることはな
く、このことにより、同一アドレスコードに対して複数
のデバイスカード３を割り付けることが可能となる。
【００２４】図８において、ＣＰＵカード２からのアド
レス１４、データ１５、及びコマンド１６によりデバイ
スカード３に対するアクセスが実施され、図８，図９に
於いて、例えばＷＲ（ライト動作）の場合、デバイスカ
ード３が実装されていれば“Ｌ”、未実装で有れば
“Ｈ”のデバイスカード実装状態信号１９がデバイスカ
ード３の実装状態を伝えるデバイスカード実装状態信号
線９を通って出力される。またデバイスカード３に対す
るリプライ／ノーリプライ信号は直接各デバイスカード
３からのリプライ／ノーリプライ信号出力ライン２６を
介して供給される。具体的に述べると、リプライ時には
リプライ信号１７、ノーリプライ時にはデバイスカード
３内でサポートするリプライ信号１７を管理生成するリ
プライ管理生成ロジック１０相当内（リプライ／ノーリ
プライ信号生成回路３０）でのノーリプライ判定用タイ
マ検出信号１８が使われる。これによりデバイスカード
３の状態をＣＰＵカード２に伝達するバッファ１１（バ
ッファ／メモリ２８）を通し、デバイスカード３の状態
についての情報は、ＣＰＵカード２へこのＣＰＵカード
２に伝達するバッファ１１の出力信号として、専用情報
ライン１２を伝わり、ノーリプライ信号及びデバイスカ
ード未実装信号がＣＰＵカード２に対して、割り込み信
号２２，２３として伝達される。これにより、万一ノー
リプライ及びデバイスカード未実装が発生すると、リプ
ライ関連情報のシステムバス信号が例えば“Ｈ”で、デ
バイスカード実装関連情報のシステムバス信号が“Ｈ”
となり、この各々の信号の立ち上がり信号（信号の有意
を逆にして各信号の立ち下がり信号）がＣＰＵカード２
への割り込み信号２２，２３となり、ＣＰＵカード２は
デバイスカード３の異常を判定可能となる。この場合、
各デバイスカード３は、アドレスバッファ７及びリプラ
イ／ノーリプライ信号生成回路３０等のリプライ管理生
成ロジック１０に相当する特別な回路が必要となるが、
マザーボード１側の構成をさらに簡略化できる。
レス１４、データ１５、及びコマンド１６によりデバイ
スカード３に対するアクセスが実施され、図８，図９に
於いて、例えばＷＲ（ライト動作）の場合、デバイスカ
ード３が実装されていれば“Ｌ”、未実装で有れば
“Ｈ”のデバイスカード実装状態信号１９がデバイスカ
ード３の実装状態を伝えるデバイスカード実装状態信号
線９を通って出力される。またデバイスカード３に対す
るリプライ／ノーリプライ信号は直接各デバイスカード
３からのリプライ／ノーリプライ信号出力ライン２６を
介して供給される。具体的に述べると、リプライ時には
リプライ信号１７、ノーリプライ時にはデバイスカード
３内でサポートするリプライ信号１７を管理生成するリ
プライ管理生成ロジック１０相当内（リプライ／ノーリ
プライ信号生成回路３０）でのノーリプライ判定用タイ
マ検出信号１８が使われる。これによりデバイスカード
３の状態をＣＰＵカード２に伝達するバッファ１１（バ
ッファ／メモリ２８）を通し、デバイスカード３の状態
についての情報は、ＣＰＵカード２へこのＣＰＵカード
２に伝達するバッファ１１の出力信号として、専用情報
ライン１２を伝わり、ノーリプライ信号及びデバイスカ
ード未実装信号がＣＰＵカード２に対して、割り込み信
号２２，２３として伝達される。これにより、万一ノー
リプライ及びデバイスカード未実装が発生すると、リプ
ライ関連情報のシステムバス信号が例えば“Ｈ”で、デ
バイスカード実装関連情報のシステムバス信号が“Ｈ”
となり、この各々の信号の立ち上がり信号（信号の有意
を逆にして各信号の立ち下がり信号）がＣＰＵカード２
への割り込み信号２２，２３となり、ＣＰＵカード２は
デバイスカード３の異常を判定可能となる。この場合、
各デバイスカード３は、アドレスバッファ７及びリプラ
イ／ノーリプライ信号生成回路３０等のリプライ管理生
成ロジック１０に相当する特別な回路が必要となるが、
マザーボード１側の構成をさらに簡略化できる。
【００２５】実施例５．以下、この発明の実施例５を図
に基づいて説明する。図１０はこの発明の実施例１を示
す情報処理装置のブロック図、図１４はこの実施例５の
各信号ラインのタイムチャート、図１５はこの実施例５
のデバイスカードの状態をＣＰＵカードに伝達するバッ
ファの回路ブロック図である。上述した実施例１〜４で
は、デバイスカードに故障が発生した場合に、ＣＰＵカ
ードに対して、バッファ１１から専用情報信号ライン１
２を介して割り込み用信号を入力するようにしたもので
あるった。この実施例５以降の実施例では、デバイスカ
ードの故障をステータスとしてバッファ又はメモリに記
憶し、そのステータスをＣＰＵがポーリングする構成と
した。尚、この装置の他の部分については、実施例１と
同じ機能をもつため、図１と同じ符号を付している。図
１４において、１４はアドレスラインの信号、１５はデ
はリプライ信号、１８はリプライ管理生成ロジック１０
のデバイスカード３に対するリプライ信号を管理生成す
るリプライ管理生成ロジックに相当する所で、デバイス
カード３のノーリプライ時判定をする。１９はデバイス
カード実装状態信号線９のデバイスカードの実装状態を
伝えるデバイスカード実装状態信号、２０はリプライ信
号１７とノーリプライタイマ信号１８から生成される信
号であり（例えば、リプライ時には、“Ｌ”、ノーリプ
ライ時は“Ｈ”となる。）システムバスライン４もしく
は専用情報信号ライン１２に出力する信号、２１はデバ
イスカード実装状態信号１９，リプライ信号１７もしく
はノーリプライタイマ信号１８をトリガ信号として出力
し、信号２０と同じくシステムバスライン４、もしくは
専用情報信号ライン１２に出力する信号である。また、
図１５において、２５はＣＰＵカード２に伝達するバッ
ファ／メモリデバイスカード３へのリプライ信号１７、
デバイスカード３へのノーリプライ信号１８及びデバイ
スカード実装状態信号１９の信号を入力し、信号２０，
２１の出力信号をイネーブルにするイネーブル出力信号
であり、この信号はバンクメモリ６より出力される。そ
してバッファメモリ２８はデバイスカード実装状態信号
線９のデバイスカード実装状態信号１９と、リプライ管
理生成ロジック１０のデバイスカード３に対するリプラ
イ信号管理生成ロジックの出力信号１７及びノーリプラ
イタイマ信号１８から、デバイスカード３の状態をＣＰ
Ｕカードに伝達するバッファ／メモリである。
に基づいて説明する。図１０はこの発明の実施例１を示
す情報処理装置のブロック図、図１４はこの実施例５の
各信号ラインのタイムチャート、図１５はこの実施例５
のデバイスカードの状態をＣＰＵカードに伝達するバッ
ファの回路ブロック図である。上述した実施例１〜４で
は、デバイスカードに故障が発生した場合に、ＣＰＵカ
ードに対して、バッファ１１から専用情報信号ライン１
２を介して割り込み用信号を入力するようにしたもので
あるった。この実施例５以降の実施例では、デバイスカ
ードの故障をステータスとしてバッファ又はメモリに記
憶し、そのステータスをＣＰＵがポーリングする構成と
した。尚、この装置の他の部分については、実施例１と
同じ機能をもつため、図１と同じ符号を付している。図
１４において、１４はアドレスラインの信号、１５はデ
はリプライ信号、１８はリプライ管理生成ロジック１０
のデバイスカード３に対するリプライ信号を管理生成す
るリプライ管理生成ロジックに相当する所で、デバイス
カード３のノーリプライ時判定をする。１９はデバイス
カード実装状態信号線９のデバイスカードの実装状態を
伝えるデバイスカード実装状態信号、２０はリプライ信
号１７とノーリプライタイマ信号１８から生成される信
号であり（例えば、リプライ時には、“Ｌ”、ノーリプ
ライ時は“Ｈ”となる。）システムバスライン４もしく
は専用情報信号ライン１２に出力する信号、２１はデバ
イスカード実装状態信号１９，リプライ信号１７もしく
はノーリプライタイマ信号１８をトリガ信号として出力
し、信号２０と同じくシステムバスライン４、もしくは
専用情報信号ライン１２に出力する信号である。また、
図１５において、２５はＣＰＵカード２に伝達するバッ
ファ／メモリデバイスカード３へのリプライ信号１７、
デバイスカード３へのノーリプライ信号１８及びデバイ
スカード実装状態信号１９の信号を入力し、信号２０，
２１の出力信号をイネーブルにするイネーブル出力信号
であり、この信号はバンクメモリ６より出力される。そ
してバッファメモリ２８はデバイスカード実装状態信号
線９のデバイスカード実装状態信号１９と、リプライ管
理生成ロジック１０のデバイスカード３に対するリプラ
イ信号管理生成ロジックの出力信号１７及びノーリプラ
イタイマ信号１８から、デバイスカード３の状態をＣＰ
Ｕカードに伝達するバッファ／メモリである。
【００２６】次にこの実施例５の装置の動作について説
明する。図１０において、ＣＰＵカード２は、入出力領
域からの入出力アドレス中データのビット操作によっ
て、当該入出力領域に割り付けられたバンクメモリ６を
操作し、バンクメモリ６は制御したいデバイスカード３
が取り付けられている実装スロットを一群の実装スロッ
トを選択する。そして、バンクメモリ６により、アドレ
スコード供給の許可／禁止を制御する制御信号を生成し
てアドレス供給制御線８へ送出する。この動作により、
前記選択された各実装スロットにおいてのみ、アドレス
供給制御線８の制御信号が”許可”となってアドレスバ
ッファ７が開状態となり、アドレスライン５上の信号が
アドレスバッファ７を介して、上記選択された実装スロ
ットに取り付けられたデバイスカード３に供給可能とな
る。ここで、ＣＰＵカード２は、制御すべきデバイスカ
ード３が割り付けられているアドレスコードをアドレス
ライン５に送出する。このアドレスコードは、バンクメ
モリ６からの制御信号によって開状態となっているアド
レスバッファ７を介して前記一群のデバイスカード３の
みに供給され、その中の当該アドレスコードが割り付け
られたデバイスカード３のみが制御可能となる。
明する。図１０において、ＣＰＵカード２は、入出力領
域からの入出力アドレス中データのビット操作によっ
て、当該入出力領域に割り付けられたバンクメモリ６を
操作し、バンクメモリ６は制御したいデバイスカード３
が取り付けられている実装スロットを一群の実装スロッ
トを選択する。そして、バンクメモリ６により、アドレ
スコード供給の許可／禁止を制御する制御信号を生成し
てアドレス供給制御線８へ送出する。この動作により、
前記選択された各実装スロットにおいてのみ、アドレス
供給制御線８の制御信号が”許可”となってアドレスバ
ッファ７が開状態となり、アドレスライン５上の信号が
アドレスバッファ７を介して、上記選択された実装スロ
ットに取り付けられたデバイスカード３に供給可能とな
る。ここで、ＣＰＵカード２は、制御すべきデバイスカ
ード３が割り付けられているアドレスコードをアドレス
ライン５に送出する。このアドレスコードは、バンクメ
モリ６からの制御信号によって開状態となっているアド
レスバッファ７を介して前記一群のデバイスカード３の
みに供給され、その中の当該アドレスコードが割り付け
られたデバイスカード３のみが制御可能となる。
【００２７】従って、一群のデバイスカード３以外に、
同一のアドレスコードが割り付けられたデバイスカード
３が存在しても、アドレス供給制御線８からの制御信号
が”禁止”となっているデバイスカード３は制御可能に
なることはなく、このことにより、同一アドレスコード
に対して複数のデバイスカード３を割り付けることが可
能となる。次に、図１４，図１５において、ＣＰＵカー
ド２からのアドレスラインの信号１４、データラインの
信号１５、及びコマンドラインの信号１６により、デバ
イスカードに対するアクセスが実施される。例えば、Ｗ
Ｒ（ライト動作）の場合、デバイスカード３が実装され
ていれば“Ｌ”、未実装で有れば“Ｈ”のデバイスカー
ド実装状態信号１９が、デバイスカード３の実装状態を
伝えるデバイスカード実装状態信号線９を介して出力さ
れる。またデバイスカード３に対するリプライ信号を管
理生成するリプライ管理生成ロジック１０より、デバイ
スカード３に対するリプライ信号を管理生成するリプラ
イ管理生成ロジックの出力信号ライン１３に出力され
る。すなわち、リプライ時にはリプライ信号１７が使わ
れ、ノーリプライ時には、デバイスカードに対するリプ
ライ信号を管理生成するリプライ管理生成ロジック１０
内で、ノーリプライ判定用タイマ検出信号１８が使われ
る。これによりデバイスカードの状態をＣＰＵカード２
に伝達するデバイスカード状態検出手段としてのバッフ
ァ１１（２８）を介し、情報は、ＣＰＵカード２がこの
ＣＰＵカードに伝達するバッファをデバイスアクセスの
毎に次のタイミングでアクセスし、デバイスアクセスが
正常であったか異常であったかチェックしながら動作さ
せる。これにより、万一、ノーリプライ及びデバイスカ
ード未実装が発生すると、リプライ関連情報のシステム
バス信号が例えば“Ｈ”、デバイスカード実装関連情報
のシステムバス信号が“Ｈ”となる。そして、その後、
ＣＰＵカード２によって、信号２０，２１を確認するこ
とにより、デバイスカードの正常／異常をデバイスカー
ドアクセスの次のアクセスで判定可能となる。この場
合、各デバイスカード３は、特にハードウェアを改造す
る必要はなく、従来のデバイスカード３がそのまま使用
できる。以上のように、この実施例５では、リプライ管
理生成手段をマザーボード１内に設けるとともに、アド
レスバッファ７をマザーボード１内に設け、ＣＰＵカー
ド２がバッファ１１の所定の領域１１ａをポーリングす
ることにより所定のデバイスカードの故障のステータス
を見れる構成とした。したがって、低コストでこの情報
処理装置が製造できるとともに、トラブル発生時の原因
判明が可能である。また、ＣＰＵカード２への伝達手段
として、バッファを設けているため、デバイスカードア
クセス後の情報を、次のデバイスカードアクセスまでそ
の情報を保持でき、トラブルの究明が容易になる。
同一のアドレスコードが割り付けられたデバイスカード
３が存在しても、アドレス供給制御線８からの制御信号
が”禁止”となっているデバイスカード３は制御可能に
なることはなく、このことにより、同一アドレスコード
に対して複数のデバイスカード３を割り付けることが可
能となる。次に、図１４，図１５において、ＣＰＵカー
ド２からのアドレスラインの信号１４、データラインの
信号１５、及びコマンドラインの信号１６により、デバ
イスカードに対するアクセスが実施される。例えば、Ｗ
Ｒ（ライト動作）の場合、デバイスカード３が実装され
ていれば“Ｌ”、未実装で有れば“Ｈ”のデバイスカー
ド実装状態信号１９が、デバイスカード３の実装状態を
伝えるデバイスカード実装状態信号線９を介して出力さ
れる。またデバイスカード３に対するリプライ信号を管
理生成するリプライ管理生成ロジック１０より、デバイ
スカード３に対するリプライ信号を管理生成するリプラ
イ管理生成ロジックの出力信号ライン１３に出力され
る。すなわち、リプライ時にはリプライ信号１７が使わ
れ、ノーリプライ時には、デバイスカードに対するリプ
ライ信号を管理生成するリプライ管理生成ロジック１０
内で、ノーリプライ判定用タイマ検出信号１８が使われ
る。これによりデバイスカードの状態をＣＰＵカード２
に伝達するデバイスカード状態検出手段としてのバッフ
ァ１１（２８）を介し、情報は、ＣＰＵカード２がこの
ＣＰＵカードに伝達するバッファをデバイスアクセスの
毎に次のタイミングでアクセスし、デバイスアクセスが
正常であったか異常であったかチェックしながら動作さ
せる。これにより、万一、ノーリプライ及びデバイスカ
ード未実装が発生すると、リプライ関連情報のシステム
バス信号が例えば“Ｈ”、デバイスカード実装関連情報
のシステムバス信号が“Ｈ”となる。そして、その後、
ＣＰＵカード２によって、信号２０，２１を確認するこ
とにより、デバイスカードの正常／異常をデバイスカー
ドアクセスの次のアクセスで判定可能となる。この場
合、各デバイスカード３は、特にハードウェアを改造す
る必要はなく、従来のデバイスカード３がそのまま使用
できる。以上のように、この実施例５では、リプライ管
理生成手段をマザーボード１内に設けるとともに、アド
レスバッファ７をマザーボード１内に設け、ＣＰＵカー
ド２がバッファ１１の所定の領域１１ａをポーリングす
ることにより所定のデバイスカードの故障のステータス
を見れる構成とした。したがって、低コストでこの情報
処理装置が製造できるとともに、トラブル発生時の原因
判明が可能である。また、ＣＰＵカード２への伝達手段
として、バッファを設けているため、デバイスカードア
クセス後の情報を、次のデバイスカードアクセスまでそ
の情報を保持でき、トラブルの究明が容易になる。
【００２８】実施例６．以下、この発明の実施例６を図
に基づいて説明する。図７はこの実施例６の情報処理装
置のデバイスカードの状態をＣＰＵカードに伝達するメ
モリのブロック図である。図７において、２４−１〜２
４−ｎは各デバイスカード３のアドレスの種類と同数分
のメモリの選択信号、２５−１〜２５−ｎはＣＰＵカー
ドに伝達するバッファ／メモリに、デバイスカード３の
リプライ信号１７、デバイスカード３のノーリプライタ
イマ信号１８及びデバイスカード実装状態信号１９の信
号を入力し、信号２０，２１をイネーブルにするイネー
ブル出力信号である。これらのイネーブル出力信号２５
−１〜２５−ｎもメモリの選択信号２４−１〜２４−ｎ
と同様に、各デバイスカードアドレス種類と同数分の出
力信号やイネーブル信号の２種類の信号がバンクメモリ
６より出力される。
に基づいて説明する。図７はこの実施例６の情報処理装
置のデバイスカードの状態をＣＰＵカードに伝達するメ
モリのブロック図である。図７において、２４−１〜２
４−ｎは各デバイスカード３のアドレスの種類と同数分
のメモリの選択信号、２５−１〜２５−ｎはＣＰＵカー
ドに伝達するバッファ／メモリに、デバイスカード３の
リプライ信号１７、デバイスカード３のノーリプライタ
イマ信号１８及びデバイスカード実装状態信号１９の信
号を入力し、信号２０，２１をイネーブルにするイネー
ブル出力信号である。これらのイネーブル出力信号２５
−１〜２５−ｎもメモリの選択信号２４−１〜２４−ｎ
と同様に、各デバイスカードアドレス種類と同数分の出
力信号やイネーブル信号の２種類の信号がバンクメモリ
６より出力される。
【００２９】次にこの実施例６の装置の動作について説
明する。図１０において、ＣＰＵカード２は入出力領域
からの入出力アドレス中データのビット操作によって、
当該入出力領域に割り付けられたバンクメモリ６を操作
し、バンクメモリ６は制御したいデバイスカード３が取
り付けられている実装スロットを一群の実装スロットを
選択する。そして、バンクメモリ６により、アドレスコ
ード供給の許可／禁止を制御する制御信号を生成してア
ドレス供給制御線８へ送出する。この動作により、前記
選択された各実装スロットにおいてのみ、アドレス供給
制御線８の制御信号が”許可”となってアドレスバッフ
ァ７が開状態となり、アドレスライン５上の信号がアド
レスバッファ７を介して、前記選択された実装スロット
に取り付けられたデバイスカード３に供給可能となる。
ここで、ＣＰＵカード２は、制御すべきデバイスカード
３が割り付けられているアドレスコードをアドレスライ
ン５に送出する。このアドレスコードは、バンクメモリ
６からの制御信号によって開状態となっているアドレス
バッファ７を介して前記一群のデバイスカード３にのみ
供給され、その中の当該アドレスコードが割り付けられ
たデバイスカード３のみが制御可能となる。
明する。図１０において、ＣＰＵカード２は入出力領域
からの入出力アドレス中データのビット操作によって、
当該入出力領域に割り付けられたバンクメモリ６を操作
し、バンクメモリ６は制御したいデバイスカード３が取
り付けられている実装スロットを一群の実装スロットを
選択する。そして、バンクメモリ６により、アドレスコ
ード供給の許可／禁止を制御する制御信号を生成してア
ドレス供給制御線８へ送出する。この動作により、前記
選択された各実装スロットにおいてのみ、アドレス供給
制御線８の制御信号が”許可”となってアドレスバッフ
ァ７が開状態となり、アドレスライン５上の信号がアド
レスバッファ７を介して、前記選択された実装スロット
に取り付けられたデバイスカード３に供給可能となる。
ここで、ＣＰＵカード２は、制御すべきデバイスカード
３が割り付けられているアドレスコードをアドレスライ
ン５に送出する。このアドレスコードは、バンクメモリ
６からの制御信号によって開状態となっているアドレス
バッファ７を介して前記一群のデバイスカード３にのみ
供給され、その中の当該アドレスコードが割り付けられ
たデバイスカード３のみが制御可能となる。
【００３０】従って、一群のデバイスカード３以外に、
同一のアドレスコードが割り付けられたデバイスカード
３が存在しても、アドレス供給制御線８からの制御信号
が”禁止”となっているデバイスカード３は制御可能に
なることはなく、このことにより、同一アドレスコード
に対して複数のデバイスカード３を割り付けることが可
能となる。次に、図１４，図１５において、ＣＰＵカー
ド２からのアドレス１４、データ１５、及びコマンド１
６によりデバイスカードに対するアクセスが実施され
る。例えば、ＷＲ（ライト動作）の場合、デバイスカー
ド３が実装されていれば“Ｌ”、未実装で有れば“Ｈ”
のデバイスカード実装状態信号１９がデバイスカードの
実装状態を伝えるデバイスカード実装状態信号線９を通
って出力される。またデバイスカード３に対するリプラ
イ信号を管理生成するリプライ管理生成ロジック１０よ
り、デバイスカード３に対するリプライ信号を管理生成
するリプライ管理生成ロジックの出力信号ライン１３に
出力される。すなわち、リプライ時にはリプライ信号１
７が使われ、ノーリプライ時にはデバイスカードに対す
るリプライ信号を管理生成するリプライ管理生成ロジッ
ク１０内で、ノーリプライ判定用タイマ検出信号１８が
使われる。これによりデバイスカードの状態をＣＰＵカ
ード２に伝達するメモリ１１（２９）を介し、情報は、
ＣＰＵカード２が例えば、このＣＰＵカードに伝達する
メモリをデバイスアクセスの毎に次のタイミングでアク
セスするか、又はＣＰＵのチェック用プログラムとし
て、このＣＰＵカードへの伝達メモリ１１（２９）を定
期的にポーリング処理することにより、デバイスアクセ
スの正常／異常であったかチェックしながら動作させる
ことが可能となる。この場合、デバイスカード３のアド
レス種類と同数分の出力信号イネーブル信号２４により
該当ＣＰＵへの伝達メモリをアクセスする。これによ
り、万一ノーリプライ及びデバイスカード未実装が発生
するとリプライ関連情報のシステムバス信号が、例えば
“Ｈ”、デバイスカード実装関連情報のシステムバス信
号が“Ｈ”となる。この後、ＣＰＵカード２によって、
信号２０，２１を確認することにより、デバイスカード
の正常／異常が判定可能となる。この場合、各デバイス
カード３は、特にハードウェアを改造する必要はなく、
従来のデバイスカード３がそのまま使用できる。以上の
ように、この実施例６では、リプライ生成手段及びアド
レスバッファをマザーボード１内に設けるとともに、Ｃ
ＰＵカード２への伝達手段として、バッファの代わりに
メモリを設けており、デバイスカード３の番地と対応し
て、最新のアクセス時の状態が格納されている。このた
めトラブル究明時、全デバイスカードの情報が確認でき
るため、大きなメリットがある。
同一のアドレスコードが割り付けられたデバイスカード
３が存在しても、アドレス供給制御線８からの制御信号
が”禁止”となっているデバイスカード３は制御可能に
なることはなく、このことにより、同一アドレスコード
に対して複数のデバイスカード３を割り付けることが可
能となる。次に、図１４，図１５において、ＣＰＵカー
ド２からのアドレス１４、データ１５、及びコマンド１
６によりデバイスカードに対するアクセスが実施され
る。例えば、ＷＲ（ライト動作）の場合、デバイスカー
ド３が実装されていれば“Ｌ”、未実装で有れば“Ｈ”
のデバイスカード実装状態信号１９がデバイスカードの
実装状態を伝えるデバイスカード実装状態信号線９を通
って出力される。またデバイスカード３に対するリプラ
イ信号を管理生成するリプライ管理生成ロジック１０よ
り、デバイスカード３に対するリプライ信号を管理生成
するリプライ管理生成ロジックの出力信号ライン１３に
出力される。すなわち、リプライ時にはリプライ信号１
７が使われ、ノーリプライ時にはデバイスカードに対す
るリプライ信号を管理生成するリプライ管理生成ロジッ
ク１０内で、ノーリプライ判定用タイマ検出信号１８が
使われる。これによりデバイスカードの状態をＣＰＵカ
ード２に伝達するメモリ１１（２９）を介し、情報は、
ＣＰＵカード２が例えば、このＣＰＵカードに伝達する
メモリをデバイスアクセスの毎に次のタイミングでアク
セスするか、又はＣＰＵのチェック用プログラムとし
て、このＣＰＵカードへの伝達メモリ１１（２９）を定
期的にポーリング処理することにより、デバイスアクセ
スの正常／異常であったかチェックしながら動作させる
ことが可能となる。この場合、デバイスカード３のアド
レス種類と同数分の出力信号イネーブル信号２４により
該当ＣＰＵへの伝達メモリをアクセスする。これによ
り、万一ノーリプライ及びデバイスカード未実装が発生
するとリプライ関連情報のシステムバス信号が、例えば
“Ｈ”、デバイスカード実装関連情報のシステムバス信
号が“Ｈ”となる。この後、ＣＰＵカード２によって、
信号２０，２１を確認することにより、デバイスカード
の正常／異常が判定可能となる。この場合、各デバイス
カード３は、特にハードウェアを改造する必要はなく、
従来のデバイスカード３がそのまま使用できる。以上の
ように、この実施例６では、リプライ生成手段及びアド
レスバッファをマザーボード１内に設けるとともに、Ｃ
ＰＵカード２への伝達手段として、バッファの代わりに
メモリを設けており、デバイスカード３の番地と対応し
て、最新のアクセス時の状態が格納されている。このた
めトラブル究明時、全デバイスカードの情報が確認でき
るため、大きなメリットがある。
【００３１】実施例７．以下、この発明の実施例７を図
に基づいて説明する。図１１はこの発明の実施例７を示
す情報処理装置のブロック図である。尚、この図１１に
おいて、各部の記号については実施例１と同じであるた
め説明を省略する。
に基づいて説明する。図１１はこの発明の実施例７を示
す情報処理装置のブロック図である。尚、この図１１に
おいて、各部の記号については実施例１と同じであるた
め説明を省略する。
【００３２】次にこの実施例７の装置の動作について説
明する。図１０において、ＣＰＵカード２は入出力領域
からの入出力アドレス中データのビット操作によって、
当該入出力領域に割り付けられたバンクメモリ６を操作
し、バンクメモリ６は制御したいデバイスカード３が取
り付けられている実装スロットを一群の実装スロットを
選択する。そして、バンクメモリ６により、アドレスコ
ード供給の許可／禁止を制御する制御信号を生成してア
ドレス供給制御線８へ送出する。この動作により、前記
選択された各実装スロットにおいてのみ、アドレス供給
制御線８の制御信号が”許可”となってデバイスカード
に供給され、デバイスカード内のアドレスバッファ７が
開状態となり、アドレスライン５上の信号がアドレスバ
ッファ７を介して、前記選択された実装スロットに取り
付けられたデバイスカード３に供給可能となる。ここ
で、ＣＰＵカード２は、制御すべきデバイスカード３が
割り付けられているアドレスコードをアドレスライン５
に送出する。このアドレスコードは、バンクメモリ６か
らの制御信号によって開状態となっているデバイスカー
ド３内のアドレスバッファ７に供給され、その中の当該
アドレスコードが割り付けられたデバイスカード３のみ
が制御可能となる。
明する。図１０において、ＣＰＵカード２は入出力領域
からの入出力アドレス中データのビット操作によって、
当該入出力領域に割り付けられたバンクメモリ６を操作
し、バンクメモリ６は制御したいデバイスカード３が取
り付けられている実装スロットを一群の実装スロットを
選択する。そして、バンクメモリ６により、アドレスコ
ード供給の許可／禁止を制御する制御信号を生成してア
ドレス供給制御線８へ送出する。この動作により、前記
選択された各実装スロットにおいてのみ、アドレス供給
制御線８の制御信号が”許可”となってデバイスカード
に供給され、デバイスカード内のアドレスバッファ７が
開状態となり、アドレスライン５上の信号がアドレスバ
ッファ７を介して、前記選択された実装スロットに取り
付けられたデバイスカード３に供給可能となる。ここ
で、ＣＰＵカード２は、制御すべきデバイスカード３が
割り付けられているアドレスコードをアドレスライン５
に送出する。このアドレスコードは、バンクメモリ６か
らの制御信号によって開状態となっているデバイスカー
ド３内のアドレスバッファ７に供給され、その中の当該
アドレスコードが割り付けられたデバイスカード３のみ
が制御可能となる。
【００３３】従って、一群のデバイスカード３以外に、
同一のアドレスコードが割り付けられたデバイスカード
３が存在しても、アドレス供給制御線８からの制御信号
が”禁止”となっているデバイスカード３は制御可能に
なることはなく、このことにより、同一アドレスコード
に対して複数のデバイスカード３を割り付けることが可
能となる。次に、図１４，図１５において、ＣＰＵカー
ド２からのアドレスラインの信号１４、データラインの
信号１５、及びコマンドラインの信号１６によりデバイ
スカードに対するアクセスが実施される。例えば、ＷＲ
（ライト動作）の場合、デバイスカード３が実装されて
いれば“Ｌ”、未実装で有れば“Ｈ”のデバイスカード
実装状態信号１９がデバイスカードの実装状態を伝える
デバイスカード実装状態信号線９を通って出力される。
またデバイスカード３に対するリプライ信号を管理生成
するリプライ管理生成ロジック１０よりデバイスカード
に対するリプライ信号を管理生成するリプライ管理生成
ロジックの出力信号ライン１３に出力される。すなわ
ち、リプライ時にはリプライ信号１７が使われ、ノーリ
プライ時にはデバイスカードに対するリプライ信号を管
理生成するリプライ管理生成ロジック１０内で、ノーリ
プライ判定用タイマ検出信号１８が使われる。これによ
りデバイスカード３の状態をＣＰＵカード２に伝達する
バッファ１１（２８）を介し、その情報は、ＣＰＵカー
ド２がこのＣＰＵカード２に伝達するバッファをデバイ
スアクセスの毎に次のタイミングでアクセスされる。そ
して、そのデバイスアクセスが正常であったか異常であ
ったかチェックしながら動作させる。このことにより、
万一、ノーリプライ及びデバイスカード未実装が発生す
ると、リプライ関連情報のシステムバス信号が、例えば
“Ｈ”、デバイスカード実装関連情報のシステムバス信
号が“Ｈ”となる。その後、ＣＰＵカード２により、信
号２０，２１の信号を確認することにより、デバイスカ
ードの正常／異常をデバイスカードアクセスの次のアク
セスで判定可能となる。この場合、各デバイスカード３
は、アドレスバッファ７等の特別な回路が必要となる。
以上のように、この実施例７では、リプライ管理生成手
段をマザーボード１内に設けるとともに、アドレスバッ
ファをデバイスカードに設け、ＣＰＵカード２への伝達
手段としてバッファを用いる構成とした。従って、アド
レス一致確認がアクセス対象であるデバイスカード上で
実施でき、確実な故障のチェックができるとともに、故
障解明の性能が向上する。
同一のアドレスコードが割り付けられたデバイスカード
３が存在しても、アドレス供給制御線８からの制御信号
が”禁止”となっているデバイスカード３は制御可能に
なることはなく、このことにより、同一アドレスコード
に対して複数のデバイスカード３を割り付けることが可
能となる。次に、図１４，図１５において、ＣＰＵカー
ド２からのアドレスラインの信号１４、データラインの
信号１５、及びコマンドラインの信号１６によりデバイ
スカードに対するアクセスが実施される。例えば、ＷＲ
（ライト動作）の場合、デバイスカード３が実装されて
いれば“Ｌ”、未実装で有れば“Ｈ”のデバイスカード
実装状態信号１９がデバイスカードの実装状態を伝える
デバイスカード実装状態信号線９を通って出力される。
またデバイスカード３に対するリプライ信号を管理生成
するリプライ管理生成ロジック１０よりデバイスカード
に対するリプライ信号を管理生成するリプライ管理生成
ロジックの出力信号ライン１３に出力される。すなわ
ち、リプライ時にはリプライ信号１７が使われ、ノーリ
プライ時にはデバイスカードに対するリプライ信号を管
理生成するリプライ管理生成ロジック１０内で、ノーリ
プライ判定用タイマ検出信号１８が使われる。これによ
りデバイスカード３の状態をＣＰＵカード２に伝達する
バッファ１１（２８）を介し、その情報は、ＣＰＵカー
ド２がこのＣＰＵカード２に伝達するバッファをデバイ
スアクセスの毎に次のタイミングでアクセスされる。そ
して、そのデバイスアクセスが正常であったか異常であ
ったかチェックしながら動作させる。このことにより、
万一、ノーリプライ及びデバイスカード未実装が発生す
ると、リプライ関連情報のシステムバス信号が、例えば
“Ｈ”、デバイスカード実装関連情報のシステムバス信
号が“Ｈ”となる。その後、ＣＰＵカード２により、信
号２０，２１の信号を確認することにより、デバイスカ
ードの正常／異常をデバイスカードアクセスの次のアク
セスで判定可能となる。この場合、各デバイスカード３
は、アドレスバッファ７等の特別な回路が必要となる。
以上のように、この実施例７では、リプライ管理生成手
段をマザーボード１内に設けるとともに、アドレスバッ
ファをデバイスカードに設け、ＣＰＵカード２への伝達
手段としてバッファを用いる構成とした。従って、アド
レス一致確認がアクセス対象であるデバイスカード上で
実施でき、確実な故障のチェックができるとともに、故
障解明の性能が向上する。
【００３４】実施例８．以下、この発明の実施例８を図
に基づいて説明する。この実施例８の情報処理装置で
は、リプライ管理生成手段をマザーボード１内に設ける
とともに、アドレスバッファ７をデバイスカード３内に
設け、ＣＰＵカード２への伝達手段（記憶手段）として
図１６のメモリを用いる。
に基づいて説明する。この実施例８の情報処理装置で
は、リプライ管理生成手段をマザーボード１内に設ける
とともに、アドレスバッファ７をデバイスカード３内に
設け、ＣＰＵカード２への伝達手段（記憶手段）として
図１６のメモリを用いる。
【００３５】次に実施例８の装置の動作について説明す
る。図１０において、ＣＰＵカード２は入出力領域から
の入出力アドレス中データのビット操作によって、当該
入出力領域に割り付けられたバンクメモリ６を操作し、
バンクメモリ６は制御したいデバイスカード３が取り付
けられている実装スロットを一群の実装スロットを選択
する。そして、バンクメモリ６により、アドレスコード
供給の許可／禁止を制御する制御信号を生成してアドレ
ス供給制御線８へ送出する。この動作により、前記選択
された各実装スロットにおいてのみ、アドレス供給制御
線８の制御信号が”許可”となってデバイスカードに供
給され、デバイスカード内のアドレスバッファ７が開状
態となり、アドレスライン５上の信号がアドレスバッフ
ァ７を介して、前記選択された実装スロットに取り付け
られたデバイスカード３に供給可能となる。ここで、Ｃ
ＰＵカード２は、制御すべきデバイスカード３が割り付
けられているアドレスコードをアドレスライン５へ送出
する。このアドレスコードは、バンクメモリ６からの制
御信号によって開状態となっているデバイスカード３内
のアドレスバッファ７に供給され、その中の当該アドレ
スコードが割り付けられたデバイスカード３のみが制御
可能となる。
る。図１０において、ＣＰＵカード２は入出力領域から
の入出力アドレス中データのビット操作によって、当該
入出力領域に割り付けられたバンクメモリ６を操作し、
バンクメモリ６は制御したいデバイスカード３が取り付
けられている実装スロットを一群の実装スロットを選択
する。そして、バンクメモリ６により、アドレスコード
供給の許可／禁止を制御する制御信号を生成してアドレ
ス供給制御線８へ送出する。この動作により、前記選択
された各実装スロットにおいてのみ、アドレス供給制御
線８の制御信号が”許可”となってデバイスカードに供
給され、デバイスカード内のアドレスバッファ７が開状
態となり、アドレスライン５上の信号がアドレスバッフ
ァ７を介して、前記選択された実装スロットに取り付け
られたデバイスカード３に供給可能となる。ここで、Ｃ
ＰＵカード２は、制御すべきデバイスカード３が割り付
けられているアドレスコードをアドレスライン５へ送出
する。このアドレスコードは、バンクメモリ６からの制
御信号によって開状態となっているデバイスカード３内
のアドレスバッファ７に供給され、その中の当該アドレ
スコードが割り付けられたデバイスカード３のみが制御
可能となる。
【００３６】従って、一群のデバイスカード３以外に、
同一のアドレスコードが割り付けられたデバイスカード
３が存在しても、アドレス供給制御線８からの制御信号
が”禁止”となっているデバイスカード３は制御可能に
なることはなく、このことにより、同一アドレスコード
に対して複数のデバイスカード３を割り付けることが可
能となる。次に、図１４，図１５において、ＣＰＵカー
ド２からのアドレスラインの信号１４、データラインの
信号１５、及びコマンドラインの信号１６によりデバイ
スカードに対するアクセスが実施される。例えば、ＷＲ
（ライト動作）の場合、デバイスカード３が実装されて
いれば“Ｌ”、未実装で有れば“Ｈ”のデバイスカード
実装状態信号１９がデバイスカードの実装状態を伝える
デバイスカード実装状態信号線９を通って出力される。
また、各デバイスカード３に対するリプライ信号を管理
生成するリプライ管理生成ロジック１０よりデバイスカ
ードに対するリプライ信号を管理生成するリプライ管理
生成ロジックの出力信号ライン１３に出力される。すな
わち、リプライ時にはリプライ信号１７、ノーリプライ
時にはデバイスカードに対するリプライ信号を管理生成
するリプライ管理生成ロジック１０内で、ノーリプライ
判定用タイマ検出信号１８が使われる。これによりデバ
イスカード３の状態をＣＰＵカード２に伝達するメモリ
１１（２８）を介し、その情報は、ＣＰＵカード２がこ
のＣＰＵカードに伝達するメモリをデバイスアクセスの
毎に次のタイミングでアクセスされる。またはＣＰＵカ
ード２のチェック用プログラムとして、このＣＰＵカー
ド２への伝達メモリ１１（２９）を定期的にポーリング
処理することにより、デバイスアクセスの正常／異常で
あったかチェックしながら動作させることが可能とな
る。この場合、デバイスカード３のアドレス種類と同数
分の出力信号イネーブル信号２４により、該当するＣＰ
Ｕカードへの伝達メモリをアクセスする。これにより、
万一ノーリプライ及びデバイスカード未実装が発生する
と、リプライ関連情報のシステムバス信号が、例えば
“Ｈ”、デバイスカード実装関連情報のシステムバス信
号が“Ｈ”となる。その後、ＣＰＵカード２により、信
号２０，２１の信号を確認することにより、デバイスカ
ード３の正常／異常が判定可能となる。この場合、各デ
バイスカード３は、アドレスバッファ７等の特別な回路
が必要となる。以上のように、この実施例８では、実施
例５，６と同じようなメリットがある。
同一のアドレスコードが割り付けられたデバイスカード
３が存在しても、アドレス供給制御線８からの制御信号
が”禁止”となっているデバイスカード３は制御可能に
なることはなく、このことにより、同一アドレスコード
に対して複数のデバイスカード３を割り付けることが可
能となる。次に、図１４，図１５において、ＣＰＵカー
ド２からのアドレスラインの信号１４、データラインの
信号１５、及びコマンドラインの信号１６によりデバイ
スカードに対するアクセスが実施される。例えば、ＷＲ
（ライト動作）の場合、デバイスカード３が実装されて
いれば“Ｌ”、未実装で有れば“Ｈ”のデバイスカード
実装状態信号１９がデバイスカードの実装状態を伝える
デバイスカード実装状態信号線９を通って出力される。
また、各デバイスカード３に対するリプライ信号を管理
生成するリプライ管理生成ロジック１０よりデバイスカ
ードに対するリプライ信号を管理生成するリプライ管理
生成ロジックの出力信号ライン１３に出力される。すな
わち、リプライ時にはリプライ信号１７、ノーリプライ
時にはデバイスカードに対するリプライ信号を管理生成
するリプライ管理生成ロジック１０内で、ノーリプライ
判定用タイマ検出信号１８が使われる。これによりデバ
イスカード３の状態をＣＰＵカード２に伝達するメモリ
１１（２８）を介し、その情報は、ＣＰＵカード２がこ
のＣＰＵカードに伝達するメモリをデバイスアクセスの
毎に次のタイミングでアクセスされる。またはＣＰＵカ
ード２のチェック用プログラムとして、このＣＰＵカー
ド２への伝達メモリ１１（２９）を定期的にポーリング
処理することにより、デバイスアクセスの正常／異常で
あったかチェックしながら動作させることが可能とな
る。この場合、デバイスカード３のアドレス種類と同数
分の出力信号イネーブル信号２４により、該当するＣＰ
Ｕカードへの伝達メモリをアクセスする。これにより、
万一ノーリプライ及びデバイスカード未実装が発生する
と、リプライ関連情報のシステムバス信号が、例えば
“Ｈ”、デバイスカード実装関連情報のシステムバス信
号が“Ｈ”となる。その後、ＣＰＵカード２により、信
号２０，２１の信号を確認することにより、デバイスカ
ード３の正常／異常が判定可能となる。この場合、各デ
バイスカード３は、アドレスバッファ７等の特別な回路
が必要となる。以上のように、この実施例８では、実施
例５，６と同じようなメリットがある。
【００３７】実施例９．以下、この発明の実施例９を図
に基づいて説明する。図１２はこの発明の実施例９を示
す情報処理装置のブロック図である。尚、この図１２に
おいて、各部の記号については実施例１と同じであるた
め説明を省略する。図１１において、３０はリプライ管
理生成ロジック１０と同じ機能をもつリプライ管理生成
手段としてのリプライ／ノーリプライ信号生成回路、２
６は各デバイスカードからのリプライ／ノーリプライ信
号出力ラインである。この実施例９の情報処理装置で
は、リプライ管理生成手段をデバイスカード３内に設け
るとともに、アドレスバッファ７をマザーボード１内に
設け、ＣＰＵカード２への伝達手段（記憶手段）として
バッファを用いる。
に基づいて説明する。図１２はこの発明の実施例９を示
す情報処理装置のブロック図である。尚、この図１２に
おいて、各部の記号については実施例１と同じであるた
め説明を省略する。図１１において、３０はリプライ管
理生成ロジック１０と同じ機能をもつリプライ管理生成
手段としてのリプライ／ノーリプライ信号生成回路、２
６は各デバイスカードからのリプライ／ノーリプライ信
号出力ラインである。この実施例９の情報処理装置で
は、リプライ管理生成手段をデバイスカード３内に設け
るとともに、アドレスバッファ７をマザーボード１内に
設け、ＣＰＵカード２への伝達手段（記憶手段）として
バッファを用いる。
【００３８】次にこの実施例９の装置の動作について説
明する。図１４において、ＣＰＵカード２は入出力領域
からの入出力アドレス中データのビット操作によって、
当該入出力領域に割り付けられたバンクメモリ６を操作
し、バンクメモリ６は制御したいデバイスカード３が取
り付けられている実装スロットを一群の実装スロットを
選択する。そして、バンクメモリ６により、アドレスコ
ード供給の許可／禁止を制御する制御信号を生成してア
ドレス供給制御線８へ送出する。この動作により、前記
選択された各実装スロットにおいてのみ、アドレス供給
制御線８の制御信号が”許可”となってアドレスバッフ
ァ７が開状態となり、アドレスライン５上の信号がアド
レスバッファ７を介して、前記選択された実装スロット
に取り付けられたデバイスカード３に供給可能となる。
ここで、ＣＰＵカード２は、制御すべきデバイスカード
３が割り付けられているアドレスコードをアドレスライ
ン５へ送出する。このアドレスコードは、バンクメモリ
６からの制御信号によって開状態となっているアドレス
バッファ７介して前記一群のデバイスカード３にのみ供
給され、その中の当該アドレスコードが割り付けられた
デバイスカード３のみが制御可能となる。
明する。図１４において、ＣＰＵカード２は入出力領域
からの入出力アドレス中データのビット操作によって、
当該入出力領域に割り付けられたバンクメモリ６を操作
し、バンクメモリ６は制御したいデバイスカード３が取
り付けられている実装スロットを一群の実装スロットを
選択する。そして、バンクメモリ６により、アドレスコ
ード供給の許可／禁止を制御する制御信号を生成してア
ドレス供給制御線８へ送出する。この動作により、前記
選択された各実装スロットにおいてのみ、アドレス供給
制御線８の制御信号が”許可”となってアドレスバッフ
ァ７が開状態となり、アドレスライン５上の信号がアド
レスバッファ７を介して、前記選択された実装スロット
に取り付けられたデバイスカード３に供給可能となる。
ここで、ＣＰＵカード２は、制御すべきデバイスカード
３が割り付けられているアドレスコードをアドレスライ
ン５へ送出する。このアドレスコードは、バンクメモリ
６からの制御信号によって開状態となっているアドレス
バッファ７介して前記一群のデバイスカード３にのみ供
給され、その中の当該アドレスコードが割り付けられた
デバイスカード３のみが制御可能となる。
【００３９】従って、一群のデバイスカード３以外に、
同一のアドレスコードが割り付けられたデバイスカード
３が存在しても、アドレス供給制御線８からの制御信号
が”禁止”となっているデバイスカード３は制御可能に
なることはなく、このことにより、同一アドレスコード
に対して複数のデバイスカード３を割り付けることが可
能となる。次に、図１４，図１５において、ＣＰＵカー
ド２からのアドレスラインの信号１４、データラインの
信号１５、及びコマンドラインの信号１６によりデバイ
スカードに対するアクセスが実施される。例えば、ＷＲ
（ライト動作）の場合、デバイスカード３が実装されて
いれば“Ｌ”、未実装で有れば“Ｈ”のデバイスカード
実装状態信号１９が、デバイスカードの実装状態を伝え
るデバイスカード実装状態信号線９を介して出力され
る。また、デバイスカード３に対するリプライ／ノーリ
プライ信号は直接デバイスカード３からのリプライ／ノ
ーリプライ信号出力ライン２６を介して供給される。す
なわち、リプライ時にはリプライ信号１７、ノーリプラ
イ時にはデバイスカード内でサポートするリプライ信号
を管理生成するリプライ管理生成ロジック相当内でのノ
ーリプライ判定用タイマ検出信号１８が使われる。これ
によりデバイスカード３の状態をＣＰＵカード２に伝達
するバッファ１１（２８）を介し、その情報は、ＣＰＵ
カード２がこのＣＰＵカードに伝達するバッファをデバ
イスアクセスの毎に次のタイミングでアクセスされる。
このとき、デバイスカード３へのアクセスが正常であっ
たか異常であったかチェックしながら動作させる。これ
により、万一ノーリプライ及びデバイスカード未実装が
発生すると、リプライ関連情報のシステムバス信号が、
例えば“Ｈ”、デバイスカード実装関連情報のシステム
バス信号が“Ｈ”となり、その後のＣＰＵカードによ
り、信号２０，２１を確認することにより、デバイスカ
ード３の正常／異常をデバイスカードアクセスの次のア
クセスで判定可能となる。この場合、各デバイスカード
３は、リプライ／ノーリプライ信号生成回路等の特別な
回路が必要となる。以上のように、この実施例９では、
リプライ管理生成手段をデバイスカード３内に収納して
いるので、デバイスカードの故障がデバイスカード上で
確認でき、故障の確実なチェックができるとともに、故
障を特定する性能が向上する。
同一のアドレスコードが割り付けられたデバイスカード
３が存在しても、アドレス供給制御線８からの制御信号
が”禁止”となっているデバイスカード３は制御可能に
なることはなく、このことにより、同一アドレスコード
に対して複数のデバイスカード３を割り付けることが可
能となる。次に、図１４，図１５において、ＣＰＵカー
ド２からのアドレスラインの信号１４、データラインの
信号１５、及びコマンドラインの信号１６によりデバイ
スカードに対するアクセスが実施される。例えば、ＷＲ
（ライト動作）の場合、デバイスカード３が実装されて
いれば“Ｌ”、未実装で有れば“Ｈ”のデバイスカード
実装状態信号１９が、デバイスカードの実装状態を伝え
るデバイスカード実装状態信号線９を介して出力され
る。また、デバイスカード３に対するリプライ／ノーリ
プライ信号は直接デバイスカード３からのリプライ／ノ
ーリプライ信号出力ライン２６を介して供給される。す
なわち、リプライ時にはリプライ信号１７、ノーリプラ
イ時にはデバイスカード内でサポートするリプライ信号
を管理生成するリプライ管理生成ロジック相当内でのノ
ーリプライ判定用タイマ検出信号１８が使われる。これ
によりデバイスカード３の状態をＣＰＵカード２に伝達
するバッファ１１（２８）を介し、その情報は、ＣＰＵ
カード２がこのＣＰＵカードに伝達するバッファをデバ
イスアクセスの毎に次のタイミングでアクセスされる。
このとき、デバイスカード３へのアクセスが正常であっ
たか異常であったかチェックしながら動作させる。これ
により、万一ノーリプライ及びデバイスカード未実装が
発生すると、リプライ関連情報のシステムバス信号が、
例えば“Ｈ”、デバイスカード実装関連情報のシステム
バス信号が“Ｈ”となり、その後のＣＰＵカードによ
り、信号２０，２１を確認することにより、デバイスカ
ード３の正常／異常をデバイスカードアクセスの次のア
クセスで判定可能となる。この場合、各デバイスカード
３は、リプライ／ノーリプライ信号生成回路等の特別な
回路が必要となる。以上のように、この実施例９では、
リプライ管理生成手段をデバイスカード３内に収納して
いるので、デバイスカードの故障がデバイスカード上で
確認でき、故障の確実なチェックができるとともに、故
障を特定する性能が向上する。
【００４０】実施例１０．以下、この発明の実施例１０
を図に基づいて説明する。この実施例１０の情報処理装
置では、リプライ管理生成手段をデバイスカード内に設
けるとともに、アドレスバッファをマザーボード内に設
け、ＣＰＵカードへの故障の伝達手段をメモリ（記憶手
段）とした。
を図に基づいて説明する。この実施例１０の情報処理装
置では、リプライ管理生成手段をデバイスカード内に設
けるとともに、アドレスバッファをマザーボード内に設
け、ＣＰＵカードへの故障の伝達手段をメモリ（記憶手
段）とした。
【００４１】次にこの実施例１０の装置の動作について
説明する。図１１において、ＣＰＵカード２は入出力領
域からの入出力アドレス中データのビット操作によっ
て、当該入出力領域に割り付けられたバンクメモリ６を
操作し、バンクメモリ６は制御したいデバイスカード３
が取り付けられている実装スロットを一群の実装スロッ
トを選択する。そして、バンクメモリ６により、アドレ
スコード供給の許可／禁止を制御する制御信号を生成し
てアドレス供給制御線８へ送出する。この動作により、
前記選択された各実装スロットにおいてのみ、アドレス
供給制御線８の制御信号が”許可”となってアドレスバ
ッファ７が開状態となり、アドレスライン５上の信号が
アドレスバッファ７を介して、前記選択された実装スロ
ットに取り付けられたデバイスカード３に供給可能とな
る。ここで、ＣＰＵカード２は、制御すべきデバイスカ
ード３が割り付けられているアドレスコードをアドレス
ライン５へ送出する。このアドレスコードは、バンクメ
モリ６からの制御信号によって開状態となっているアド
レスバッファ７を介して前記一群のデバイスカード３に
のみ供給され、その中の当該アドレスコードが割り付け
られたデバイスカード３のみが制御可能となる。
説明する。図１１において、ＣＰＵカード２は入出力領
域からの入出力アドレス中データのビット操作によっ
て、当該入出力領域に割り付けられたバンクメモリ６を
操作し、バンクメモリ６は制御したいデバイスカード３
が取り付けられている実装スロットを一群の実装スロッ
トを選択する。そして、バンクメモリ６により、アドレ
スコード供給の許可／禁止を制御する制御信号を生成し
てアドレス供給制御線８へ送出する。この動作により、
前記選択された各実装スロットにおいてのみ、アドレス
供給制御線８の制御信号が”許可”となってアドレスバ
ッファ７が開状態となり、アドレスライン５上の信号が
アドレスバッファ７を介して、前記選択された実装スロ
ットに取り付けられたデバイスカード３に供給可能とな
る。ここで、ＣＰＵカード２は、制御すべきデバイスカ
ード３が割り付けられているアドレスコードをアドレス
ライン５へ送出する。このアドレスコードは、バンクメ
モリ６からの制御信号によって開状態となっているアド
レスバッファ７を介して前記一群のデバイスカード３に
のみ供給され、その中の当該アドレスコードが割り付け
られたデバイスカード３のみが制御可能となる。
【００４２】従って、一群のデバイスカード３以外に、
同一のアドレスコードが割り付けられたデバイスカード
３が存在しても、アドレス供給制御線８からの制御信号
が”禁止”となっているデバイスカード３は制御可能に
なることはなく、このことにより、同一アドレスコード
に対して複数のデバイスカード３を割り付けることが可
能となる。次に、図１４，図１５において、ＣＰＵカー
ド２からのアドレスラインの信号１４、データラインの
信号１５、及びコマンドラインの信号１６によりデバイ
スカードに対するアクセスが実施される。図１４，図１
５において、例えば、ＷＲ（ライト動作）の場合、デバ
イスカード３が実装されていれば“Ｌ”、未実装で有れ
ば“Ｈ”のデバイスカード実装状態信号１９がデバイス
カードの実装状態を伝えるデバイスカード実装状態信号
線９を通って出力される。また、デバイスカードに対す
るリプライ／ノーリプライ信号は直接各デバイスカード
からのリプライ／ノーリプライ信号出力ライン２６を介
して供給される。すなわち、リプライ時にはリプライ信
号１７、ノーリプライ時にはデバイスカード内でサポー
トするリプライ信号を管理生成するリプライ管理生成ロ
ジック相当内でのノーリプライ判定用タイマ検出信号１
８が使われる。これによりデバイスカード３の状態をＣ
ＰＵカード２に伝達するメモリ１１（２９）を介し、そ
の情報は、ＣＰＵカード２がこのＣＰＵカードに伝達す
るメモリをデバイスアクセスの毎に次のタイミングでア
クセスされる。またはＣＰＵカード２のチェック用プロ
グラムとして、このＣＰＵカードへの伝達メモリ１１
（２９）を定期的にポーリング処理することにより、デ
バイスアクセスの正常／異常であったかチェックしなが
ら動作させる。この場合、デバイスカード３のアドレス
種類と同数分の出力信号イネーブル信号２４により該当
するＣＰＵカードへの伝達メモリをアクセスする。これ
により、万一、ノーリプライ及びデバイスカード未実装
が発生すると、リプライ関連情報のシステムバス信号
が、例えば“Ｈ”、デバイスカード実装関連情報のシス
テムバス信号が“Ｈ”となる。その後、ＣＰＵカード２
により、信号２０，２１を確認することにより、デバイ
スカードの正常／異常をデバイスカードアクセスの次の
アクセスで判定可能となる。この場合、各デバイスカー
ド３は、リプライ／ノーリプライ信号生成回路等の特別
な回路が必要となる。以上のように、この実施例１０で
は、上述した実施例６，９と同様のメリットがある。
同一のアドレスコードが割り付けられたデバイスカード
３が存在しても、アドレス供給制御線８からの制御信号
が”禁止”となっているデバイスカード３は制御可能に
なることはなく、このことにより、同一アドレスコード
に対して複数のデバイスカード３を割り付けることが可
能となる。次に、図１４，図１５において、ＣＰＵカー
ド２からのアドレスラインの信号１４、データラインの
信号１５、及びコマンドラインの信号１６によりデバイ
スカードに対するアクセスが実施される。図１４，図１
５において、例えば、ＷＲ（ライト動作）の場合、デバ
イスカード３が実装されていれば“Ｌ”、未実装で有れ
ば“Ｈ”のデバイスカード実装状態信号１９がデバイス
カードの実装状態を伝えるデバイスカード実装状態信号
線９を通って出力される。また、デバイスカードに対す
るリプライ／ノーリプライ信号は直接各デバイスカード
からのリプライ／ノーリプライ信号出力ライン２６を介
して供給される。すなわち、リプライ時にはリプライ信
号１７、ノーリプライ時にはデバイスカード内でサポー
トするリプライ信号を管理生成するリプライ管理生成ロ
ジック相当内でのノーリプライ判定用タイマ検出信号１
８が使われる。これによりデバイスカード３の状態をＣ
ＰＵカード２に伝達するメモリ１１（２９）を介し、そ
の情報は、ＣＰＵカード２がこのＣＰＵカードに伝達す
るメモリをデバイスアクセスの毎に次のタイミングでア
クセスされる。またはＣＰＵカード２のチェック用プロ
グラムとして、このＣＰＵカードへの伝達メモリ１１
（２９）を定期的にポーリング処理することにより、デ
バイスアクセスの正常／異常であったかチェックしなが
ら動作させる。この場合、デバイスカード３のアドレス
種類と同数分の出力信号イネーブル信号２４により該当
するＣＰＵカードへの伝達メモリをアクセスする。これ
により、万一、ノーリプライ及びデバイスカード未実装
が発生すると、リプライ関連情報のシステムバス信号
が、例えば“Ｈ”、デバイスカード実装関連情報のシス
テムバス信号が“Ｈ”となる。その後、ＣＰＵカード２
により、信号２０，２１を確認することにより、デバイ
スカードの正常／異常をデバイスカードアクセスの次の
アクセスで判定可能となる。この場合、各デバイスカー
ド３は、リプライ／ノーリプライ信号生成回路等の特別
な回路が必要となる。以上のように、この実施例１０で
は、上述した実施例６，９と同様のメリットがある。
【００４３】実施例１１．以下、この発明の実施例１１
を図に基づいて説明する。図１３はこの発明の実施例１
１の情報処理装置を示すブロック図である。この実施例
１１では、リプライ管理生成手段及びアドレスバッファ
をデバイスカード内に収納するとともに、ＣＰＵへの故
障信号の伝達手段として図１５のバッファを用いた。
を図に基づいて説明する。図１３はこの発明の実施例１
１の情報処理装置を示すブロック図である。この実施例
１１では、リプライ管理生成手段及びアドレスバッファ
をデバイスカード内に収納するとともに、ＣＰＵへの故
障信号の伝達手段として図１５のバッファを用いた。
【００４４】次に実施例１１の装置の動作について説明
する。図１２において、ＣＰＵカード２は入出力領域か
らの入出力アドレス中データのビット操作によって、当
該入出力領域に割り付けられたバンクメモリ６を操作
し、バンクメモリ６は制御したいデバイスカード３が取
り付けられている実装スロットを一群の実装スロットを
選択する。そして、バンクメモリ６により、アドレスコ
ード供給の許可／禁止を制御する制御信号を生成してア
ドレス供給制御線８へ送出する。この動作により、前記
選択された各実装スロットにおいてのみ、アドレス供給
制御線８の制御信号が”許可”となってデバイスカード
に供給され、デバイスカード内のアドレスバッファ７が
開状態となり、アドレスライン５上の信号がアドレスバ
ッファ７を介して、前記選択された実装スロットに取り
付けられたデバイスカード３に供給可能となる。ここ
で、ＣＰＵカード２は、制御すべきデバイスカード３が
割り付けられているアドレスコードをアドレスライン５
へ送出する。このアドレスコードは、バンクメモリ６か
らの制御信号によって開状態となっているデバイスカー
ド３内のアドレスバッファ７に供給され、その中の当該
アドレスコードが割り付けられたデバイスカード３のみ
が制御可能となる。
する。図１２において、ＣＰＵカード２は入出力領域か
らの入出力アドレス中データのビット操作によって、当
該入出力領域に割り付けられたバンクメモリ６を操作
し、バンクメモリ６は制御したいデバイスカード３が取
り付けられている実装スロットを一群の実装スロットを
選択する。そして、バンクメモリ６により、アドレスコ
ード供給の許可／禁止を制御する制御信号を生成してア
ドレス供給制御線８へ送出する。この動作により、前記
選択された各実装スロットにおいてのみ、アドレス供給
制御線８の制御信号が”許可”となってデバイスカード
に供給され、デバイスカード内のアドレスバッファ７が
開状態となり、アドレスライン５上の信号がアドレスバ
ッファ７を介して、前記選択された実装スロットに取り
付けられたデバイスカード３に供給可能となる。ここ
で、ＣＰＵカード２は、制御すべきデバイスカード３が
割り付けられているアドレスコードをアドレスライン５
へ送出する。このアドレスコードは、バンクメモリ６か
らの制御信号によって開状態となっているデバイスカー
ド３内のアドレスバッファ７に供給され、その中の当該
アドレスコードが割り付けられたデバイスカード３のみ
が制御可能となる。
【００４５】従って、一群のデバイスカード３以外に、
同一のアドレスコードが割り付けられたデバイスカード
３が存在しても、アドレス供給制御線８からの制御信号
が”禁止”となっているデバイスカード３は制御可能に
なることはなく、このことにより、同一アドレスコード
に対して複数のデバイスカード３を割り付けることが可
能となる。次に、図１４，図１５において、ＣＰＵカー
ド２からのアドレスラインの信号１４、データラインの
信号１５、及びコマンドラインの信号１６によりデバイ
スカードに対するアクセスが実施される。図１４，図１
５において、例えば、ＷＲ（ライト動作）の場合、デバ
イスカード３が実装されていれば“Ｌ”、未実装で有れ
ば“Ｈ”のデバイスカード実装状態信号１９がデバイス
カードの実装状態を伝えるデバイスカード実装状態信号
線９を介して出力される。また、デバイスカードに対す
るリプライ／ノーリプライ信号は直接各デバイスカード
からのリプライ／ノーリプライ信号出力ライン２６を介
して供給される。すなわち、リプライ時にはリプライ信
号１７、ノーリプライ時にはデバイスカード内でサポー
トするリプライ信号を管理生成するリプライ管理生成ロ
ジック相当内でのノーリプライ判定用タイマ検出信号１
８が使われる。これによりデバイスカード３の状態を、
ＣＰＵカード２に伝達するバッファ１１（２８）を介
し、その情報は、ＣＰＵカードがこのＣＰＵカードに伝
達するバッファをデバイスアクセスの毎に次のタイミン
グでアクセスされる。そして、デバイスアクセスが正常
であったか異常があったかをチェックしながら動作す
る。これにより、万一、ノーリプライ及びデバイスカー
ド未実装が発生すると、リプライ関連情報のシステムバ
ス信号が例えば“Ｈ”、デバイスカード実装関連情報の
システムバス信号が“Ｈ”となる。その後、ＣＰＵカー
ド２により、信号２０，２１を確認することにより、デ
バイスカードの正常／異常をデバイスカードアクセスの
次のアクセスで判定可能となる。この場合、各デバイス
カード３は、アドレスバッファ及びリプライ／ノーリプ
ライ信号生成回路等の特別な回路が必要となる。以上の
ように、この実施例１１では、リプライ管理生成手段及
びアドレスバッファをデバイスカード内に設けたため、
故障の情報を確実に確認でき、この装置の故障確認の信
頼性や性能が向上する。
同一のアドレスコードが割り付けられたデバイスカード
３が存在しても、アドレス供給制御線８からの制御信号
が”禁止”となっているデバイスカード３は制御可能に
なることはなく、このことにより、同一アドレスコード
に対して複数のデバイスカード３を割り付けることが可
能となる。次に、図１４，図１５において、ＣＰＵカー
ド２からのアドレスラインの信号１４、データラインの
信号１５、及びコマンドラインの信号１６によりデバイ
スカードに対するアクセスが実施される。図１４，図１
５において、例えば、ＷＲ（ライト動作）の場合、デバ
イスカード３が実装されていれば“Ｌ”、未実装で有れ
ば“Ｈ”のデバイスカード実装状態信号１９がデバイス
カードの実装状態を伝えるデバイスカード実装状態信号
線９を介して出力される。また、デバイスカードに対す
るリプライ／ノーリプライ信号は直接各デバイスカード
からのリプライ／ノーリプライ信号出力ライン２６を介
して供給される。すなわち、リプライ時にはリプライ信
号１７、ノーリプライ時にはデバイスカード内でサポー
トするリプライ信号を管理生成するリプライ管理生成ロ
ジック相当内でのノーリプライ判定用タイマ検出信号１
８が使われる。これによりデバイスカード３の状態を、
ＣＰＵカード２に伝達するバッファ１１（２８）を介
し、その情報は、ＣＰＵカードがこのＣＰＵカードに伝
達するバッファをデバイスアクセスの毎に次のタイミン
グでアクセスされる。そして、デバイスアクセスが正常
であったか異常があったかをチェックしながら動作す
る。これにより、万一、ノーリプライ及びデバイスカー
ド未実装が発生すると、リプライ関連情報のシステムバ
ス信号が例えば“Ｈ”、デバイスカード実装関連情報の
システムバス信号が“Ｈ”となる。その後、ＣＰＵカー
ド２により、信号２０，２１を確認することにより、デ
バイスカードの正常／異常をデバイスカードアクセスの
次のアクセスで判定可能となる。この場合、各デバイス
カード３は、アドレスバッファ及びリプライ／ノーリプ
ライ信号生成回路等の特別な回路が必要となる。以上の
ように、この実施例１１では、リプライ管理生成手段及
びアドレスバッファをデバイスカード内に設けたため、
故障の情報を確実に確認でき、この装置の故障確認の信
頼性や性能が向上する。
【００４６】実施例１２．以下、この発明の実施例１２
を図１０に基づいて説明する。この実施例１２による情
報処理装置では、リプライ管理生成手段及びアドレスバ
ッファをデバイスカード内に収納するとともに、ＣＰＵ
への故障信号の伝達手段として図１６のメモリを用い
た。
を図１０に基づいて説明する。この実施例１２による情
報処理装置では、リプライ管理生成手段及びアドレスバ
ッファをデバイスカード内に収納するとともに、ＣＰＵ
への故障信号の伝達手段として図１６のメモリを用い
た。
【００４７】次に実施例１２の装置の動作について説明
する。図１２において、ＣＰＵカード２は入出力領域か
らの入出力アドレス中データのビット操作によって、当
該入出力領域に割り付けられたバンクメモリ６を操作
し、バンクメモリ６は制御したいデバイスカード３が取
り付けられている実装スロットを一群の実装スロットを
選択する。そして、バンクメモリ６により、アドレスコ
ード供給の許可／禁止を制御する制御信号を生成してア
ドレス供給制御線８へ送出する。この動作により、前記
選択された各実装スロットにおいてのみ、アドレス供給
制御線８の制御信号が”許可”となってデバイスカード
に供給され、デバイスカード内のアドレスバッファ７が
開状態となり、アドレスライン５上の信号がアドレスバ
ッファ７を介して、前記選択された実装スロットに取り
付けられたデバイスカード３に供給可能となる。ここ
で、ＣＰＵカード２は、制御すべきデバイスカード３が
割り付けられているアドレスコードをアドレスライン５
へ送出する。このアドレスコードは、バンクメモリ６か
らの制御信号によって開状態となっているデバイスカー
ド３内のアドレスバッファ７に供給され、その中の当該
アドレスコードが割り付けられたデバイスカード３のみ
が制御可能となる。
する。図１２において、ＣＰＵカード２は入出力領域か
らの入出力アドレス中データのビット操作によって、当
該入出力領域に割り付けられたバンクメモリ６を操作
し、バンクメモリ６は制御したいデバイスカード３が取
り付けられている実装スロットを一群の実装スロットを
選択する。そして、バンクメモリ６により、アドレスコ
ード供給の許可／禁止を制御する制御信号を生成してア
ドレス供給制御線８へ送出する。この動作により、前記
選択された各実装スロットにおいてのみ、アドレス供給
制御線８の制御信号が”許可”となってデバイスカード
に供給され、デバイスカード内のアドレスバッファ７が
開状態となり、アドレスライン５上の信号がアドレスバ
ッファ７を介して、前記選択された実装スロットに取り
付けられたデバイスカード３に供給可能となる。ここ
で、ＣＰＵカード２は、制御すべきデバイスカード３が
割り付けられているアドレスコードをアドレスライン５
へ送出する。このアドレスコードは、バンクメモリ６か
らの制御信号によって開状態となっているデバイスカー
ド３内のアドレスバッファ７に供給され、その中の当該
アドレスコードが割り付けられたデバイスカード３のみ
が制御可能となる。
【００４８】従って、一群のデバイスカード３以外に、
同一のアドレスコードが割り付けられたデバイスカード
３が存在しても、アドレス供給制御線８からの制御信号
が”禁止”となっているデバイスカード３は制御可能に
なることはなく、このことにより、同一アドレスコード
に対して複数のデバイスカード３を割り付けることが可
能となる。次に、図１４，図１５において、ＣＰＵカー
ド２からのアドレスラインの信号１４、データラインの
信号１５、及びコマンドラインの信号１６によりデバイ
スカードに対するアクセスが実施される。図１４，図１
５において、例えば、ＷＲ（ライト動作）の場合、デバ
イスカードが実装されていれば“Ｌ”、未実装で有れば
“Ｈ”のデバイスカード実装状態信号１９がデバイスカ
ードの実装状態を伝えるデバイスカード実装状態信号線
９を介して出力される。また、デバイスカードに対する
リプライ／ノーリプライ信号は直接各デバイスカードか
らのリプライ／ノーリプライ信号出力ライン２６を通じ
て供給される。すなわち、リプライ時にはリプライ信号
１７、ノーリプライ時にはデバイスカード内でサポート
するリプライ信号を管理生成するリプライ管理生成ロジ
ック相当内でのノーリプライ判定用タイマ検出信号１８
が使われる。これによりデバイスカード３の状態を、Ｃ
ＰＵカード２に伝達するメモリ１１（２９）を介し、そ
の情報は、ＣＰＵカードがこのＣＰＵカードに伝達する
メモリをデバイスアクセスの毎に次のタイミングでアク
セスされる。またはＣＰＵのチェック用プログラムとし
て、このＣＰＵカードへの伝達メモリ１１（２９）を定
期的にポーリング処理することにより、デバイスアクセ
スの正常／異常であったかチェックしながら動作させる
ことが可能となる。この場合、デバイスカードアドレス
種類と同数分の出力信号イネーブル信号２４により該当
ＣＰＵへの伝達メモリをアクセスする。これにより、万
一、ノーリプライ及びデバイスカード未実装が発生する
と、リプライ関連情報のシステムバス信号が例えば
“Ｈ”、デバイスカード実装関連情報のシステムバス信
号が“Ｈ”となる。その後、ＣＰＵカード２により、信
号２０，２１を確認することにより、デバイスカード３
の正常／異常を、デバイスカードアクセスの次のアクセ
スで判定可能となる。この場合、各デバイスカード３
は、アドレスバッファ及びリプライ／ノーリプライ信号
生成回路等の特別な回路が必要となる。
同一のアドレスコードが割り付けられたデバイスカード
３が存在しても、アドレス供給制御線８からの制御信号
が”禁止”となっているデバイスカード３は制御可能に
なることはなく、このことにより、同一アドレスコード
に対して複数のデバイスカード３を割り付けることが可
能となる。次に、図１４，図１５において、ＣＰＵカー
ド２からのアドレスラインの信号１４、データラインの
信号１５、及びコマンドラインの信号１６によりデバイ
スカードに対するアクセスが実施される。図１４，図１
５において、例えば、ＷＲ（ライト動作）の場合、デバ
イスカードが実装されていれば“Ｌ”、未実装で有れば
“Ｈ”のデバイスカード実装状態信号１９がデバイスカ
ードの実装状態を伝えるデバイスカード実装状態信号線
９を介して出力される。また、デバイスカードに対する
リプライ／ノーリプライ信号は直接各デバイスカードか
らのリプライ／ノーリプライ信号出力ライン２６を通じ
て供給される。すなわち、リプライ時にはリプライ信号
１７、ノーリプライ時にはデバイスカード内でサポート
するリプライ信号を管理生成するリプライ管理生成ロジ
ック相当内でのノーリプライ判定用タイマ検出信号１８
が使われる。これによりデバイスカード３の状態を、Ｃ
ＰＵカード２に伝達するメモリ１１（２９）を介し、そ
の情報は、ＣＰＵカードがこのＣＰＵカードに伝達する
メモリをデバイスアクセスの毎に次のタイミングでアク
セスされる。またはＣＰＵのチェック用プログラムとし
て、このＣＰＵカードへの伝達メモリ１１（２９）を定
期的にポーリング処理することにより、デバイスアクセ
スの正常／異常であったかチェックしながら動作させる
ことが可能となる。この場合、デバイスカードアドレス
種類と同数分の出力信号イネーブル信号２４により該当
ＣＰＵへの伝達メモリをアクセスする。これにより、万
一、ノーリプライ及びデバイスカード未実装が発生する
と、リプライ関連情報のシステムバス信号が例えば
“Ｈ”、デバイスカード実装関連情報のシステムバス信
号が“Ｈ”となる。その後、ＣＰＵカード２により、信
号２０，２１を確認することにより、デバイスカード３
の正常／異常を、デバイスカードアクセスの次のアクセ
スで判定可能となる。この場合、各デバイスカード３
は、アドレスバッファ及びリプライ／ノーリプライ信号
生成回路等の特別な回路が必要となる。
【００４９】
【発明の効果】この第１の発明によれば、各種のデバイ
スカードに対するリプライ信号を管理生成するリプライ
管理生成手段からのリプライ信号と各種のデバイスカー
ドの実装の有無検出信号とにより、上記各種デバイスカ
ードの状態を検出し中央処理装置カードへこのデバイス
カードの状態についての情報を割り込み用信号として伝
達する手段を備えたので、各種デバイスカードが実装さ
れていない場合とハードウェアで情報が正常に入出力で
きない場合のように、複数の異常が重なった場合でも、
本来の異常箇所究明を容易にし、大幅な稼働率の低下を
防ぐことができるという効果がある。この第２の発明に
よれば、デバイスカードにアドレスコードを送出するか
否かを設定するアドレスバッファを、上記各デバイスカ
ード中に収納したので、第１の発明の効果に加えて、マ
ザーボードの構成を簡略化できる効果がある。この第３
の発明によれば、上記各種のデバイスカードに対するリ
プライ信号を管理生成するリプライ管理生成手段を、上
記各デバイスカード中に収納したので第１の発明の効果
に加えて、マザーボードの構成を簡略化できる効果があ
る。この第４の発明によれば、デバイスカードにアドレ
スコードを送出するか否かを設定するアドレスバッファ
と、上記各種のデバイスカードに対するリプライ信号を
管理生成するリプライ管理生成手段とを、上記各デバイ
スカード中に収納したので、第１の発明の効果に加え
て、さらにマザーボードの構成を簡略化できる効果があ
る。
スカードに対するリプライ信号を管理生成するリプライ
管理生成手段からのリプライ信号と各種のデバイスカー
ドの実装の有無検出信号とにより、上記各種デバイスカ
ードの状態を検出し中央処理装置カードへこのデバイス
カードの状態についての情報を割り込み用信号として伝
達する手段を備えたので、各種デバイスカードが実装さ
れていない場合とハードウェアで情報が正常に入出力で
きない場合のように、複数の異常が重なった場合でも、
本来の異常箇所究明を容易にし、大幅な稼働率の低下を
防ぐことができるという効果がある。この第２の発明に
よれば、デバイスカードにアドレスコードを送出するか
否かを設定するアドレスバッファを、上記各デバイスカ
ード中に収納したので、第１の発明の効果に加えて、マ
ザーボードの構成を簡略化できる効果がある。この第３
の発明によれば、上記各種のデバイスカードに対するリ
プライ信号を管理生成するリプライ管理生成手段を、上
記各デバイスカード中に収納したので第１の発明の効果
に加えて、マザーボードの構成を簡略化できる効果があ
る。この第４の発明によれば、デバイスカードにアドレ
スコードを送出するか否かを設定するアドレスバッファ
と、上記各種のデバイスカードに対するリプライ信号を
管理生成するリプライ管理生成手段とを、上記各デバイ
スカード中に収納したので、第１の発明の効果に加え
て、さらにマザーボードの構成を簡略化できる効果があ
る。
【００５０】この第５の発明によれば、上記各種のデバ
イスカードに対するリプライ信号を管理生成するリプラ
イ管理生成手段と、上記リプライ信号と上記各種のデバ
イスカードの実装の有無検出信号とにより、上記各種デ
バイスカードの状態を検出するデバイスカード状態検出
手段と、このデバイスカード状態検出手段からの検出結
果を、上記中央処理装置カードがポーリングする所定の
領域に記憶する記憶手段とを備える構成としたので、こ
の装置を製造するコストを下げる効果がある。また、故
障の情報を確実に判定できる効果もある。この第６の発
明によれば、リプライ管理生成手段及びアドレスバッフ
ァを、マザーボード内に収納するような構成としたの
で、この装置を製造するコストを下げる効果がある。ま
た、故障の情報を確実に判定できる効果がある。この第
７の発明によれば、リプライ管理生成手段を上記マザー
ボード内に収納するとともに、上記アドレスバッファを
デバイスカード内に収納するような構成としたので、上
記第５の発明の効果に加えて、アクセス対象となるデバ
イスカード上で故障の確実な確認ができる効果がある。
この第８の発明によれば、リプライ管理生成手段を上記
デバイスカード内に収納するとともに、上記アドレスバ
ッファを上記マザーボード内に収納するような構成とし
たので、上記第５の発明の効果に加えて、リプライ信号
の有無がアクセス対象であるデバイスカード上で確認で
きる効果がある。この第９の発明によれば、リプライ管
理生成手段及びアドレスバッファを、上記デバイスカー
ド内に収納するような構成としたので、上記第５の発明
の効果に加えて、デバイスカード上で、リプライ信号の
有無や故障の確実な確認ができる効果がある。
イスカードに対するリプライ信号を管理生成するリプラ
イ管理生成手段と、上記リプライ信号と上記各種のデバ
イスカードの実装の有無検出信号とにより、上記各種デ
バイスカードの状態を検出するデバイスカード状態検出
手段と、このデバイスカード状態検出手段からの検出結
果を、上記中央処理装置カードがポーリングする所定の
領域に記憶する記憶手段とを備える構成としたので、こ
の装置を製造するコストを下げる効果がある。また、故
障の情報を確実に判定できる効果もある。この第６の発
明によれば、リプライ管理生成手段及びアドレスバッフ
ァを、マザーボード内に収納するような構成としたの
で、この装置を製造するコストを下げる効果がある。ま
た、故障の情報を確実に判定できる効果がある。この第
７の発明によれば、リプライ管理生成手段を上記マザー
ボード内に収納するとともに、上記アドレスバッファを
デバイスカード内に収納するような構成としたので、上
記第５の発明の効果に加えて、アクセス対象となるデバ
イスカード上で故障の確実な確認ができる効果がある。
この第８の発明によれば、リプライ管理生成手段を上記
デバイスカード内に収納するとともに、上記アドレスバ
ッファを上記マザーボード内に収納するような構成とし
たので、上記第５の発明の効果に加えて、リプライ信号
の有無がアクセス対象であるデバイスカード上で確認で
きる効果がある。この第９の発明によれば、リプライ管
理生成手段及びアドレスバッファを、上記デバイスカー
ド内に収納するような構成としたので、上記第５の発明
の効果に加えて、デバイスカード上で、リプライ信号の
有無や故障の確実な確認ができる効果がある。
【図１】この発明の実施例１による情報処理装置を示す
ブロック図である。
ブロック図である。
【図２】この発明の実施例１によるマザーボードの具体
例を示す斜視図である。
例を示す斜視図である。
【図３】図２のマザーボードにおけるデバイスカードと
の接続部分を示す回路ブロック図である。
の接続部分を示す回路ブロック図である。
【図４】この発明の実施例２による情報処理装置を示す
ブロック図である。
ブロック図である。
【図５】この発明の実施例３による情報処理装置を示す
ブロック図である。
ブロック図である。
【図６】図２のデバイスカードからリプライ／ノーリプ
ライ信号を発生させるための機能を示した回路ブロック
図である。
ライ信号を発生させるための機能を示した回路ブロック
図である。
【図７】この発明の実施例４による情報処理装置を示す
ブロック図である。
ブロック図である。
【図８】この発明の実施例による各信号ラインのタイム
チャートである。
チャートである。
【図９】この発明の実施例によるデバイスカードの状態
をＣＰＵカードに伝達するバッファのブロック図であ
る。
をＣＰＵカードに伝達するバッファのブロック図であ
る。
【図１０】この発明の実施例５，６による情報処理装置
を示すブロック図である。
を示すブロック図である。
【図１１】この発明の実施例７，８による情報処理装置
を示すブロック図である。
を示すブロック図である。
【図１２】この発明の実施例９，１０による情報処理装
置を示すブロック図である。
置を示すブロック図である。
【図１３】この発明の実施例１１，１２による情報処理
装置を示すブロック図である。
装置を示すブロック図である。
【図１４】この発明の実施例による各信号ラインのタイ
ムチャートである。
ムチャートである。
【図１５】この発明の実施例によるデバイスカードの状
態をＣＰＵカードに伝達するバッファのブロック図であ
る。
態をＣＰＵカードに伝達するバッファのブロック図であ
る。
【図１６】この発明の実施例によるデバイスカードの状
態をＣＰＵカードに伝達するメモリのブロック図であ
る。
態をＣＰＵカードに伝達するメモリのブロック図であ
る。
【図１７】従来の情報処理装置を示すブロック図であ
る。
る。
１ マザーボード ２ ＣＰＵカード ３ デバイスカード ４ システムバス ５ アドレスライン ６ バンクメモリ ７ アドレスバッファ ８ アドレス供給制御線 ９ デバイスカード実装状態信号線 １０ リプライ管理生成ロジック １１ バッファ １２ 出力信号ライン １４ アドレスラインの信号 １５ データラインの信号 １６ コマンド（制御命令）ラインの信号 １７ リプライ信号 １８ デバイスカード実装状態信号 ２２，２３ 割り込み用信号 ２４ メモリの選択信号 ２５ 出力信号イネーブル信号 ２６ リプライ／ノーリプライ信号出力ライン ２８ バッファメモリ ３０ リプライ／ノーリプライ信号生成回路
Claims (9)
- 【請求項１】 複数の実装スロットに実装された中央処
理装置カードと各種のデバイスカードをシステムバスに
よって接続して、上記中央処理装置カードが送出するア
ドレスコードを、上記システムバスのアドレスラインか
ら開状態のアドレスバッファを介して所定のデバイスカ
ードに供給し、当該アドレスコードが割り付けられた上
記デバイスカードの制御を行わせるマザーボードを備え
た情報処理装置において、上記各種のデバイスカードに
対するリプライ信号を管理生成するリプライ管理生成手
段と、上記リプライ信号と上記各種のデバイスカードの
実装の有無検出信号とにより、上記各種デバイスカード
の状態を検出し中央処理装置カードへこのデバイスカー
ドの状態についての情報を割り込み用信号として伝達す
る手段とを備えたことを特徴とする情報処理装置。 - 【請求項２】 デバイスカードにアドレスコードを送出
するか否かを設定する上記アドレスバッファを、上記各
デバイスカード中に収納したことを特徴とする請求項第
１項記載の情報処理装置。 - 【請求項３】 上記各種のデバイスカードに対するリプ
ライ信号を管理生成するリプライ管理生成手段を、上記
各デバイスカード中に収納したことを特徴とする請求項
第１項記載の情報処理装置。 - 【請求項４】 デバイスカードにアドレスコードを送出
するか否かを設定する上記アドレスバッファと、上記各
種のデバイスカードに対するリプライ信号を管理生成す
るリプライ管理生成手段とを、上記各デバイスカード中
に収納したことを特徴とする請求項第１項記載の情報処
理装置。 - 【請求項５】 複数の実装スロットに実装された中央処
理装置カードと各種のデバイスカードをシステムバスに
よって接続して、上記中央処理装置カードが送出するア
ドレスコードを、上記システムバスのアドレスラインか
ら開状態のアドレスバッファを介して所定のデバイスカ
ードに供給し、当該アドレスコードが割り付けられた上
記デバイスカードの制御を行わせるマザーボードを備え
た情報処理装置において、上記各種のデバイスカードに
対するリプライ信号を管理生成するリプライ管理生成手
段と、上記リプライ信号と上記各種のデバイスカードの
実装の有無検出信号とにより、上記各種デバイスカード
の状態を検出するデバイスカード状態検出手段と、この
デバイスカード状態検出手段からの検出結果を、上記中
央処理装置カードがポーリングする所定の領域に記憶す
る記憶手段とを備えたことを特徴とする情報処理装置。 - 【請求項６】 上記リプライ管理生成手段及び上記アド
レスバッファを、上記マザーボード内に収納したことを
特徴とする請求項第５項記載の情報処理装置。 - 【請求項７】 上記リプライ管理生成手段を上記マザー
ボード内に収納するとともに、上記アドレスバッファを
上記デバイスカード内に収納したことを特徴とする請求
項第５項記載の情報処理装置。 - 【請求項８】 上記リプライ管理生成手段を上記デバイ
スカード内に収納するとともに、上記アドレスバッファ
を上記マザーボード内に収納したことを特徴とする請求
項第５項記載の情報処理装置。 - 【請求項９】 上記リプライ管理生成手段及び上記アド
レスバッファを、上記デバイスカード内に収納したこと
を特徴とする請求項第５項記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11652793A JP2829219B2 (ja) | 1993-01-29 | 1993-04-20 | 情報処理装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-34626 | 1993-01-29 | ||
| JP3462693 | 1993-01-29 | ||
| JP11652793A JP2829219B2 (ja) | 1993-01-29 | 1993-04-20 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06282518A JPH06282518A (ja) | 1994-10-07 |
| JP2829219B2 true JP2829219B2 (ja) | 1998-11-25 |
Family
ID=26373452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11652793A Expired - Fee Related JP2829219B2 (ja) | 1993-01-29 | 1993-04-20 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2829219B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5487080B2 (ja) | 2010-11-08 | 2014-05-07 | 株式会社日立製作所 | 信号伝送システムおよび半導体回路 |
-
1993
- 1993-04-20 JP JP11652793A patent/JP2829219B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06282518A (ja) | 1994-10-07 |
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