JPH05259167A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05259167A JPH05259167A JP4055661A JP5566192A JPH05259167A JP H05259167 A JPH05259167 A JP H05259167A JP 4055661 A JP4055661 A JP 4055661A JP 5566192 A JP5566192 A JP 5566192A JP H05259167 A JPH05259167 A JP H05259167A
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- semiconductor element
- melting point
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 本発明は、半導体装置に関し、半導体素子の
バンプ電極を加熱再溶融して配線基板から半導体素子を
引き剥がす際、バンプ材を配線基板側に残存し難くして
バンプ材の除去を容易にすることができ、半導体素子の
リペア作業を容易にすることができる半導体装置を提供
することを目的とする。 【構成】 半導体素子１上に高融点ＰｂＳｎ層２ａが形
成され、更に該高融点ＰｂＳｎ層２ａ上に低融点ＰｂＳ
ｎ層２ｂがコートされてなるバンプ電極２を有し、該半
導体素子１の該バンプ電極２と配線基板３の電極４とが
接合されてなるように構成する。
バンプ電極を加熱再溶融して配線基板から半導体素子を
引き剥がす際、バンプ材を配線基板側に残存し難くして
バンプ材の除去を容易にすることができ、半導体素子の
リペア作業を容易にすることができる半導体装置を提供
することを目的とする。 【構成】 半導体素子１上に高融点ＰｂＳｎ層２ａが形
成され、更に該高融点ＰｂＳｎ層２ａ上に低融点ＰｂＳ
ｎ層２ｂがコートされてなるバンプ電極２を有し、該半
導体素子１の該バンプ電極２と配線基板３の電極４とが
接合されてなるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
に半導体素子のバンプ電極を加熱再溶融して配線基板か
ら半導体素子を引き剥がす際、バンプ材を配線基板側に
残存し難くしてバンプ材の除去を容易にすることができ
る半導体装置に関する。近年、システムの高集積化、高
速化に伴いＣＯＢ（Chip On Boad) 化が進められてお
り、半導体素子をマルチチップ化したＣＯＢが増加する
傾向にある。特に、フリップチップでは高集積化するこ
とが期待されており、フリップチップの中でもリペアが
容易なフリップチップは広範囲に利用することができ、
期待されている。
に半導体素子のバンプ電極を加熱再溶融して配線基板か
ら半導体素子を引き剥がす際、バンプ材を配線基板側に
残存し難くしてバンプ材の除去を容易にすることができ
る半導体装置に関する。近年、システムの高集積化、高
速化に伴いＣＯＢ（Chip On Boad) 化が進められてお
り、半導体素子をマルチチップ化したＣＯＢが増加する
傾向にある。特に、フリップチップでは高集積化するこ
とが期待されており、フリップチップの中でもリペアが
容易なフリップチップは広範囲に利用することができ、
期待されている。
【０００２】
【従来の技術】図３は従来の半導体装置の構造を示す断
面図である。図３において、31はＰｂＳｎ等の単層から
なるバンプ電極32が形成された半導体素子であり、33は
電極34が形成された配線基板である。従来、半導体素子
31と配線基板33の接続方法にはフリップチップ方法が用
いられており、これは半導体素子31を配線基板33に対し
てフェースダウンし、半導体素子31に形成されたバンプ
電極32を加熱溶融して半導体素子31のバンプ電極32と配
線基板33の電極34を接合することにより半導体素子31と
配線基板33を接続していた。
面図である。図３において、31はＰｂＳｎ等の単層から
なるバンプ電極32が形成された半導体素子であり、33は
電極34が形成された配線基板である。従来、半導体素子
31と配線基板33の接続方法にはフリップチップ方法が用
いられており、これは半導体素子31を配線基板33に対し
てフェースダウンし、半導体素子31に形成されたバンプ
電極32を加熱溶融して半導体素子31のバンプ電極32と配
線基板33の電極34を接合することにより半導体素子31と
配線基板33を接続していた。
【０００３】
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体装置では、半導体素子31と配線基板33の
接続を同一材質の単層からなるバンプ電極32を加熱溶融
して行っており、半導体素子31をリペアするのを半導体
素子31上に形成されたバンプ電極32を加熱再溶融するこ
とにより配線基板33より引き剥がして行っていたため、
バンプ材が配線基板33の電極34上に多量に残存し易く、
バンプ材の除去が困難であった。このため、半導体素子
のリペア作業が面倒であるという問題があった。
た従来の半導体装置では、半導体素子31と配線基板33の
接続を同一材質の単層からなるバンプ電極32を加熱溶融
して行っており、半導体素子31をリペアするのを半導体
素子31上に形成されたバンプ電極32を加熱再溶融するこ
とにより配線基板33より引き剥がして行っていたため、
バンプ材が配線基板33の電極34上に多量に残存し易く、
バンプ材の除去が困難であった。このため、半導体素子
のリペア作業が面倒であるという問題があった。
【０００４】そこで本発明は、半導体素子のバンプ電極
を加熱再溶融して配線基板から半導体素子を引き剥がす
際、バンプ材を配線基板側に残存し難くしてバンプ材の
除去を容易にすることができ、半導体素子のリペア作業
を容易にすることができる半導体装置を提供することを
目的としている。
を加熱再溶融して配線基板から半導体素子を引き剥がす
際、バンプ材を配線基板側に残存し難くしてバンプ材の
除去を容易にすることができ、半導体素子のリペア作業
を容易にすることができる半導体装置を提供することを
目的としている。
【０００５】
【課題を解決するための手段】本発明による半導体装置
は上記目的達成のため、半導体素子上に高融点ＰｂＳｎ
層が形成され、更に該高融点ＰｂＳｎ層上に低融点Ｐｂ
Ｓｎ層がコートされてなるバンプ電極を有し、該半導体
素子の該バンプ電極と配線基板の電極とが接合されてな
るものである。
は上記目的達成のため、半導体素子上に高融点ＰｂＳｎ
層が形成され、更に該高融点ＰｂＳｎ層上に低融点Ｐｂ
Ｓｎ層がコートされてなるバンプ電極を有し、該半導体
素子の該バンプ電極と配線基板の電極とが接合されてな
るものである。
【０００６】本発明による半導体装置は上記目的達成の
ため、半導体素子上に高融点ＰｂＳｎ層が形成され、更
に該高融点ＰｂＳｎ層上にＰｂ層がコートされてなるバ
ンプ電極を有し、配線基板の電極上にＳｎ鍍金されたＳ
ｎ鍍金層を有し、該半導体素子の該バンプ電極と該配線
基板のＳｎ鍍金層とが接合されてなるものである。本発
明においては、前記Ｐｂ層中のＰｂと前記Ｓｎ鍍金層中
のＳｎとの最も好ましい重量比は４：６である場合であ
り、この場合、加熱溶融してＰｂとＳｎを合金化する
と、低融点ＰｂＳｎ層を効率よく形成することができ
る。
ため、半導体素子上に高融点ＰｂＳｎ層が形成され、更
に該高融点ＰｂＳｎ層上にＰｂ層がコートされてなるバ
ンプ電極を有し、配線基板の電極上にＳｎ鍍金されたＳ
ｎ鍍金層を有し、該半導体素子の該バンプ電極と該配線
基板のＳｎ鍍金層とが接合されてなるものである。本発
明においては、前記Ｐｂ層中のＰｂと前記Ｓｎ鍍金層中
のＳｎとの最も好ましい重量比は４：６である場合であ
り、この場合、加熱溶融してＰｂとＳｎを合金化する
と、低融点ＰｂＳｎ層を効率よく形成することができ
る。
【０００７】
【作用】本発明では、後述する図１に示す如く、半導体
素子１のバンプ電極２を厚膜の高融点ＰｂＳｎ層２ａと
薄膜の低融点ＰｂＳｎ層２ｂで構成し、まず低融点Ｐｂ
Ｓｎ層２ｂが溶融される温度で低融点ＰｂＳｎ層２ｂを
溶融して半導体素子１を配線基板３に仮止め接合し、こ
の状態で半導体素子１が正常であるか否かを試験した結
果、半導体素子１が不良の場合には、薄膜の低融点Ｐｂ
Ｓｎ層２ｂが溶融される温度で低融点ＰｂＳｎ層２ｂを
溶融して半導体素子１を配線基板３から取り外すように
している。このように、半導体素子１を配線基板３から
取り外す際、厚膜の高融点ＰｂＳｎ層２ａは溶融されず
薄膜の低融点ＰｂＳｎ層２ｂ部分のみ溶融することがで
きるため、従来の単層のバンプ電極全てを溶融して半導
体素子を配線基板から取り外す場合よりも配線基板３側
に残存するバンプ材を極端に減らすことができる。従っ
て、半導体素子１のリペア（再ボンディング）作業を容
易にすることができる。
素子１のバンプ電極２を厚膜の高融点ＰｂＳｎ層２ａと
薄膜の低融点ＰｂＳｎ層２ｂで構成し、まず低融点Ｐｂ
Ｓｎ層２ｂが溶融される温度で低融点ＰｂＳｎ層２ｂを
溶融して半導体素子１を配線基板３に仮止め接合し、こ
の状態で半導体素子１が正常であるか否かを試験した結
果、半導体素子１が不良の場合には、薄膜の低融点Ｐｂ
Ｓｎ層２ｂが溶融される温度で低融点ＰｂＳｎ層２ｂを
溶融して半導体素子１を配線基板３から取り外すように
している。このように、半導体素子１を配線基板３から
取り外す際、厚膜の高融点ＰｂＳｎ層２ａは溶融されず
薄膜の低融点ＰｂＳｎ層２ｂ部分のみ溶融することがで
きるため、従来の単層のバンプ電極全てを溶融して半導
体素子を配線基板から取り外す場合よりも配線基板３側
に残存するバンプ材を極端に減らすことができる。従っ
て、半導体素子１のリペア（再ボンディング）作業を容
易にすることができる。
【０００８】
【実施例】以下、本発明を図面に基づいて説明する。 （第１実施例）図１は本発明の第１実施例に則した半導
体装置の構造を示す断面図である。図１において、１は
半導体素子であり、この半導体素子１上には膜厚 100μ
程度の高融点ＰｂＳｎ層２ａ（Ｐｂ＞90％）が形成さ
れ、更にこの高融点ＰｂＳｎ層２ａ上に膜厚数μ〜５μ
程度の低融点ＰｂＳｎ層２ｂ（Ｐｂ＝40％）がコートさ
れてなるバンプ電極２が形成されている。そして、３は
電極４が形成された配線基板である。
体装置の構造を示す断面図である。図１において、１は
半導体素子であり、この半導体素子１上には膜厚 100μ
程度の高融点ＰｂＳｎ層２ａ（Ｐｂ＞90％）が形成さ
れ、更にこの高融点ＰｂＳｎ層２ａ上に膜厚数μ〜５μ
程度の低融点ＰｂＳｎ層２ｂ（Ｐｂ＝40％）がコートさ
れてなるバンプ電極２が形成されている。そして、３は
電極４が形成された配線基板である。
【０００９】次に、フリップチップの接合工程について
説明する。まず、半導体素子１を配線基板３に対しフェ
ースダウンし、半導体素子１のバンプ電極２と配線基板
３の電極４を位置合わせして接触させた後、バンプ電極
２を構成する低融点ＰｂＳｎ層２ｂを190 ℃程度で加熱
溶融し、半導体素子１の低融点Ｐｂ５ｎ層２ｂを配線基
板３の電極４に接合することにより、半導体素子１を配
線基板３に仮止め接合する。この時、バンプ本体の高融
点ＰｂＳｎ層２ａは熱による変形は受けない。
説明する。まず、半導体素子１を配線基板３に対しフェ
ースダウンし、半導体素子１のバンプ電極２と配線基板
３の電極４を位置合わせして接触させた後、バンプ電極
２を構成する低融点ＰｂＳｎ層２ｂを190 ℃程度で加熱
溶融し、半導体素子１の低融点Ｐｂ５ｎ層２ｂを配線基
板３の電極４に接合することにより、半導体素子１を配
線基板３に仮止め接合する。この時、バンプ本体の高融
点ＰｂＳｎ層２ａは熱による変形は受けない。
【００１０】次に、半導体素子１と配線基板３が仮止め
接合された状態で電気的試験及びスクーニングを実施し
た結果、半導体素子１が不良の場合には、200 ℃程度で
低融点ＰｂＳｎ層２ｂを再加熱し溶融することにより配
線基板３より半導体素子１を取り外す。この時、バンプ
電極２を構成する厚膜の高融点ＰｂＳｎ層２ａは溶融せ
ず、薄膜の低融点ＰｂＳｎ層２ｂのみが溶融して、低融
点ＰｂＳｎ層２ｂ中のバンプ材（ＰｂＳｎ）が配線基板
３側に残存するが、量的に微小で有るため再ボンディン
グ時に問題とはならない。
接合された状態で電気的試験及びスクーニングを実施し
た結果、半導体素子１が不良の場合には、200 ℃程度で
低融点ＰｂＳｎ層２ｂを再加熱し溶融することにより配
線基板３より半導体素子１を取り外す。この時、バンプ
電極２を構成する厚膜の高融点ＰｂＳｎ層２ａは溶融せ
ず、薄膜の低融点ＰｂＳｎ層２ｂのみが溶融して、低融
点ＰｂＳｎ層２ｂ中のバンプ材（ＰｂＳｎ）が配線基板
３側に残存するが、量的に微小で有るため再ボンディン
グ時に問題とはならない。
【００１１】そして、上記試験により半導体素子１が良
品となった場合には、高融点ＰｂＳｎ層２ａが溶融する
温度（300 ℃〜350 ℃）に加熱してバンプ本体の高融点
ＰｂＳｎ層２ａを加熱溶融することにより半導体素子１
を配線基板３に本止め接合する。このように、本実施例
では、半導体素子１のバンプ電極２を高融点ＰｂＳｎ層
２ａと低融点ＰｂＳｎ層２ｂで構成し、まず低融点Ｐｂ
Ｓｎ層２ｂが溶融される温度で低融点ＰｂＳｎ層２ｂを
溶融して半導体素子１を配線基板３に仮止め接合し、こ
の状態で半導体素子１が正常であるか否かを試験した結
果、半導体素子１が不良の場合には、低融点ＰｂＳｎ層
２ｂを溶融される温度で低融点ＰｂＳｎ層２ｂを溶融し
て半導体素子１を配線基板３から取り外すようにしてい
る。このように、半導体素子１を配線基板３から取り外
す際、高融点ＰｂＳｎ層２ａは溶融されず低融点ＰｂＳ
ｎ層２ｂ部分のみ溶融することができるため、従来の単
層のバンプ電極全てを溶融して半導体素子を配線基板か
ら取り外す場合よりも配線基板３側に残存するバンプ材
（ＰｂＳｎ）を極端に減らすことができる。従って、半
導体素子１のリペア（再ボンディング）作業を容易にす
ることができる。
品となった場合には、高融点ＰｂＳｎ層２ａが溶融する
温度（300 ℃〜350 ℃）に加熱してバンプ本体の高融点
ＰｂＳｎ層２ａを加熱溶融することにより半導体素子１
を配線基板３に本止め接合する。このように、本実施例
では、半導体素子１のバンプ電極２を高融点ＰｂＳｎ層
２ａと低融点ＰｂＳｎ層２ｂで構成し、まず低融点Ｐｂ
Ｓｎ層２ｂが溶融される温度で低融点ＰｂＳｎ層２ｂを
溶融して半導体素子１を配線基板３に仮止め接合し、こ
の状態で半導体素子１が正常であるか否かを試験した結
果、半導体素子１が不良の場合には、低融点ＰｂＳｎ層
２ｂを溶融される温度で低融点ＰｂＳｎ層２ｂを溶融し
て半導体素子１を配線基板３から取り外すようにしてい
る。このように、半導体素子１を配線基板３から取り外
す際、高融点ＰｂＳｎ層２ａは溶融されず低融点ＰｂＳ
ｎ層２ｂ部分のみ溶融することができるため、従来の単
層のバンプ電極全てを溶融して半導体素子を配線基板か
ら取り外す場合よりも配線基板３側に残存するバンプ材
（ＰｂＳｎ）を極端に減らすことができる。従って、半
導体素子１のリペア（再ボンディング）作業を容易にす
ることができる。
【００１２】そして、半導体素子１が良品の場合は、高
融点ＰｂＳｎ層２ａが溶融される温度で高融点ＰｂＳｎ
層２ａを溶融して半導体素子１を配線基板３に本止め接
合しているため、半導体素子１を配線基板３に確実に接
続することができる。 （第２実施例）図２は本発明の第２実施例に則した半導
体装置の構造を示す断面図である。図２において、図１
と同一符号は同一または相当部分を示し、11ａは半導体
素子１上に形成された膜厚数 10〜100μ程度の高融点Ｐ
ｂＳｎ層であり、11ｂはこの高融点ＰｂＳｎ層11ａ上に
コートされ形成された膜厚数μ程度のＰｂ層であり、こ
の高融点ＰｂＳｎ層11ａとＰｂ層11ｂからバンプ電極11
が形成されている。そして、12は配線基板３の電極４上
にＳｎ鍍金され形成された膜厚数μ程度のＳｎ鍍金層で
ある。なお、Ｐｂ層11ｂ中のＰｂとＳｎ鍍金層12中のＳ
ｎとの重量比は４：６である。
融点ＰｂＳｎ層２ａが溶融される温度で高融点ＰｂＳｎ
層２ａを溶融して半導体素子１を配線基板３に本止め接
合しているため、半導体素子１を配線基板３に確実に接
続することができる。 （第２実施例）図２は本発明の第２実施例に則した半導
体装置の構造を示す断面図である。図２において、図１
と同一符号は同一または相当部分を示し、11ａは半導体
素子１上に形成された膜厚数 10〜100μ程度の高融点Ｐ
ｂＳｎ層であり、11ｂはこの高融点ＰｂＳｎ層11ａ上に
コートされ形成された膜厚数μ程度のＰｂ層であり、こ
の高融点ＰｂＳｎ層11ａとＰｂ層11ｂからバンプ電極11
が形成されている。そして、12は配線基板３の電極４上
にＳｎ鍍金され形成された膜厚数μ程度のＳｎ鍍金層で
ある。なお、Ｐｂ層11ｂ中のＰｂとＳｎ鍍金層12中のＳ
ｎとの重量比は４：６である。
【００１３】次に、フリップチップの接合工程について
説明する。まず、半導体素子１を配線基板３に対してフ
ェースダウンし、半導体素子１のバンプ電極11と配線基
板３の電極４を位置合わせして接触させた後、バンプ電
極11を構成するＰｂ層11ｂとＳｎ鍍金層12を190℃程度
（ＰｂとＳｎの共晶点付近）で加熱溶融し、ＰｂとＳｎ
を合金化して半導体素子１を配線基板３に仮止め接合す
る。この時、ＰｂとＳｎの重量比を４：６にしているた
め、ＰｂとＳｎが合金化されて低融点ＰｂＳｎ層が形成
される。なお、バンプ本体の高融点ＰｂＳｎ層11は熱に
よる変形は受けない。次に、半導体素子１と配線基板３
が仮止め接合された状態で電気的試験及びスクーニング
を実施した結果、半導体素子１が不良の場合には、200
℃程度でＰｂＳｎが合金化された低融点ＰｂＳｎ層を再
加熱し溶融することにより配線基板３より半導体素子１
を取り外す。この時、バンプ電極２を構成する高融点Ｐ
ｂＳｎ層11ａは溶融せず、薄膜部分のＰｂとＳｎが合金
化されたＰｂＳｎ層のみが溶融して、この低融点ＰｂＳ
ｎ層中のバンプ材（ＰｂＳｎ）が配線基板３側に残存す
るが、量的に微小で有るため再ボンディング時に問題と
はならない。
説明する。まず、半導体素子１を配線基板３に対してフ
ェースダウンし、半導体素子１のバンプ電極11と配線基
板３の電極４を位置合わせして接触させた後、バンプ電
極11を構成するＰｂ層11ｂとＳｎ鍍金層12を190℃程度
（ＰｂとＳｎの共晶点付近）で加熱溶融し、ＰｂとＳｎ
を合金化して半導体素子１を配線基板３に仮止め接合す
る。この時、ＰｂとＳｎの重量比を４：６にしているた
め、ＰｂとＳｎが合金化されて低融点ＰｂＳｎ層が形成
される。なお、バンプ本体の高融点ＰｂＳｎ層11は熱に
よる変形は受けない。次に、半導体素子１と配線基板３
が仮止め接合された状態で電気的試験及びスクーニング
を実施した結果、半導体素子１が不良の場合には、200
℃程度でＰｂＳｎが合金化された低融点ＰｂＳｎ層を再
加熱し溶融することにより配線基板３より半導体素子１
を取り外す。この時、バンプ電極２を構成する高融点Ｐ
ｂＳｎ層11ａは溶融せず、薄膜部分のＰｂとＳｎが合金
化されたＰｂＳｎ層のみが溶融して、この低融点ＰｂＳ
ｎ層中のバンプ材（ＰｂＳｎ）が配線基板３側に残存す
るが、量的に微小で有るため再ボンディング時に問題と
はならない。
【００１４】そして、上記試験により半導体素子１が良
品となった場合は、高融点ＰｂＳｎ層11ａが溶融する温
度（300 ℃〜350 ℃）に加熱してバンプ本体の高融点Ｐ
ｂＳｎ層11ａを加熱溶融することにより半導体素子１を
配線基板３に本止め接合する。このように、本実施例で
は半導体素子１のバンプ電極２を高融点ＰｂＳｎ層11ａ
とＰｂ層11ｂで構成するとともに、配線基板３の電極４
上にＳｎ鍍金層12を形成し、まずＰｂ層11ｂとＳｎ鍍金
層12が溶融される温度でＰｂ層11ｂとＳｎ鍍金層12を溶
融しＰｂとＳｎを合金化して半導体素子１を配線基板３
に仮止め接合し、この状態で半導体素子１が正常である
か否かを試験した結果、半導体素子１が不良の場合に
は、薄膜のＰｂとＳｎが合金化された低融点ＰｂＳｎ層
が溶融される温度で低融点ＰｂＳｎ層を溶融して半導体
素子１を配線基板３から取り外すようにしている。この
ように、半導体素子１を配線基板３から取り外す際、高
融点ＰｂＳｎ層11ａは溶融されず薄膜の低融点のＰｂＳ
ｎ層部分のみを溶融することができるため、従来の単層
のバンプ電極全てを溶融して半導体素子を配線基板から
取り外す場合よりも、配線基板３側に残存するバンプ材
（ＰｎＳｎ）を極端に減らすことができる。従って、半
導体素子１のリペア（再ボンディング）を容易にするこ
とができる。
品となった場合は、高融点ＰｂＳｎ層11ａが溶融する温
度（300 ℃〜350 ℃）に加熱してバンプ本体の高融点Ｐ
ｂＳｎ層11ａを加熱溶融することにより半導体素子１を
配線基板３に本止め接合する。このように、本実施例で
は半導体素子１のバンプ電極２を高融点ＰｂＳｎ層11ａ
とＰｂ層11ｂで構成するとともに、配線基板３の電極４
上にＳｎ鍍金層12を形成し、まずＰｂ層11ｂとＳｎ鍍金
層12が溶融される温度でＰｂ層11ｂとＳｎ鍍金層12を溶
融しＰｂとＳｎを合金化して半導体素子１を配線基板３
に仮止め接合し、この状態で半導体素子１が正常である
か否かを試験した結果、半導体素子１が不良の場合に
は、薄膜のＰｂとＳｎが合金化された低融点ＰｂＳｎ層
が溶融される温度で低融点ＰｂＳｎ層を溶融して半導体
素子１を配線基板３から取り外すようにしている。この
ように、半導体素子１を配線基板３から取り外す際、高
融点ＰｂＳｎ層11ａは溶融されず薄膜の低融点のＰｂＳ
ｎ層部分のみを溶融することができるため、従来の単層
のバンプ電極全てを溶融して半導体素子を配線基板から
取り外す場合よりも、配線基板３側に残存するバンプ材
（ＰｎＳｎ）を極端に減らすことができる。従って、半
導体素子１のリペア（再ボンディング）を容易にするこ
とができる。
【００１５】そして、半導体素子１が良品の場合には、
厚膜の高融点ＰｂＳｎ層11ａが溶融される温度で高融点
ＰｂＳｎ層11ａを溶融して半導体素子１を配線基板３に
本止め接合しているため、半導体素子１を配線基板３に
確実に接合することができる。
厚膜の高融点ＰｂＳｎ層11ａが溶融される温度で高融点
ＰｂＳｎ層11ａを溶融して半導体素子１を配線基板３に
本止め接合しているため、半導体素子１を配線基板３に
確実に接合することができる。
【００１６】
【発明の効果】本発明によれば、半導体素子のバンプ電
極を加熱再溶融して配線基板から半導体素子を引き剥が
す際、バンプ材を配線基板側に残存し難くしてバンプ材
の除去を容易にすることができ、半導体素子のリペア作
業を容易にすることができるという効果がある。
極を加熱再溶融して配線基板から半導体素子を引き剥が
す際、バンプ材を配線基板側に残存し難くしてバンプ材
の除去を容易にすることができ、半導体素子のリペア作
業を容易にすることができるという効果がある。
【図１】本発明の第１実施例に則した半導体装置の構造
を示す断面図である。
を示す断面図である。
【図２】本発明の第２実施例に則した半導体装置の構造
を示す断面図である。
を示す断面図である。
【図３】従来例の半導体装置の構造を示す断面図であ
る。
る。
１ 半導体素子 ２ バンプ電極 ２ａ 高融点ＰｂＳｎ層 ２ｂ 低融点ＰｂＳｎ層 ３ 配線基板 ４ 電極 11 バンプ電極 11ａ 高融点ＰｂＳｎ層 11ｂ Ｐｂ層 12 Ｓｎ鍍金層
Claims (3)
- 【請求項１】 半導体素子（１）上に高融点ＰｂＳｎ層
（２ａ）が形成され、更に該高融点ＰｂＳｎ層（２ａ）
上に低融点ＰｂＳｎ層（２ｂ）がコートされてなるバン
プ電極（２）を有し、該半導体素子（１）の該バンプ電
極（２）と配線基板（３）の電極（４）とが接合されて
なることを特徴とする半導体装置。 - 【請求項２】 半導体素子（１）上に高融点ＰｂＳｎ層
（11ａ）が形成され、更に該高融点ＰｂＳｎ層（11ａ）
上にＰｂ層（11ｂ）がコートされてなるバンプ電極（1
1）を有し、配線基板（３）の電極（４）上にＳｎ鍍金
されたＳｎ鍍金層（12）を有し、該半導体素子（１）の
該バンプ電極（11）と該配線基板（３）のＳｎ鍍金層
（12）とが接合されてなることを特徴とする半導体装
置。 - 【請求項３】 前記Ｐｂ層（11ａ）中のＰｂと前記Ｓｎ
鍍金層（12）中のＳｎとの重量比はおよそ４：６である
ことを特徴とする請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05566192A JP3193100B2 (ja) | 1992-03-13 | 1992-03-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05566192A JP3193100B2 (ja) | 1992-03-13 | 1992-03-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05259167A true JPH05259167A (ja) | 1993-10-08 |
| JP3193100B2 JP3193100B2 (ja) | 2001-07-30 |
Family
ID=13005034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05566192A Expired - Fee Related JP3193100B2 (ja) | 1992-03-13 | 1992-03-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3193100B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0766310A3 (en) * | 1995-09-27 | 1999-03-03 | International Business Machines Corporation | Solder bump structure |
| JP2007129220A (ja) * | 2005-10-31 | 2007-05-24 | Freescale Semiconductor Inc | 基板上に多層バンプを形成する方法 |
| US8829689B2 (en) | 2010-06-16 | 2014-09-09 | SK Hynix Inc. | Module substrate with feature for replacement of faulty chips, semiconductor module having the same, and method for manufacturing the semiconductor module |
| US8836145B2 (en) | 2004-06-03 | 2014-09-16 | International Rectifier Corporation | Power semiconductor device with reduced contact resistance |
-
1992
- 1992-03-13 JP JP05566192A patent/JP3193100B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6229220B1 (en) | 1995-06-27 | 2001-05-08 | International Business Machines Corporation | Bump structure, bump forming method and package connecting body |
| EP0766310A3 (en) * | 1995-09-27 | 1999-03-03 | International Business Machines Corporation | Solder bump structure |
| US8836145B2 (en) | 2004-06-03 | 2014-09-16 | International Rectifier Corporation | Power semiconductor device with reduced contact resistance |
| JP2007129220A (ja) * | 2005-10-31 | 2007-05-24 | Freescale Semiconductor Inc | 基板上に多層バンプを形成する方法 |
| US8829689B2 (en) | 2010-06-16 | 2014-09-09 | SK Hynix Inc. | Module substrate with feature for replacement of faulty chips, semiconductor module having the same, and method for manufacturing the semiconductor module |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3193100B2 (ja) | 2001-07-30 |
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