JPH05250231A

JPH05250231A - プログラム動作収集装置

Info

Publication number: JPH05250231A
Application number: JP4046894A
Authority: JP
Inventors: Toshio Awaji; 俊夫淡路
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-03-04
Filing date: 1992-03-04
Publication date: 1993-09-28

Abstract

(57)【要約】（修正有）【目的】オンライン多重処理のマルチプロセッシング
方式のプログラム処理装置において、各プログラムの走
行状況を把握し、リアルタイムでのプログラム相互間の
干渉を含むデバックを可能とする。【構成】プログラム処理装置内のプロセッサバスをモ
ニタした受信データのアドレス情報がどのプログラム領
域にあるかをプログラム領域判定回路３２₀〜３２_nで
判定し、その実行プログラムの収集メモリ３４に対する
ビット位置指定情報を出力するとともに、プログラム処
理装置のメモリのその時点におけるアクセスアドレスに
対応する収集メモリ３４のアドレス情報を読み出すため
の要求を出力し、収集メモリ３４の上記アクセスアドレ
スへの新たなビット情報の書き込み要求を収集制御回路
３３で出力する。さらに収集制御回路３３及び収集メモ
リ３４の出力から、その時点における実行プログラムの
アクセス箇所を示す情報を書き込み情報作成手段３５で
作成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電話交換機などにおける
プログラム制御システムにおいて、プログラムデバッグ
を行うためのプログラム動作収集装置に関する。

【０００２】

【従来の技術】電話交換機や電子計算機などのプログラ
ム制御システムにおいては、プログラムのデバッグ（de
bug)を行って、プログラムが正常に動作しているかを確
認するようにしている。

【０００３】図５は電話交換機システムにおいて、プロ
グラムデバッグを行うためのプログラム動作収集システ
ムを示す図である。同図において、１は局用交換機であ
り、この局用交換機１は概略的には、通話路装置２、こ
の通話路装置２を制御する通話路制御部３、プログラム
を格納したメインメモリ４、種々の処理を行うＣＰＵ
５、ディスプレイやプリンタあるいはファイルメモリな
どの入出力装置（Ｉ／Ｏ装置）６₁、６₂を制御するＩ
／Ｏ制御部７、バスモニタ８と、これら通話路制御部
３、メインメモリ４、ＣＰＵ５、Ｉ／Ｏ制御部７、バス
モニタ８が接続されるプロセッサバス９などから構成さ
れている。

【０００４】また、上記通話路装置２は、加入電話機１
０₁〜１０_nに対応して設けられる加入者回路（Subscr
iber Line Interface Circuit 、略してＳＬＩＣ）１１
₁〜１１_n、加入電話機を何台かを１つのグループとし
てまとめる集線装置（Line Concentrator 、略してＬ
Ｃ）１２、スイッチ部（ＳＷ）１３、トランク（ＴＲ
Ｋ）１４₁、１４₂、１４₃などにより構成され、この
通話路装置２は通常の交換機動作を行うものであり、こ
こではこれら各構成要素の個々の機能などについては省
略する。

【０００５】ところで、このように構成された局用交換
機１はその外部にプログラム動作収集装置１５が設けら
れ、前記バスモニタ８でモニタしたプログラムの実行状
況を逐次収集している。

【０００６】すなわち、局用交換機１では、メインメモ
リ４に格納されたプログラムに基づいてＣＰＵ５が各種
の処理を行うが、プロセッサバス９上に現れる処理の実
行状況をバスモニタ８が逐次モニタして、そのモニタし
た内容をプログラム動作収集装置１５が収集して、プロ
グラムの動作解析を行ったのち、ディスプレイ画面上な
どに表示するようにしている。

【０００７】このプログラム動作収集の具体例を図６、
図７に示す。図６はプログラムの動作を時系列的に収集
する方式で、プログラムを動的な動きとしてそのまま収
集することからダイナミックトレース方式とも呼ばれて
いる。このダイナミックトレース方式によるプログラム
実行結果の収集方式は、同図（ａ）のようなソースプロ
グラムを同図（ｂ）の如く、ＣＰＵ５固有の機械命令語
にアセンブリしたものをプログラム実行し、それを同図
（ｃ）のような状態で収集する。

【０００８】この図６で示したダイナミックトレースに
よるプログラム実行結果の収集例は、本発明の要旨とは
直接関係するものではないので、収集方法の一例として
示すのみにとどめ、詳細な説明は省略する。

【０００９】一方、図７で示すプログラム動作収集例
は、目的とするプログラムが走行した結果、メインメモ
リ４上のアクセスした箇所だけを記録する方式でこれを
上記ダイナミックトレース方式に対してマッピングトレ
ース方式と呼んでいる。

【００１０】図７で示すマッピングトレース方式は図６
（ｂ）で示したプログラムに基づいて実行したときのプ
ログラム動作収集例を示すものである。図７において、
斜線を施した部分がプログラムの実行命令部分である。
すなわち図６（ｂ）に示すプログラムは図６（ｃ）でわ
かるように、ヘキサデシマルの１００番地（デシマルで
は２５６番地）から始まっているので、ヘキサデシマル
の１００番地から１０５番地までを繰り返して実行した
ことを示し、また、図６（ｂ）におけるＭＯＶＲＢ、Ｄ
ＡＴＡ─Ｂ＃ＲＡのプログラムは、ヘキサデシマルの１
０００番地から１００Ｆ番地（デシマルに直すと、４０
９６番地から＋１５番地）のデータをヘキサデシマルの
２２００番地から２２０Ｆ番地へコピーしたことを示し
ている。

【００１１】このようにマッピングトレース方式による
プログラム動作収集方式では、プログラムが走行した結
果、メモリ上のアクセスした箇所だけが記録される。上
記した２つのトレース方式、つまり、ダイナミックトレ
ース方式とマッピングトレース方式において、ダイナミ
ックトレース方式は、プログラムが所定通りに走行して
いるかを確認するのに有効な方式であり、一方、マッピ
ングトレース方式は、プログラムが所定の領域のみにア
クセスしているか、領域外のアクセスが無いかの収集が
行える点、およびプログラムが走行したアドレスやメモ
リアクセスした領域、箇所が判るため、該当プログラム
のデバッグの進み具合の把握に有効な方式である。

【００１２】ここでは、上記２つのトレース方式のう
ち、本発明に関係するマッピングトレース方式について
さらに説明する。図８はマッピングトレース方式を行う
ための従来のプログラム動作収集装置の構成図である。
図８において、プログラム動作収集装置１５は、前記図
５で示したように、局用交換機１内に設けられたバスモ
ニタ８に接続されている。このバスモニタ８は、メイン
メモリ４、ＣＰＵ５、Ｉ／Ｏ制御部７とともにプロセッ
サバス９に接続され、メインメモリ４に格納されたプロ
グラムに基づいて実行される処理動作をモニタして、そ
のモニタした内容をプログラム動作収集装置１５に送る
ものである。

【００１３】このバスモニタ８は、プロセッサバス９上
に現れる信号、つまりアドレスストローブ信号（ＡＤ
Ｓ）、メインメモリ４にアクセスするかＩ／Ｏ制御部７
にアクセスするかを示す信号（Ｍ／ＩＯ）、リードライ
ト信号（Ｒ／Ｗ）、命令かオペランドかを示す信号（Ｉ
Ｐ）、アドレス情報（ＡＤ）などをモニタする。

【００１４】図９（ａ）〜（ｇ）はこれら各信号のタイ
ムチャートを示すものである。情報Ｍ／ＩＯ信号は、そ
の信号がハイレベル（“Ｈ”）のときメインメモリ４が
アクセスされ、ローレベル（“Ｌ”）のときＩ／Ｏ制御
部がアクセスされることを示し、またＲ／Ｗ信号は、そ
の信号が“Ｈ”のときリードサイクル、“Ｌ”のときラ
イトサイクルであることを示している。なお、同図にお
いてack 信号はacknawlege信号であり、アクセスが終了
したことを示す信号である。

【００１５】上記バスモニタ８にはプロセッサバス９か
ら図９（ａ）〜（ｇ）のようなタイミングで信号が入っ
てくる。そして、バスモニタ８のコントローラ１６はメ
インメモリ４から読み出したというアドレス情報または
メインメモリ４に書き込んだというアドレス情報を、ア
ドレスバッファ１７にラッチするとともに、同期信号Ｓ
ＹＮを作る。

【００１６】一方、プログラム動作収集装置１５は、主
としてデータ受信部１８と、データバス１９に接続され
たプログラム領域判定回路２０、収集制御回路２１、収
集メモリ２２から構成され、さらに上記データバス１９
にマルチプロセッサユニット（ＭＰＵ）２３、Ｉ／Ｏ制
御部２４などが接続された構成となっている。

【００１７】そして、上記データ受信部１８では、バス
モニタ８からの同期信号ＳＹＮに同期して、Ｒ／Ｗ信号
をフリップフロップ２５、ＩＰ信号をフリップフロップ
２６、アドレス情報をアドレスレジスタ２７にそれぞれ
取り込む。取り込まれたこれらの信号はプログラム領域
判定回路２０に与えられ、所定のプログラム領域内での
アクセスであるか否かの判定が行われ、所定の領域内の
アクセスである場合、その判定出力を収集制御回路２１
に送る。これにより収集制御回路２１は、収集メモリ２
２に対して、収集メモリ２２の所定アドレス（メインメ
モリ４のアクセスアドレスに対応するアドレス）のビッ
トを“０”から“１”とする。

【００１８】上記収集メモリ２２は局用交換機のメイン
メモリ４と同等のアドレス空間を持つもので、ここで
は、１メガワード（ＭＷ）×１bit の容量を持ってい
る。このようにして、プログラム領域判定回路２０で目
的のプログラムの走行が検出されると、そのプログラム
のメモリアクセス（命令読み出し、データの書き込みな
ど）番地に対応する収集メモリ２２のアドレス位置のデ
ータが“０”から“１”にセットされる。

【００１９】これを図１０により説明する。図１０はマ
ッピングトレース方式における収集例の概要を示すもの
で、収集対象となるプログラムの動きに対する収集メモ
リ２２の内容を示すものである。同図において、まず収
集メモリ２２は上記したように、１ＭＷ×１bit の容量
であり、１Ｗにつき１ビットのメモリである。これをま
ず、オールクリアして初期値をオール“０”とする。そ
してたとえば命令読み出しがヘキサデシマルの１００番
地から始まるとすれば、この１００番地に対応する収集
メモリのアドレスビットを“０”から“１”とする。同
様にデータリードやデータストアされたアドレスに対応
する収集メモリのアドレスビットを“０”から“１”と
する。

【００２０】このようにプログラムが走行して、アクセ
スされた箇所に対応する収集メモリ２２のアドレスビッ
トが“０”から“１”にセットされて行く。これにより
収集メモリ２２の内容を読み出してディスプレイ画面上
に表示させれば、メインメモリ４上のアクセスした箇所
が判り、該当プログラムの進み具合の把握を行うことが
できる。

【００２１】

【発明が解決しようとする課題】上記した従来のマッピ
ングトレース方式では、１つのプログラムにおけるプロ
グラム動作収集においては有効である。

【００２２】しかしながら、交換機などにおいては、オ
ンライン多重処理を行っており、いくつものプログラム
を実行管理プログラムに基づいて選択して動作させるの
が一般的である。

【００２３】たとえば、図１１に示すように処理プログ
ラムａ、ｂ、・・・ｎがあって、これを実行管理プログ
ラム（Executive プログラム、略してＥＸＣ）の制御
で、ある時点では処理プログラムａを実行して、次に処
理プログラムｂ、さらに優先順位の高い処理プログラム
があれば、割り込みをかけてそれを実行するというよう
な制御を行う。

【００２４】この動作例を示したものが図１２である。
同図によれば、ベーシックには実行管理プログラムＥＸ
Ｃが走行しており、ここで処理プログラムａを起動させ
る要求があると、処理プログラムａを実行し、この処理
プログラムａの実行中に割り込みが入ったとすると、ま
ず一旦、ＥＸＣに戻り、このＥＸＣでその割り込み内容
を解析し、それが処理プログラムｃの起動要求である
と、処理プログラムｃを実行させる。そして、処理プロ
グラムｃの実行が終了すると、リターンしてＥＸＣに戻
り、このＥＸＣで後処理を行ったのち、実行を中断して
いた処理プログラムａの続きを行う。この処理プログラ
ムａの実行が終了するとＥＸＣに戻り、次の要求により
たとえば処理プログラムｂの実行に入るというような処
理を行う。すなわち、多重処理であっても、制御を行う
ＣＰＵは１つであるため、いくつものプログラムを同時
には実行させることはできず、上記のようにある時点で
は処理プログラムａを、次に処理プログラムｃをという
ような制御が行われる。しかし、全体としてみれば複数
のプログラムによるオンライン多重処理を行っているこ
とになる。

【００２５】このようなオンライン多重処理にあって
は、複数のプログラムが相互に作用しあうため、単一プ
ログラムで走行する場合とは大きく異なった状況が出現
する。このため、従来の単一プログラムのマッピングト
レース方式では充分なデバッグが行うのは困難である。
また複数のプログラムが相互に作用し合う状況でのバグ
（Bug)は検出が困難であり、サービス開始後に問題が発
生するなどの重大な影響を及ぼすことにもなる。

【００２６】本発明は、多重処理状況下での各プログラ
ムの走行状況の把握を適確に行え、リアルタイムでのプ
ログラム相互の干渉を含むデバッグを可能とするプログ
ラム動作収集装置を実現することを目的とする。

【００２７】

【課題を解決するための手段】図１は本発明原理を説明
するプログラム動作収集装置の構成図である。同図にお
いて、３１はデータ受信部でありこれは図８で示したデ
ータ受信部１８と同じである。プログラム領域判定回路
３２₀〜３２_nは図１１で説明した実行管理プログラム
ＥＸＣと処理プログラムａ、ｂ、・・・、ｎに対応して
設けられている。

【００２８】収集制御回路３３は、上記プログラム領域
判定回路３２₀〜３２_nからの信号により、現在走行中
である処理プログラムを識別し、その処理プログラムに
対応する収集メモリ３４上のビット位置情報を出力す
る。たとえば、処理プログラムａが現在実行中のプログ
ラムであるとすると、プログラム領域判定回路３２₀〜
３２_nから、処理プログラムａのみが実行していること
を示す信号を受けてそれに対応するビット位置を指定情
報として、処理プログラムａに対応するビット位置指定
情報を“１”、他の処理プログラムのビット位置指定情
報を“０”として出力する。

【００２９】上記収集メモリ３４は、この発明が適用さ
れるプログラム処理装置のメインメモリ（たとえば図５
で示したメインメモリ４）と同等のアドレス空間を有
し、図２に示すように、アドレス方向１メガワード（Ｍ
Ｗ）×ビット方向ｎビットの容量を有している。すなわ
ち、この収集メモリ３４はビット方向において、＃０ビ
ットは実行管理プログラムＥＸＣに、＃１ビットは処理
プログラムａに、＃２ビットは処理プログラムｂに・・
・というように、各＃０〜＃ｎビットと各プログラムと
を対応付けている。

【００３０】また、図１においては、３５は上記収集制
御回路３３からのビット位置指定情報を受けて、収集メ
モリ３４に書き込むための情報、つまりアドレス箇所を
表示する情報を作成する書き込み情報作成手段であり、
メモリデータレジスタ（ＭＤＲ）３６とオア回路３７で
構成されている。

【００３１】情報ＭＤＲ３６はメインメモリ上のアクセ
スされたアドレスに対応する収集メモリ３４のアドレス
の＃０〜＃ｎビットのデータを格納するものである。た
とえば、現在実行中のプログラムが処理プログラムｉと
し、メインメモリのヘキサデシマル１００番地のアドレ
スをアクセスしていたとすると、そのアドレス（１００
番地）に対応する収集メモリ３４のアドレスの＃０〜＃
ｎビットの情報（初期値は「０００・・・・０」）を格
納する。

【００３２】そして上記収集制御回路３３からのビット
位置指定情報とＭＤＲ３６の出力はオア回路７で倫理和
がとられて収集メモリ３４の上記アドレスに書き込まれ
る。つまりこの場合、１００番地のアドレスに対応する
収集メモリ３４のアドレスにｉビット目が“１”となっ
た情報「００・・・０１０・・・０」が書き込まれる。

【００３３】

【作用】情報したように本発明では、複数のプログラム
があって、その複数のプログラムのうち、たとえば処理
プログラムｉを実行していたとすると、プログラム領域
判定回路３２₀〜３２_nのうち、プログラムｉに対応す
るプログラム領域判定回路の出力のみが“１”（他のプ
ログラム領域判定回路出力は“０”）となり、これによ
り収集制御回路３３では、ビット位置指定情報として、
＃ｉビット目が“１”となった情報「００・・・０１０
・・・０」を出力する。

【００３４】一方、ＭＤＲ３６にはメインメモリにおけ
るプログラムｉの実行アドレス（これを１００番地とす
る）に対応する収集メモリのアドレス（１００番地）の
＃０〜＃ｎビットの情報（初期値はオール“０”）が格
納され、この格納された情報と上記ビット位置指定情報
「００・・・０ｉ０・・・０」とをオア回路３７で論理
和をとって、その論理和出力「００・・・０１０・・・
０」を収集メモリ３４の１００番地のアドレスに書き込
む。

【００３５】これにより、収集メモリ３４には、そのと
き走行しているプログラムに対応するビットで、かつメ
インメモリ上の実行アドレスに対応する収集メモリ３４
のアドレスに“１”が書き込まれて行く。このようにし
て収集メモリ３４に書き込まれた内容をディスプレイ画
面上などに表示することにより多重処理状況下で複数の
プログラムの走行状況の把握が行え、リアルタイムでの
相互の干渉を含むデバッグが可能となる。

【００３６】図３は上記のようにして書き込まれた収集
メモリ３４の内容の一例を示すもので、同図により、プ
ログラム動作の検証例について説明する。収集メモリ３
４は前記したように、ビット方向においては、＃０ビッ
トから＃ｎビットまでを、実行管理プログラムＥＸＣは
＃０ビットに、処理プログラムａは＃１ビットに、処理
プログラムｂは＃２ビットに、処理プログラムｎは＃ｎ
ビットにというように対応付けている。そして、ワード
方向（アドレス方向）は、ここでは同図に示すように、
ＥＸＣプログラム領域、処理プログラムａ領域、処理プ
ログラムｂ領域・・・、さらに共通データ領域、ＥＸＣ
プログラム専用データ領域、処理プログラムａ専用デー
タ領域、処理プログラムｂ専用データ領域・・・という
ように、メインメモリ４のアドレスに対応してアドレス
を分割している。

【００３７】ここで、前記したような手段でプログラム
動作収集を行った結果についての検証を行うには、ワー
ド方向のチェック及び同一アドレスのビット方向のチェ
ックの両方を行う。

【００３８】まず、ワード方向のチェックは、たとえ
ば、処理プログラムａに着目して、収集メモリ３４の＃
１に“１”の立っているアドレスを検索すると、（イ）
の部分の“１”は処理プログラムａが自己の領域内での
所定の実行結果を示すものである。また（ロ）の部分の
“１”は処理プログラムａより処理プログラムｂをＣＡ
ＬＬしていることを示し、（ハ）の部分の“１”は、本
来ＣＡＬＬされるべきでない処理プログラムＺが起動さ
れていることを示している。

【００３９】また、専用データ領域においても、所定の
領域以外をアクセスしているか否かの確認が可能であ
る。このようにワード方向のチェックにより、処理プロ
グラムのＣＡＬＬ関係や使用領域の妥当性の検証が行え
る。

【００４０】これに対し、同一アドレスのビット方向の
チェックでは、（ニ）の如く処理プログラムｉが処理プ
ログラムａの領域をアクセスしていることがわかり専用
データ領域において、所定外のプログラムからのアクセ
スがあったことが即座に判明する。つまりこの同一アド
レスのビット方向のチェックはメモリ割り付けの観点か
らアクセスが正常か否かを容易に検証できる。

【００４１】以上説明したように、多重処理状況下で各
プログラムの走行状況が把握され、リアルタイムでのプ
ログラム相互の干渉を含むデバッグが可能となる。

【００４２】

【実施例】次に本発明の実施例を説明する。図４は同実
施例の構成図であり、図１と同一部分には同一符号が付
されている。なおこの実施例ではプログラム数はＰ₀，
Ｐ ₁，・・・Ｐ_nのｎ＋１個のプログラムとし、それに
対応してプログラム領域判定回路も３２₀，３２₁・・
・３２_nのｎ＋１個、さらに収集メモリ３４のビット方
向のビット数も＃０〜＃ｎのｎ＋１ビットとして説明す
る。

【００４３】プログラム領域判定回路３２₀〜３２
_nは、プログラム領域が予め格納された２つのレジスタ
４１₁、４１₂、これらレジスタ４１₁、４１₂の内容
とデータ受信部図３１からのアドレス情報とを比較する
２つのマグニチュードコンパレータ（以下ＭＧＣとい
う）４２₁、４２₂、アンド回路４３、４４、オア回路
４５、フリップフロップ４６などにより構成されてい
る。

【００４４】上記２つのレジスタ４１₁、４１₂のう
ち、レジスタ４１₁にはそのプログラム領域判定回路に
対応するプログラム（たとえばプログラム領域判定回路
３２₁の場合はプログラムＰ₁）のメインメモリ４上に
おけるプログラム領域の先頭アドレス（たとえば１００
番地）が格納されている。これに対してレジスタ４１₂
には、対応するプログラム（たとえばプログラムＰ₁）
のメインメモリ４上におけるプログラム領域の終了アド
レス（たとえば２００番地）が格納されている。

【００４５】また、ＭＧＣ４２₁はデータ受信部３１か
らのアドレス値（これをＡＤとする）とレジスタ４１₁
に格納された先頭アドレス値（これをＡＩとする）とを
比較するもので、ＡＤ＝ＡＩのときは、その比較出力を
オア回路４５に送出し、ＡＩ＜ＡＤのときはその比較出
力をアンド回路４４に送出する。一方ＭＧＣ４２₂はデ
ータ受信部３１からのアドレス値ＡＤとレジスタ４１₂
に格納された終了アドレス値（これをＡＥとする）とを
比較するもので、ＡＤ＝ＡＥのときは、その比較出力を
上記オア回路４５に送出し、ＡＤ＜ＡＥのときは、その
比較出力を上記アンド回路４４に送出する。

【００４６】これにより、データ受信部３１からのアド
レス値ＡＤが、ＡＩ≦ＡＤ≦ＡＥであるとき、オア回路
４５から“１”出力が出される。このオア回路４５から
の出力は、フリップフロップ４６に与えられる。このよ
うにアドレス値ＡＤが領域内の場合、本アドレス情報が
命令アドレスか否かをＩＰ信号と同期信号ＳＹＮとをア
ンド回路４３により論理積をとることにより識別し、命
令アドレスであれば、その論理積出力によりフリップフ
ロップ４６をセットする。このフリップフロップ４６は
領域外になるとリセットする。つまり、プログラム領域
判定回路３２₀〜３２_nのうち、出力が“１”となって
いるプログラム領域判定回路に対応するプログラムがそ
の時点での実行プログラムである。たとえば、プログラ
ム領域判定回路３２₁からの出力が“１”となっていれ
ば、プログラムＰ₁が実行中となっている。

【００４７】上記各プログラム領域判定回路３２₀〜３
２_nの出力は収集制御回路３３を介してオア回路３７に
送られる。上記収集制御回路３３は、フリップフロップ
５１、５２、アンド回路５３、オア回路５４などから構
成され、上記フリップフロップ５１にはデータ受信部３
１からのＳＹＮ信号が与えられるとともに、上記オア回
路５４の各入力端子には、各プログラム領域判定回路３
２₀〜３２_nからの出力が与えられる。

【００４８】この収集制御回路３３では、データ受信部
３１からのＳＮＹ信号を受信すると、フリップフロップ
５１をセットする。これによりＭＤＲ３６を起動させ、
収集メモリ３４の内容をＭＤＲ３６に格納する。このと
きＭＤＲ３６に格納される内容は、データ受信部３１か
らのアドレス情報に対応する収集メモリ３４のアドレス
（このアドレスをここでは１００番地とする）の＃０〜
＃ｎビットの内容が格納される。つまり初期状態であれ
ば、＃０〜＃ｎビットの内容として、「００・・・０」
がＭＤＲ３６に格納される。

【００４９】一方、各プログラム領域判定回路３２₀〜
３２_nからの出力は、オア回路３７に与えられるが、こ
のとき、プログラムＰ₀が実行中であったとすると、プ
ログラム領域判定回路３２₀の出力が“１”で他のプロ
グラム領域判定回路３２₁〜３２_nの出力は“０”とな
っている。

【００５０】また、上記フリップフロップ５１がセット
された後、フリップフロップ５２もセットされるが、こ
のフリップフロップ５２のセット出力と、オア回路５４
からの出力（いずれか１つのプログラム領域判定回路か
らの“１”出力）とをアンド回路５３により論理積をと
って、その論理積出力をメモリライト信号として出力す
る。

【００５１】これにより、上記ＭＤＲ３６の出力「００
・・・０」と各プログラム領域判定回路３２₀，３
２₁，・・・３２_nからの出力（この場合、「１０・・
・０」）とをオア回路３６で論理和をとって、その論理
和出力「１０・・・０」を上記メモリライト信号により
収集メモリ３４の上記アドレス（１００番地）に書き込
む。

【００５２】したがって、収集メモリ３４の上記したア
ドレスには、＃０ビットは“１”が書き込まれ、他の＃
１〜＃ｎのビットには“０”がそれぞれ書き込まれる。
このようにして、収集メモリ３４には、その時点で実行
している各プログラムに対応したビットで、かつメイン
メモリのアクセスアドレスに対応したアドレスに、その
プログラムの動作状況が逐一書き込まれて行く。

【００５３】これにより、動作状況が書き込まれた収集
メモリ３４の内容をディスプレイ画面上に表示して、前
記本発明原理の項で説明したようなチェック（図３参
照）を行うことにより、プログラムの正常性の検証を行
うことができる。

【００５４】

【発明の効果】本発明によれば、プログラムの走行によ
ってメインメモリ上のアクセスした箇所を記録するプロ
グラム動作収集において複数のプログラムに対応付けて
収集メモリのビット数を拡大し、対応するビットに各プ
ログラムの動作状況を記録するようにしたので、多重処
理状況下における各プログラムの動作状況の把握が行
え、リアルタイムでのプログラム相互の干渉を含むデバ
ッグが可能となり、オンラインリアルタイムの多重処理
プログラムの有効なデバッグが可能となる。

【図面の簡単な説明】

【図１】本発明の原理を説明する構成図である。

【図２】本発明による収集メモリの構成を示す図であ
る。

【図３】本発明による収集メモリの具体的な書き込み例
を示す図である。

【図４】本発明の実施例によるプログラム動作収集装置
の構成図である。

【図５】プログラム動作収集を説明する全体のシステム
構成図である。

【図６】プログラム動作収集の一例（ダイナミックトレ
ース方式）を示す図である。

【図７】プログラム動作収集の一例（マッピングトレー
ス方式）を示す図である。

【図８】従来のプログラム動作収集装置の構成図であ
る。

【図９】図８のバスモニタでモニタされる信号のタイム
チャートである。

【図１０】従来のプログラム動作収集を説明する図であ
る。

【図１１】マルチプロセッサ方式におけるプログラム構
成を説明する図である。

【図１２】マルチプロセッサ方式におけるプログラムの
具体的な実行状況を説明する図である。

【符号の説明】

３１データ受信部３２₀〜３２_n プログラム領域判定回路３３収集制御回路３４収集メモリ３５書き込み情報作成手段

Claims

【特許請求の範囲】

【請求項１】複数のプログラム領域に対応してそれぞ
れのプログラム領域にアドレスが分割されたプログラム
処理装置内のメモリのアクセス箇所を、上記プログラム
処理装置内のプロセッサバス上に現れるデータをモニタ
することにより記録するプログラム動作収集装置におい
て、プロセッサバスをモニタしたデータを受けるデータ受信
部（３１）と、このデータ受信部（３１）で受けたデータのアドレス情
報が上記プログラム処理装置のメモリのどのプログラム
領域にあるかを判定して、その時点における実行プログ
ラムを示す信号を出力するプログラム領域判定回路（３
２₀〜３２_n）と、上記プログラム処理装置内のメモリと同等のアドレス空
間を有するとともに、各アドレス毎に上記複数のプログ
ラム数に対応したビット数を有する収集メモリ（３４）
と、上記プログラム領域判定回路（３２₀〜３２_n）からの
その時点における実行プログラムを示す信号を受けて、
その実行プログラムの収集メモリ（３４）に対するビッ
ト位置指定情報を出力するとともに、上記プログラム処
理装置のメモリのその時点におけるアクセスアドレスに
対応する収集メモリ（３４）のアドレスのビット情報を
読み出すための要求を出力し、さらに収集メモリ（３
４）の上記アクセスアドレスへの新たなビット情報の書
き込み要求を出力する収集制御回路（３３）と、この収集制御回路（３３）からの上記ビット位置指定情
報と上記収集メモリ（３４）から読み出されたビット情
報から、新たなビット情報としてその時点で実行プログ
ラムのアクセス箇所を示す情報を作成する書き込み情報
作成手段（３５）と、を有したことを特徴とするプログラム動作収集装置。
【請求項２】上記プログラム領域判定回路（３２₀〜
３２_n）は、上記プログラム処理装置のメモリに格納さ
れた複数のプログラムに対応して設けられ、それぞれ対
応するプログラムの先頭アドレスを格納したレジスタ
（４１₁）と、終了アドレスを格納したレジスタ（４２
₂）と、データ受信部（３１）を介して送られてくるア
ドレス情報が上記レジスタ（４１₁、４１₂）に格納さ
れたアドレス値の範囲であるか否かを比較するそれぞれ
の比較手段（４１₁、４１₂）とを設けるとともに、上
記データ受信部（３１）を介して送られてアドレス情報
が上記設定されたアドレス値の範囲内で、かつそのアド
レス情報が命令アドレスの場合に活性状態となるフリッ
プフロップ（４６）とを主構成要素とすることを特徴と
する請求項１記載のプログラム動作収集装置。
【請求項３】上記書き込み情報作成手段（３５）は、
レジスタ（３６）、オア回路（３７）を主構成要素と
し、上記収集制御回路（３３）からのビット情報読み出
し要求により、上記レジスタ（３６）に上記プログラム
処理装置のメモリのその時点におけるアクセスアドレス
に対応する収集メモリ（３４）のアドレスのビット情報
を格納し、このレジスタ（３６）の内容と上記収集制御
回路（３３）からのビット位置指定情報とを上記オア回
路（３７）で論理和をとって、上記収集制御回路（３
３）からのビット情報書き込み要求により、その論理和
出力を収集メモリ（３４）の上記アドレスへの書き込み
情報として出力することを特徴とする請求項１記載のプ
ログラム動作収集装置。