JPH05241949A - プライオリティ制御方式 - Google Patents
プライオリティ制御方式Info
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- JPH05241949A JPH05241949A JP4325192A JP4325192A JPH05241949A JP H05241949 A JPH05241949 A JP H05241949A JP 4325192 A JP4325192 A JP 4325192A JP 4325192 A JP4325192 A JP 4325192A JP H05241949 A JPH05241949 A JP H05241949A
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Abstract
(57)【要約】
【目的】 アクセス種間のスループットが極端に相違し
ないようになったプライオリティ制御方式を提供するこ
とを目的としている。 【構成】 二種（ストアとフェッチ）のアクセス要求を
発行できる少なくとも一つ以上のアクセス要求源と、複
数のバンクにインタリーブされた主記憶と、アクセス要
求の優先順位を決定するプライオリティ決定回路と、プ
ライオリティ決定回路の決定した優先順位に従ってポー
トに保持されているアクセス要求を主記憶へ発信するア
クセス要求処理部とを備えるデータ処理装置において、
プライオリティ決定回路の各ポート毎に、ポートに一つ
のアクセス要求が保持されている時間を計測する時間計
測手段を設け、時間計測手段で計測された時間を優先順
位決定の要素として用いるものである。本発明によれ
ば、ポートに長時間滞留しているアクセス要求を優先的
に主記憶へ送ることが可能となる。
ないようになったプライオリティ制御方式を提供するこ
とを目的としている。 【構成】 二種（ストアとフェッチ）のアクセス要求を
発行できる少なくとも一つ以上のアクセス要求源と、複
数のバンクにインタリーブされた主記憶と、アクセス要
求の優先順位を決定するプライオリティ決定回路と、プ
ライオリティ決定回路の決定した優先順位に従ってポー
トに保持されているアクセス要求を主記憶へ発信するア
クセス要求処理部とを備えるデータ処理装置において、
プライオリティ決定回路の各ポート毎に、ポートに一つ
のアクセス要求が保持されている時間を計測する時間計
測手段を設け、時間計測手段で計測された時間を優先順
位決定の要素として用いるものである。本発明によれ
ば、ポートに長時間滞留しているアクセス要求を優先的
に主記憶へ送ることが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、データ処理装置におけ
るプライオリティ制御方式の改良に関するものである。
るプライオリティ制御方式の改良に関するものである。
【０００２】
【従来の技術】計算機システムは、二種（フェッチとス
トア）のアクセス要求を発行できる複数のアクセス要求
源と、複数バンクにインタリーブされた主記憶と、アク
セス要求の優先順位を決定するプライオリティ決定回路
と、プライオリティ決定回路の決定した優先順位に従っ
てアクセス要求を主記憶に発信するアクセス要求処理部
とを有している。この種の計算機システムにおいては、
ストア・アクセスはプライオリティが取れてからデータ
の整列（アライン）を行うため、プライオリティが取れ
てから実際に主記憶にデータが到達する迄に時間がかか
る。フェッチには此のようなインタバルがないので、こ
の間に同一アドレスがフェッチされると、データの参照
順序が保証されない場合が起こる。
トア）のアクセス要求を発行できる複数のアクセス要求
源と、複数バンクにインタリーブされた主記憶と、アク
セス要求の優先順位を決定するプライオリティ決定回路
と、プライオリティ決定回路の決定した優先順位に従っ
てアクセス要求を主記憶に発信するアクセス要求処理部
とを有している。この種の計算機システムにおいては、
ストア・アクセスはプライオリティが取れてからデータ
の整列（アライン）を行うため、プライオリティが取れ
てから実際に主記憶にデータが到達する迄に時間がかか
る。フェッチには此のようなインタバルがないので、こ
の間に同一アドレスがフェッチされると、データの参照
順序が保証されない場合が起こる。
【０００３】従って、ストア・アクセスには余分なバン
ク・ビジーを立てることによって、プライオリティが取
れてから実際に主記憶にデータが到達する迄にフェッチ
が割り込まないことを保証している。このため、先行ス
トアから後続のフェッチに対して長いビジーが見える。
ストア・アクセスが連続した場合には、フェッチに対し
て多くのバンクが同時にビジーに見えるが、バンク数が
十分に大きければ、フェッチのスループットは問題にな
るほど低下しない。上記のような計算機システムにおけ
るプライオリティ制御方式では、ポートにアクセス要求
が保持されている時間を優先順位の決定要素としては積
極的に用いていなかった。
ク・ビジーを立てることによって、プライオリティが取
れてから実際に主記憶にデータが到達する迄にフェッチ
が割り込まないことを保証している。このため、先行ス
トアから後続のフェッチに対して長いビジーが見える。
ストア・アクセスが連続した場合には、フェッチに対し
て多くのバンクが同時にビジーに見えるが、バンク数が
十分に大きければ、フェッチのスループットは問題にな
るほど低下しない。上記のような計算機システムにおけ
るプライオリティ制御方式では、ポートにアクセス要求
が保持されている時間を優先順位の決定要素としては積
極的に用いていなかった。
【０００４】
【発明が解決しようとする課題】フェッチに対して多く
のバンクがビジーに見える此の種の計算機システムにお
いては、インタリーブ数が大きい場合には問題がない
が、インタリーブ数が小さくなると、ストア・アクセス
が連続的に発信されたときには、フェッチに対して全て
のバンクがビジーになる。従来の技術では、ポートに保
持されている時間をプライオリティの決定要素して用い
ていないため、フェッチ・アクセスは必要なバンクのビ
ジーが全て解除されるまで、場合によっては非常に長時
間、ポートに保持される。その結果、フェッチのアクセ
スのスループットがストア・アクセスのスループットに
比べて非常に低くなる恐れがある。本発明は、この点に
鑑みて創作されたものであって、アクセス種間のスルー
プットが極端に相違しないようになったプライオリティ
制御方式を提供することを目的としている。
のバンクがビジーに見える此の種の計算機システムにお
いては、インタリーブ数が大きい場合には問題がない
が、インタリーブ数が小さくなると、ストア・アクセス
が連続的に発信されたときには、フェッチに対して全て
のバンクがビジーになる。従来の技術では、ポートに保
持されている時間をプライオリティの決定要素して用い
ていないため、フェッチ・アクセスは必要なバンクのビ
ジーが全て解除されるまで、場合によっては非常に長時
間、ポートに保持される。その結果、フェッチのアクセ
スのスループットがストア・アクセスのスループットに
比べて非常に低くなる恐れがある。本発明は、この点に
鑑みて創作されたものであって、アクセス種間のスルー
プットが極端に相違しないようになったプライオリティ
制御方式を提供することを目的としている。
【０００５】
【課題を解決するための手段】図１は本発明の原理説明
図である。同図に示すように、請求項１のプライオリテ
ィ制御方式は、少なくとも二種のアクセス要求を発行で
きる少なくとも一つ以上のアクセス要求源と、複数のバ
ンクにインタリーブされた主記憶と、前記アクセス要求
源からのアクセス要求を受け付ける少なくとも二つ以上
のポートを持ち、各ポートのアクセス要求の内容と，ポ
ート間の競合と，前記主記憶のバンク毎のビジー状況と
からアクセス要求の優先順位を決定するプライオリティ
決定回路と、プライオリティ決定回路の決定した優先順
位に従って前記ポートに保持されているアクセス要求を
前記主記憶へ発信するアクセス要求処理部とを備えるデ
ータ処理装置において、プライオリティ決定回路の各ポ
ート毎に、ポートに一つのアクセス要求が保持されてい
る時間を計測する時間計測手段を持ち、その計測された
時間を優先順位決定の要素として用いることを特徴とす
るものである。請求項２のプライオリティ制御方式は、
請求項１において、時間計測手段としてカウンタを用い
ることを特徴とするものである。請求項３のプライオリ
ティ制御方式は、請求項１又は請求項２において、二つ
以上のアクセス要求源がある場合、これを認識する手段
を設け、特定のアクセス要求源からのアクセス要求につ
いてのみ、保持されている時間を計測することを特徴と
するものである。請求項４のプライオリティ制御方式
は、請求項３において、アクセス要求源を認識する手段
として、アクセス要求にアクセス要求源認識フラグを付
加することを特徴とするものである。請求項５のプライ
オリティ制御方式は、請求項３において、アクセス要求
源を認識する手段として、アクセス要求源とポートとを
１対１あるいは１対Ｎ（Ｎは２以上）に対応させること
を特徴とするものである。請求項６のプライオリティ制
御方式は、請求項３において、アクセス要求源毎に決ま
ったアクセス種についてのみ、保持されている時間を計
測することを特徴とするものである。請求項７のプライ
オリティ制御方式は、請求項１または請求項２または請
求項３において、アクセス要求について計測されている
時間が予め決められた時間Ｔを越えたことを検出する手
段を設け、越えたことが検出されると１になり、該アク
セス要求が発信されると０になるようなフラグを持ち、
そのフラグを優先順位決定の要素として用いることを特
徴とするものである。請求項８のプライオリティ制御方
式は、請求項７において、予め決められた時間Ｔを可変
とする手段を有することを特徴とするものである。請求
項９のプライオリティ制御方式は、請求項７または請求
項８において、１のフラグが存在する場合には、ポート
にセットされているストア・アクセス要求を無効なもの
として、アクセス要求の優先順位を決定することを特徴
とするものである。
図である。同図に示すように、請求項１のプライオリテ
ィ制御方式は、少なくとも二種のアクセス要求を発行で
きる少なくとも一つ以上のアクセス要求源と、複数のバ
ンクにインタリーブされた主記憶と、前記アクセス要求
源からのアクセス要求を受け付ける少なくとも二つ以上
のポートを持ち、各ポートのアクセス要求の内容と，ポ
ート間の競合と，前記主記憶のバンク毎のビジー状況と
からアクセス要求の優先順位を決定するプライオリティ
決定回路と、プライオリティ決定回路の決定した優先順
位に従って前記ポートに保持されているアクセス要求を
前記主記憶へ発信するアクセス要求処理部とを備えるデ
ータ処理装置において、プライオリティ決定回路の各ポ
ート毎に、ポートに一つのアクセス要求が保持されてい
る時間を計測する時間計測手段を持ち、その計測された
時間を優先順位決定の要素として用いることを特徴とす
るものである。請求項２のプライオリティ制御方式は、
請求項１において、時間計測手段としてカウンタを用い
ることを特徴とするものである。請求項３のプライオリ
ティ制御方式は、請求項１又は請求項２において、二つ
以上のアクセス要求源がある場合、これを認識する手段
を設け、特定のアクセス要求源からのアクセス要求につ
いてのみ、保持されている時間を計測することを特徴と
するものである。請求項４のプライオリティ制御方式
は、請求項３において、アクセス要求源を認識する手段
として、アクセス要求にアクセス要求源認識フラグを付
加することを特徴とするものである。請求項５のプライ
オリティ制御方式は、請求項３において、アクセス要求
源を認識する手段として、アクセス要求源とポートとを
１対１あるいは１対Ｎ（Ｎは２以上）に対応させること
を特徴とするものである。請求項６のプライオリティ制
御方式は、請求項３において、アクセス要求源毎に決ま
ったアクセス種についてのみ、保持されている時間を計
測することを特徴とするものである。請求項７のプライ
オリティ制御方式は、請求項１または請求項２または請
求項３において、アクセス要求について計測されている
時間が予め決められた時間Ｔを越えたことを検出する手
段を設け、越えたことが検出されると１になり、該アク
セス要求が発信されると０になるようなフラグを持ち、
そのフラグを優先順位決定の要素として用いることを特
徴とするものである。請求項８のプライオリティ制御方
式は、請求項７において、予め決められた時間Ｔを可変
とする手段を有することを特徴とするものである。請求
項９のプライオリティ制御方式は、請求項７または請求
項８において、１のフラグが存在する場合には、ポート
にセットされているストア・アクセス要求を無効なもの
として、アクセス要求の優先順位を決定することを特徴
とするものである。
【０００６】
【作用】請求項１のプライオリティ制御方式の作用を説
明する。ポートにアクセス要求がセットされると、対応
する時間計測手段が時間計測を開始する。時間計測手段
の時間計測値は、プライオリティ決定回路に入力され
る。プライオリティ決定回路は、時間計測手段の時間計
測値をも優先順位決定の要素として、ポートのアクセス
要求を優先選択する。時間計測手段として、請求項２の
ようにカウンタを用いることができる。請求項３のプラ
イオリティ制御方式の作用について説明する。例えば、
ベクトル処理部から発信されたアクセス要求がポートに
セットされた場合のみ、時間計測を開始し、Ｉ／Ｏ処理
部からのアクセス要求がポートにセットされた場合には
時間計測を開始しない。請求項４のプライオリティ制御
方式の作用について説明する。アクセス要求源は、アク
セス要求源を示すアクセス要求認識フラグを付加してア
クセス要求を発信する。時間計測手段は、アクセス要求
認識フラグを調べ、予め決められているアクセス要求源
の場合のみ、時間計測を開始する。請求項５のプライオ
リティ制御方式の作用について説明する。請求項５のプ
ライオリティ制御方式では、アクセス要求源とポートと
が１対１又は１対Ｎに対応付けられている。例えば、ベ
クトル処理部から発信されたアクセス要求は１番目（一
番上の）のポートにセットされ、Ｉ／Ｏ処理部から発信
されたアクセス要求は２番目のポートにセットされる。
１番目のポートにアクセス要求がセットされた時に１番
目の時間計測手段が時間計測を開始し、２番目のポート
にアクセス要求がセットされても、２番目の時間計測手
段は時間計測を開始しない。請求項６のプライオリティ
制御方式の作用について説明する。例えば、一番目のア
クセス要求源がベクトル処理部であるとすると、１番目
の時間計測手段は、ベクトル処理部からのフェッチ・ア
クセス要求が１番目のポートにセットされた時に、時間
計測を開始する。請求項７のプライオリティ制御方式の
作用について説明する。例えば、１番目のポートにアク
セス要求がセットされた時に１番目の時間計測手段が時
間計測を開始し、その値が予め決められた閾値Ｔになる
と、フラグを“１”にする。このフラグは、フラグが
“１”とされたポートのアクセス要求が優先選択され、
アクセス要求処理部に送られた時に、“０”にされる。
プライオリティ決定回路は、フラグの値を優先順位決定
の要素として使用する。請求項８のプライオリティ制御
方式の作用について説明する。例えば、閾値Ｔを可変と
することにより、時間計測開始の原因となったアクセス
要求の優先選択され易さを可変にすることが出来る。例
えば、閾値Ｔを小さくすることにより、対応するアクセ
ス要求を優先選択され易くすることが出来る。請求項９
のプライオリティ制御方式の作用について説明する。先
行アクセス後続アクセスの組合せがストア→フェッチの
場合には、バンク・ビジー時間が長いので、フェッチ・
アクセス要求が優先選択され難くなる。そこで、時間計
測手段の計測値が閾値を越えてフラグが１になった場合
には、プライオリティ決定回路は、ストア・アクセス要
求を無効なものとして、アクセス要求の優先順位を決定
する。これにより、ポートにセットされているフェッチ
・アクセス要求を主記憶に送ることが可能になる。
明する。ポートにアクセス要求がセットされると、対応
する時間計測手段が時間計測を開始する。時間計測手段
の時間計測値は、プライオリティ決定回路に入力され
る。プライオリティ決定回路は、時間計測手段の時間計
測値をも優先順位決定の要素として、ポートのアクセス
要求を優先選択する。時間計測手段として、請求項２の
ようにカウンタを用いることができる。請求項３のプラ
イオリティ制御方式の作用について説明する。例えば、
ベクトル処理部から発信されたアクセス要求がポートに
セットされた場合のみ、時間計測を開始し、Ｉ／Ｏ処理
部からのアクセス要求がポートにセットされた場合には
時間計測を開始しない。請求項４のプライオリティ制御
方式の作用について説明する。アクセス要求源は、アク
セス要求源を示すアクセス要求認識フラグを付加してア
クセス要求を発信する。時間計測手段は、アクセス要求
認識フラグを調べ、予め決められているアクセス要求源
の場合のみ、時間計測を開始する。請求項５のプライオ
リティ制御方式の作用について説明する。請求項５のプ
ライオリティ制御方式では、アクセス要求源とポートと
が１対１又は１対Ｎに対応付けられている。例えば、ベ
クトル処理部から発信されたアクセス要求は１番目（一
番上の）のポートにセットされ、Ｉ／Ｏ処理部から発信
されたアクセス要求は２番目のポートにセットされる。
１番目のポートにアクセス要求がセットされた時に１番
目の時間計測手段が時間計測を開始し、２番目のポート
にアクセス要求がセットされても、２番目の時間計測手
段は時間計測を開始しない。請求項６のプライオリティ
制御方式の作用について説明する。例えば、一番目のア
クセス要求源がベクトル処理部であるとすると、１番目
の時間計測手段は、ベクトル処理部からのフェッチ・ア
クセス要求が１番目のポートにセットされた時に、時間
計測を開始する。請求項７のプライオリティ制御方式の
作用について説明する。例えば、１番目のポートにアク
セス要求がセットされた時に１番目の時間計測手段が時
間計測を開始し、その値が予め決められた閾値Ｔになる
と、フラグを“１”にする。このフラグは、フラグが
“１”とされたポートのアクセス要求が優先選択され、
アクセス要求処理部に送られた時に、“０”にされる。
プライオリティ決定回路は、フラグの値を優先順位決定
の要素として使用する。請求項８のプライオリティ制御
方式の作用について説明する。例えば、閾値Ｔを可変と
することにより、時間計測開始の原因となったアクセス
要求の優先選択され易さを可変にすることが出来る。例
えば、閾値Ｔを小さくすることにより、対応するアクセ
ス要求を優先選択され易くすることが出来る。請求項９
のプライオリティ制御方式の作用について説明する。先
行アクセス後続アクセスの組合せがストア→フェッチの
場合には、バンク・ビジー時間が長いので、フェッチ・
アクセス要求が優先選択され難くなる。そこで、時間計
測手段の計測値が閾値を越えてフラグが１になった場合
には、プライオリティ決定回路は、ストア・アクセス要
求を無効なものとして、アクセス要求の優先順位を決定
する。これにより、ポートにセットされているフェッチ
・アクセス要求を主記憶に送ることが可能になる。
【０００７】
【実施例】図２は本発明の１実施例のブロック図であ
る。同図において、１１はベクトル処理部、１２はスカ
ラ処理部、１３はＩ／Ｏ処理部、２１ないし２３はポー
ト、３１ないし３３はカウンタ、４１ないし４３は時間
検出器、５１ないし５３は時間選択信号、５６ないし５
８はセレクタ、６はプライオリティ決定回路、７はアク
セス要求処理部、８は主記憶、９１ないし９８は主記憶
アクセス・バス、１０１ないし１０３はフラグ・リセッ
ト信号をそれぞれ示している。
る。同図において、１１はベクトル処理部、１２はスカ
ラ処理部、１３はＩ／Ｏ処理部、２１ないし２３はポー
ト、３１ないし３３はカウンタ、４１ないし４３は時間
検出器、５１ないし５３は時間選択信号、５６ないし５
８はセレクタ、６はプライオリティ決定回路、７はアク
セス要求処理部、８は主記憶、９１ないし９８は主記憶
アクセス・バス、１０１ないし１０３はフラグ・リセッ
ト信号をそれぞれ示している。
【０００８】ベクトル処理部１１から発信されたアクセ
ス要求はポート２１にセットされ、スカラ処理部１２か
ら発信されたアクセス要求はポート２２にセットされ、
Ｉ／Ｏ処理部１３から発信されたアクセス要求はポート
２３にセットされる。ポート２１にセットされたアクセ
ス要求はプライオリティ決定回路６に入力される。ポー
ト２２，２３についても同様である。主記憶８は、バン
ク０ないし３１の３２バンクにインタリーブされてい
る。インタリーブされた主記憶８に対し、図の横方向４
バンクを１組として、アクセス処理部７より８本のアク
セス・バス９１，９２，…，９８が張られている。主記
憶アクセス・バス９１ないし９８を使用して、８個のバ
ンクに対して同時にデータを書き込むことができ、８個
のバンクから同時にデータを読み出すことが出来る。
ス要求はポート２１にセットされ、スカラ処理部１２か
ら発信されたアクセス要求はポート２２にセットされ、
Ｉ／Ｏ処理部１３から発信されたアクセス要求はポート
２３にセットされる。ポート２１にセットされたアクセ
ス要求はプライオリティ決定回路６に入力される。ポー
ト２２，２３についても同様である。主記憶８は、バン
ク０ないし３１の３２バンクにインタリーブされてい
る。インタリーブされた主記憶８に対し、図の横方向４
バンクを１組として、アクセス処理部７より８本のアク
セス・バス９１，９２，…，９８が張られている。主記
憶アクセス・バス９１ないし９８を使用して、８個のバ
ンクに対して同時にデータを書き込むことができ、８個
のバンクから同時にデータを読み出すことが出来る。
【０００９】アクセス要求源から発信される要求は、次
の４種類である。 ブロック・フェッチ 主記憶の縦１列８バンクに対して同時にフェッチする。 ブロック・ストア 主記憶の縦１列８バンクに対して同時にストアする。 シングル・フェッチ 主記憶の１バンクに対してフェッチする。 シングル・ストア 主記憶の１バンクに対してストアする。
の４種類である。 ブロック・フェッチ 主記憶の縦１列８バンクに対して同時にフェッチする。 ブロック・ストア 主記憶の縦１列８バンクに対して同時にストアする。 シングル・フェッチ 主記憶の１バンクに対してフェッチする。 シングル・ストア 主記憶の１バンクに対してストアする。
【００１０】プライオリティ決定回路６では、上記の４
種のアクセスについて、ポート間のアクセス・バスのコ
ンフリクト，アクセスする主記憶バンクのビジー，ポー
ト間の固定の優先順位を参照して、アクセス要求の優先
順位を決定する。主記憶バンク・ビジーは、先行アクセ
ス後続アクセスの組合せにより、次のようになってい
る。 (a) フェッチ→フェッチ １τビジー (b) フェッチ→ストア ０τビジー (c) ストア→フェッチ ８τビジー (d) ストア→ストア １τビジー また、ブロック・アクセスの場合はアクセスした全バン
クがビジーとなる。
種のアクセスについて、ポート間のアクセス・バスのコ
ンフリクト，アクセスする主記憶バンクのビジー，ポー
ト間の固定の優先順位を参照して、アクセス要求の優先
順位を決定する。主記憶バンク・ビジーは、先行アクセ
ス後続アクセスの組合せにより、次のようになってい
る。 (a) フェッチ→フェッチ １τビジー (b) フェッチ→ストア ０τビジー (c) ストア→フェッチ ８τビジー (d) ストア→ストア １τビジー また、ブロック・アクセスの場合はアクセスした全バン
クがビジーとなる。
【００１１】図５および図６は主記憶バンクのビジーを
示す図である。同図において、Ａ１は先行アクセス、Ａ
２は後続アクセス、×はバンク・ビジー時間をそれぞれ
示している。説明を簡単にするために、ベクトル処理部
１１のみがアクセス要求を発行し、そのアクセス・アド
レスがバンク０であると仮定する。(a) はフェッチ→フ
ェッチの場合を説明する図である。ベクトル処理部１１
がバンク０に対するフェッチ・アクセス要求Ａ１を発行
すると、フェッチ・アクセス要求Ａ１が優先選択され、
バンク０を含むメモリが起動され、バンク０からフェッ
チ・アクセス要求Ａ１に対応するデータが読み出され
る。バンク０に対するフェッチ・アクセス要求が優先選
択された場合には、１τの期間、バンク０に関するフェ
ッチ→フェッチのバンク・ビジー・フラグはオンされ
る。ベクトル処理部１１がフェッチ・アクセス要求Ａ１
に続いてバンク０に対するフェッチ・アクセス要求Ａ２
を発信したと仮定する。このフェッチ・アクセス要求Ａ
２は、バンク０についてのフェッチ→フェッチのバンク
・ビジー・フラグがオフされた後で優先選択され、バン
ク０を含むメモリが起動され、フェッチ・アクセス要求
Ａ２に対応するデータがバンク０から読み出される。
示す図である。同図において、Ａ１は先行アクセス、Ａ
２は後続アクセス、×はバンク・ビジー時間をそれぞれ
示している。説明を簡単にするために、ベクトル処理部
１１のみがアクセス要求を発行し、そのアクセス・アド
レスがバンク０であると仮定する。(a) はフェッチ→フ
ェッチの場合を説明する図である。ベクトル処理部１１
がバンク０に対するフェッチ・アクセス要求Ａ１を発行
すると、フェッチ・アクセス要求Ａ１が優先選択され、
バンク０を含むメモリが起動され、バンク０からフェッ
チ・アクセス要求Ａ１に対応するデータが読み出され
る。バンク０に対するフェッチ・アクセス要求が優先選
択された場合には、１τの期間、バンク０に関するフェ
ッチ→フェッチのバンク・ビジー・フラグはオンされ
る。ベクトル処理部１１がフェッチ・アクセス要求Ａ１
に続いてバンク０に対するフェッチ・アクセス要求Ａ２
を発信したと仮定する。このフェッチ・アクセス要求Ａ
２は、バンク０についてのフェッチ→フェッチのバンク
・ビジー・フラグがオフされた後で優先選択され、バン
ク０を含むメモリが起動され、フェッチ・アクセス要求
Ａ２に対応するデータがバンク０から読み出される。
【００１２】(b) はフェッチ→ストアの場合を説明する
図である。ベクトル処理部１１がバンク０に対するフェ
ッチ・アクセス要求Ａ１を発行すると、フェッチ・アク
セス要求Ａ１が優先選択され、バンク０を含むメモリが
起動され、フェッチ・アクセス要求Ａ１に対応するデー
タがバンク０から読み出される。バンク０に対するフェ
ッチ・アクセス要求が優先選択された場合には、バンク
０に関するフェッチ→ストアのバンク・ビジー・フラグ
はオンされない。ベクトル処理部１１がフェッチ・アク
セス要求Ａ１に続いてバンク０に対するストア・アクセ
ス要求Ａ２を発信したと仮定する。このストア・アクセ
ス要求Ａ２は直ちに優先選択され、バンク０を含むメモ
リが起動され、ストア・アクセス要求Ａ２のデータがバ
ンク０に書き込まれる。
図である。ベクトル処理部１１がバンク０に対するフェ
ッチ・アクセス要求Ａ１を発行すると、フェッチ・アク
セス要求Ａ１が優先選択され、バンク０を含むメモリが
起動され、フェッチ・アクセス要求Ａ１に対応するデー
タがバンク０から読み出される。バンク０に対するフェ
ッチ・アクセス要求が優先選択された場合には、バンク
０に関するフェッチ→ストアのバンク・ビジー・フラグ
はオンされない。ベクトル処理部１１がフェッチ・アク
セス要求Ａ１に続いてバンク０に対するストア・アクセ
ス要求Ａ２を発信したと仮定する。このストア・アクセ
ス要求Ａ２は直ちに優先選択され、バンク０を含むメモ
リが起動され、ストア・アクセス要求Ａ２のデータがバ
ンク０に書き込まれる。
【００１３】(c) はストア→フェッチの場合を説明する
図である。ベクトル処理部１１がバンク０に対するスト
ア・アクセス要求Ａ１を発行すると、ストア・アクセス
要求Ａ１が優先選択され、バンク０を含むメモリが起動
され、ストア・アクセス要求Ａ１のデータがバンク０に
書き込まれる。バンク０に対するストア・アクセス要求
が優先選択された場合には、８τの間、バンク０に関す
るストア→フェッチのバンク・ビジー・フラグはオンさ
れる。ベクトル処理部１１がストア・アクセス要求Ａ１
に続いてバンク０に対するフェッチ・アクセス要求Ａ２
を発信したと仮定する。このフェッチ・アクセス要求Ａ
２は、バンク０についてのストア→フェッチのバンク・
ビジー・フラグがオフされた後で優先選択され、バンク
０を含むメモリが起動され、フェッチ・アクセス要求Ａ
２に対応するデータがバンク０から読み出される。図示
のように、フェッチ・アクセス要求Ａ２′がビジーの間
に優先選択されたと仮定すると、書き込み前（ストア・
アクセス要求Ａ１によるデータ更新前）のデータを読み
出してしまう。
図である。ベクトル処理部１１がバンク０に対するスト
ア・アクセス要求Ａ１を発行すると、ストア・アクセス
要求Ａ１が優先選択され、バンク０を含むメモリが起動
され、ストア・アクセス要求Ａ１のデータがバンク０に
書き込まれる。バンク０に対するストア・アクセス要求
が優先選択された場合には、８τの間、バンク０に関す
るストア→フェッチのバンク・ビジー・フラグはオンさ
れる。ベクトル処理部１１がストア・アクセス要求Ａ１
に続いてバンク０に対するフェッチ・アクセス要求Ａ２
を発信したと仮定する。このフェッチ・アクセス要求Ａ
２は、バンク０についてのストア→フェッチのバンク・
ビジー・フラグがオフされた後で優先選択され、バンク
０を含むメモリが起動され、フェッチ・アクセス要求Ａ
２に対応するデータがバンク０から読み出される。図示
のように、フェッチ・アクセス要求Ａ２′がビジーの間
に優先選択されたと仮定すると、書き込み前（ストア・
アクセス要求Ａ１によるデータ更新前）のデータを読み
出してしまう。
【００１４】(d) はストア→ストアの場合を説明する図
である。ベクトル処理部１１がバンク０に対するストア
・アクセス要求Ａ１を発行すると、ストア・アクセス要
求Ａ１が優先選択され、バンク０を含むメモリが起動さ
れ、ストア・アクセス要求Ａ１のデータがバンク０に書
き込まれる。バンク０に対するストア・アクセス要求が
優先選択された場合には、１τの間、バンク０に関する
ストア→ストアのバンク・ビジー・フラグはオンされ
る。ベクトル処理部１１がストア・アクセス要求Ａ１に
続いてバンク０に対するストア・アクセス要求Ａ２を発
信したと仮定する。ストア・アクセス要求Ａ２は、バン
ク０についてのストア→ストアのバンク・ビジー・フラ
グがオフされた後で優先選択され、バンク０を含むメモ
リが起動され、ストア・アクセス要求Ａ２のデータがバ
ンク０に書き込まれる。
である。ベクトル処理部１１がバンク０に対するストア
・アクセス要求Ａ１を発行すると、ストア・アクセス要
求Ａ１が優先選択され、バンク０を含むメモリが起動さ
れ、ストア・アクセス要求Ａ１のデータがバンク０に書
き込まれる。バンク０に対するストア・アクセス要求が
優先選択された場合には、１τの間、バンク０に関する
ストア→ストアのバンク・ビジー・フラグはオンされ
る。ベクトル処理部１１がストア・アクセス要求Ａ１に
続いてバンク０に対するストア・アクセス要求Ａ２を発
信したと仮定する。ストア・アクセス要求Ａ２は、バン
ク０についてのストア→ストアのバンク・ビジー・フラ
グがオフされた後で優先選択され、バンク０を含むメモ
リが起動され、ストア・アクセス要求Ａ２のデータがバ
ンク０に書き込まれる。
【００１５】図２の実施例では、各ポート毎に時間計測
用のカウンタを設け、アクセス要求がポートに保持され
た時間を計測する。即ち、ポート２１に対応してカウン
タ３１が設置され、ポート２２に対応してカウンタ３２
が設置され、ポート２３に対応してカウンタ３３が設置
されている。カウンタ３１はポート２１がリクエスト・
バリッドを出力し且つフラグ・リセット信号１０１がオ
フであることを条件としてカウントを開始し、カウンタ
３２はポート２２がリクエスト・バリッドを出力し且つ
フラグ・リセット信号１０２がオフであることを条件と
してカウントを開始し、カウンタ３３はポート２３がリ
クエスト・バリッドを出力し且つフラグ・リセット信号
１０３がオフであることを条件としてカウントを開始す
る。
用のカウンタを設け、アクセス要求がポートに保持され
た時間を計測する。即ち、ポート２１に対応してカウン
タ３１が設置され、ポート２２に対応してカウンタ３２
が設置され、ポート２３に対応してカウンタ３３が設置
されている。カウンタ３１はポート２１がリクエスト・
バリッドを出力し且つフラグ・リセット信号１０１がオ
フであることを条件としてカウントを開始し、カウンタ
３２はポート２２がリクエスト・バリッドを出力し且つ
フラグ・リセット信号１０２がオフであることを条件と
してカウントを開始し、カウンタ３３はポート２３がリ
クエスト・バリッドを出力し且つフラグ・リセット信号
１０３がオフであることを条件としてカウントを開始す
る。
【００１６】特に、フェッチ・アクセス要求がポートに
セットされた場合に、保持された時間を計測するように
することも出来る。この場合には、ポートにフェッチ・
アクセス要求がセットされたこと，ポートからリクエス
ト・バリッドが出力されていること及び対応するフラグ
・リセット信号がオフであることを条件として、カウン
タはカウントを開始する。
セットされた場合に、保持された時間を計測するように
することも出来る。この場合には、ポートにフェッチ・
アクセス要求がセットされたこと，ポートからリクエス
ト・バリッドが出力されていること及び対応するフラグ
・リセット信号がオフであることを条件として、カウン
タはカウントを開始する。
【００１７】カウンタ３１に対応して３個の時間検出器
４１ａ，４１ｂ，４１ｃが設けられている。時間検出器
４１ａはカウンタ２１の値がＴa1になった時にフラグを
立て、時間検出器４１ｂはカウンタ２１の値がＴb1にな
った時にフラグを立て、時間検出器４１ｃはカウンタ２
１の値がＴc1になった時にフラグを立てる。同様に、カ
ウンタ３２に対応して検出時間の異なる３個の時間検出
器４２ａ，４２ｂ，４２ｃが設けられている。カウンタ
３３に対応して１個の時間検出器４３が設けられてい
る。
４１ａ，４１ｂ，４１ｃが設けられている。時間検出器
４１ａはカウンタ２１の値がＴa1になった時にフラグを
立て、時間検出器４１ｂはカウンタ２１の値がＴb1にな
った時にフラグを立て、時間検出器４１ｃはカウンタ２
１の値がＴc1になった時にフラグを立てる。同様に、カ
ウンタ３２に対応して検出時間の異なる３個の時間検出
器４２ａ，４２ｂ，４２ｃが設けられている。カウンタ
３３に対応して１個の時間検出器４３が設けられてい
る。
【００１８】時間検出器４１ａ，４１ｂ，４１ｃからの
フラグ出力はセレクタ５６に入力され、セレクタ５６の
出力はプライオリティ決定回路６に入力される。セレク
ト信号５１によって時間検出器４１ａ，４１ｂ，４１ｃ
の出力を選択することでフラグが立つまでの時間を可変
としていると共に、フラグが立つのを抑止することも可
能としている。フラグ・リセット信号１０１がオンする
と、カウンタ３１はリセットされると共に、時間検出器
４１ａ，４１ｂ，４１ｃのフラグもリセットされる。フ
ラグ・リセット信号１０１は、ポート２１のフラグがセ
ットされている状態の下でポート２１のアクセス要求の
プライオリティが取れ、そのアクセス要求がバス（ポー
ト２１の場合は一番上の）を介してプライオリティ決定
回路６からアクセス要求処理部７に送られた時に、オン
になる。フラグ・リセット信号１０２，１０３も同様な
条件でオンになる。
フラグ出力はセレクタ５６に入力され、セレクタ５６の
出力はプライオリティ決定回路６に入力される。セレク
ト信号５１によって時間検出器４１ａ，４１ｂ，４１ｃ
の出力を選択することでフラグが立つまでの時間を可変
としていると共に、フラグが立つのを抑止することも可
能としている。フラグ・リセット信号１０１がオンする
と、カウンタ３１はリセットされると共に、時間検出器
４１ａ，４１ｂ，４１ｃのフラグもリセットされる。フ
ラグ・リセット信号１０１は、ポート２１のフラグがセ
ットされている状態の下でポート２１のアクセス要求の
プライオリティが取れ、そのアクセス要求がバス（ポー
ト２１の場合は一番上の）を介してプライオリティ決定
回路６からアクセス要求処理部７に送られた時に、オン
になる。フラグ・リセット信号１０２，１０３も同様な
条件でオンになる。
【００１９】時間検出器４２ａ，４２ｂ，４２ｃからの
フラグ出力はセレクタ５７に入力され、セレクタ５７の
出力はプライオリティ決定回路６に入力される。セレク
ト信号５２によって時間検出器４２ａ，４２ｂ，４２ｃ
の出力を選択することでフラグが立つまでの時間を可変
としていると共に、フラグが立つのを抑止することも可
能としている。フラグ・リセット信号１０２がオンする
と、カウンタ３２はリセットされると共に、時間検出器
４２ａ，４２ｂ，４２ｃのフラグもリセットされる。
フラグ出力はセレクタ５７に入力され、セレクタ５７の
出力はプライオリティ決定回路６に入力される。セレク
ト信号５２によって時間検出器４２ａ，４２ｂ，４２ｃ
の出力を選択することでフラグが立つまでの時間を可変
としていると共に、フラグが立つのを抑止することも可
能としている。フラグ・リセット信号１０２がオンする
と、カウンタ３２はリセットされると共に、時間検出器
４２ａ，４２ｂ，４２ｃのフラグもリセットされる。
【００２０】時間検出器４３からのフラグ出力はセレク
タ５８に入力され、セレクタ５８の出力はプライオリテ
ィ決定回路６に入力される。セレクト信号５３によって
フラグが立つのを抑止することも可能としている。フラ
グ・リセット信号１０３がオンすると、カウンタ３３は
リセットされると共に、時間検出器４３のフラグもリセ
ットされる。また、ポート２３では、アクセス要求源認
識フラグを用いてアクセス要求源を識別し、特定のアク
セス要求源からのアクセス要求に対してはフラグを立つ
のを抑止できる。そのための回路構成を図３に示す。
タ５８に入力され、セレクタ５８の出力はプライオリテ
ィ決定回路６に入力される。セレクト信号５３によって
フラグが立つのを抑止することも可能としている。フラ
グ・リセット信号１０３がオンすると、カウンタ３３は
リセットされると共に、時間検出器４３のフラグもリセ
ットされる。また、ポート２３では、アクセス要求源認
識フラグを用いてアクセス要求源を識別し、特定のアク
セス要求源からのアクセス要求に対してはフラグを立つ
のを抑止できる。そのための回路構成を図３に示す。
【００２１】図３において、２０１はアクセス要求源識
別回路を示している。図示の例では、Ｉ／Ｏ処理装置１
３は３個のＩ／Ｏ装置を管理しており、例えば１番目
（最上段）のＩ／Ｏ装置からのデータを主記憶にストア
する場合には、１番目のＩ／Ｏ装置であることを表すア
クセス要求源認識フラグを付加してストア・アクセス要
求を発信する。このストア・アクセス要求がポート２３
にセットされると、アクセス要求源認識回路２０１は、
ポート２３から出力するアクセス要求源認識フラグが該
当するものか否かを調べ、該当するものである場合に
は、時間検出器４３からのフラグ出力がプライオリティ
決定回路６に入力されないようにする。
別回路を示している。図示の例では、Ｉ／Ｏ処理装置１
３は３個のＩ／Ｏ装置を管理しており、例えば１番目
（最上段）のＩ／Ｏ装置からのデータを主記憶にストア
する場合には、１番目のＩ／Ｏ装置であることを表すア
クセス要求源認識フラグを付加してストア・アクセス要
求を発信する。このストア・アクセス要求がポート２３
にセットされると、アクセス要求源認識回路２０１は、
ポート２３から出力するアクセス要求源認識フラグが該
当するものか否かを調べ、該当するものである場合に
は、時間検出器４３からのフラグ出力がプライオリティ
決定回路６に入力されないようにする。
【００２２】プライオリティ決定回路６では、何れかの
ポートにおいてフラグが立つと、他ポートのストア・ア
クセスを抑止する。この状態はフラグが立ったポートの
アクセス要求が主記憶に対して発信できるまで続く。複
数のポートで同時にフラグが立っている場合は、これら
複数のポートのアクセス要求が主記憶に対して発信でき
るまで続く。これらの機能は図４のような回路で実現さ
れる。発信されたポートに対してはフラグ・リセット信
号（１０１，１０２，１０３）を送り、フラグとカウン
タをリセットする。
ポートにおいてフラグが立つと、他ポートのストア・ア
クセスを抑止する。この状態はフラグが立ったポートの
アクセス要求が主記憶に対して発信できるまで続く。複
数のポートで同時にフラグが立っている場合は、これら
複数のポートのアクセス要求が主記憶に対して発信でき
るまで続く。これらの機能は図４のような回路で実現さ
れる。発信されたポートに対してはフラグ・リセット信
号（１０１，１０２，１０３）を送り、フラグとカウン
タをリセットする。
【００２３】図４はストア・アクセス抑止のための構成
例を示す図である。同図において、６１はＯＲゲート、
６２１ないし６２３はストア命令検出回路、６３１ない
し６３３はＮＡＮＤゲート、６４１ないし６４３はＡＮ
Ｄゲートをそれぞれ示している。同図において、ポート
２１ないし２３を除く部分は、プライオリティ決定回路
６の中に存在する。
例を示す図である。同図において、６１はＯＲゲート、
６２１ないし６２３はストア命令検出回路、６３１ない
し６３３はＮＡＮＤゲート、６４１ないし６４３はＡＮ
Ｄゲートをそれぞれ示している。同図において、ポート
２１ないし２３を除く部分は、プライオリティ決定回路
６の中に存在する。
【００２４】アクセス要求がポート２１にセットされる
と、リクエスト・バリッド信号REQ-VALID が“１”にな
る。ポート２１のリクエスト・バリッド信号REQ-VALID
はＡＮＤゲート６４１を介してプライオリティ部６５に
入力され、ポート２１のアクセス要求はプライオリティ
部６５に直接入力される。ポート２２，２３についても
同様である。ＯＲゲート６１には、時間検出器４１より
のフラグ出力信号，時間検出器４２よりのフラグ出力信
号，時間検出器４３よりのフラグ出力信号が入力され
る。ストア命令検出回路６２１は、ポート２１にセット
されたアクセス要求がストア・アクセス要求である場合
には、“１”を出力する。ストア命令検出回路６２２，
６２３も同様な動作を行う。
と、リクエスト・バリッド信号REQ-VALID が“１”にな
る。ポート２１のリクエスト・バリッド信号REQ-VALID
はＡＮＤゲート６４１を介してプライオリティ部６５に
入力され、ポート２１のアクセス要求はプライオリティ
部６５に直接入力される。ポート２２，２３についても
同様である。ＯＲゲート６１には、時間検出器４１より
のフラグ出力信号，時間検出器４２よりのフラグ出力信
号，時間検出器４３よりのフラグ出力信号が入力され
る。ストア命令検出回路６２１は、ポート２１にセット
されたアクセス要求がストア・アクセス要求である場合
には、“１”を出力する。ストア命令検出回路６２２，
６２３も同様な動作を行う。
【００２５】ＮＡＮＤゲート６３１にはＯＲゲート６１
の出力とストア検出回路６２１の出力とが入力され、Ｎ
ＡＮＤゲート６３２にはＯＲゲート６１の出力とストア
命令検出回路６２２の出力が入力され、ＮＡＮＤゲート
６３３にはＯＲゲート６１の出力とストア命令検出回路
６２３の出力が入力される。ＡＮＤゲート６４１にはポ
ート２１からのリクエスト・バリッド信号REQ-VALID と
ＮＡＮＤゲート６３１の出力が入力され、ＡＮＤゲート
６４２にはポート２２からのリクエスト・バリッド信号
REQ-VALID とＮＡＮＤゲート６３２の出力が入力され、
ＡＮＤゲート６４３にはポート２３からのリクエスト・
バリッド信号REQ-VALID とＮＡＮＤゲート６３３の出力
が入力される。ＡＮＤゲート６４１，６４２，６４３の
出力は、プライオリティ部６５に入力される。
の出力とストア検出回路６２１の出力とが入力され、Ｎ
ＡＮＤゲート６３２にはＯＲゲート６１の出力とストア
命令検出回路６２２の出力が入力され、ＮＡＮＤゲート
６３３にはＯＲゲート６１の出力とストア命令検出回路
６２３の出力が入力される。ＡＮＤゲート６４１にはポ
ート２１からのリクエスト・バリッド信号REQ-VALID と
ＮＡＮＤゲート６３１の出力が入力され、ＡＮＤゲート
６４２にはポート２２からのリクエスト・バリッド信号
REQ-VALID とＮＡＮＤゲート６３２の出力が入力され、
ＡＮＤゲート６４３にはポート２３からのリクエスト・
バリッド信号REQ-VALID とＮＡＮＤゲート６３３の出力
が入力される。ＡＮＤゲート６４１，６４２，６４３の
出力は、プライオリティ部６５に入力される。
【００２６】図４の回路において、ＯＲゲート６１が
“１”を出力し、ポート２１にフェッチ・アクセス要求
がセットされ、ポート２２にもフェッチ・アクセス要求
がセットされ、ポート２３にストア・アクセス要求がセ
ットされていると仮定する。このような状態の下では、
プライオリティ部６５は、ポート２１，２２のフェッチ
・アクセス要求を有効なものとし、ポート２３のストア
・アクセス要求を無効なものとして、アクセス要求の優
先選択を行う。
“１”を出力し、ポート２１にフェッチ・アクセス要求
がセットされ、ポート２２にもフェッチ・アクセス要求
がセットされ、ポート２３にストア・アクセス要求がセ
ットされていると仮定する。このような状態の下では、
プライオリティ部６５は、ポート２１，２２のフェッチ
・アクセス要求を有効なものとし、ポート２３のストア
・アクセス要求を無効なものとして、アクセス要求の優
先選択を行う。
【００２７】
【発明の効果】上述のようなバンク・ビジー・タイミン
グの組合せでは、ストア→フェッチのビジーが長いの
で、フェッチ・アクセスに比べてストア・アクセスが発
信され易くなる。また、ベクトル処理部やＩ／Ｏ処理部
の発行するアクセス要求には主記憶の連続領域に対する
連続ブロック・ストアがあり、これは主記憶の縦列を順
番にアクセスして行くものであるが、このときフェッチ
・アクセスに対してバンク・ビジーは殆ど隙間がなくな
ることが予想される。したがって、他のポートにあるフ
ェッチ・アクセス、特にブロック・フェッチ・アクセス
は非常に発信されずらくなる。
グの組合せでは、ストア→フェッチのビジーが長いの
で、フェッチ・アクセスに比べてストア・アクセスが発
信され易くなる。また、ベクトル処理部やＩ／Ｏ処理部
の発行するアクセス要求には主記憶の連続領域に対する
連続ブロック・ストアがあり、これは主記憶の縦列を順
番にアクセスして行くものであるが、このときフェッチ
・アクセスに対してバンク・ビジーは殆ど隙間がなくな
ることが予想される。したがって、他のポートにあるフ
ェッチ・アクセス、特にブロック・フェッチ・アクセス
は非常に発信されずらくなる。
【００２８】そこで、本発明のような回路を付加する
と、少なくとも“検出時間＋ビジー”の間隔でフェッチ
を発信することが可能となる。特にスカラ処理部，ベク
トル処理部のフェッチに対してスループットを必要とす
る場合には、時間検出回路を切り換えることによって検
出時間を短く設定し、発信間隔を狭め、スループットを
上げることが出来る。
と、少なくとも“検出時間＋ビジー”の間隔でフェッチ
を発信することが可能となる。特にスカラ処理部，ベク
トル処理部のフェッチに対してスループットを必要とす
る場合には、時間検出回路を切り換えることによって検
出時間を短く設定し、発信間隔を狭め、スループットを
上げることが出来る。
【図１】本発明の原理説明図である。
【図２】本発明の１実施例を示す図である。
【図３】アクセス要求源の認識のための構成例を示す図
である。
である。
【図４】ストア・アクセス抑止のための構成例を示す図
である。
である。
【図５】主記憶バンクのビジーを説明する図である。
【図６】主記憶バンクのビジー（続き）を説明する図で
ある。
ある。
１１ ベクトル処理部 １２ スカラ処理部 １３ Ｉ／Ｏ処理部 ２１ないし２３ ポート ３１ないし３３ カウンタ ４１ないし４３ 時間検出器 ５１ないし５３ 時間選択信号 ６ プライオリティ決定回路 ７ アクセス要求処理部 ８ 主記憶 ９１ないし９８ 主記憶アクセス・バス １０１ないし１０３ フラグ・リセット信号 ２０１ アクセス要求源識別回路
Claims (9)
- 【請求項１】 少なくとも二種のアクセス要求を発行
できる少なくとも一つ以上のアクセス要求源と、 複数のバンクにインタリーブされた主記憶と、 前記アクセス要求源からのアクセス要求を受け付ける少
なくとも二つ以上のポートを持ち、各ポートのアクセス
要求の内容と，ポート間の競合と，前記主記憶のバンク
毎のビジー状況とからアクセス要求の優先順位を決定す
るプライオリティ決定回路と、 プライオリティ決定回路の決定した優先順位に従って前
記ポートに保持されているアクセス要求を前記主記憶へ
発信するアクセス要求処理部とを備えるデータ処理装置
において、 プライオリティ決定回路の各ポート毎に、ポートに一つ
のアクセス要求が保持されている時間を計測する時間計
測手段を持ち、 その計測された時間を優先順位決定の要素として用いる
ことを特徴とするプライオリティ制御方式。 - 【請求項２】 時間計測手段としてカウンタを用いる
ことを特徴とする請求項１のプライオリティ制御方式。 - 【請求項３】 二つ以上のアクセス要求源がある場
合、これを認識する手段を設け、 特定のアクセス要求源からのアクセス要求についての
み、保持されている時間を計測することを特徴とする請
求項１または請求項２のプライオリティ制御方式。 - 【請求項４】 アクセス要求源を認識する手段とし
て、アクセス要求にアクセス要求源認識フラグを付加す
ることを特徴とする請求項３のプライオリティ制御方
式。 - 【請求項５】 アクセス要求源を認識する手段とし
て、アクセス要求源とポートとを１対１あるいは１対Ｎ
（Ｎは２以上）に対応させることを特徴とする請求項３
のプライオリティ制御方式。 - 【請求項６】 アクセス要求源毎に決まったアクセス
種についてのみ、保持されている時間を計測することを
特徴とする請求項３のプライオリティ制御方式。 - 【請求項７】 アクセス要求について計測されている
時間が予め決められた時間Ｔを越えたことを検出する手
段を設け、 越えたことが検出されると１になり、該アクセス要求が
発信されると０になるようなフラグを持ち、 そのフラグを優先順位決定の要素として用いることを特
徴とする請求項１または請求項２または請求項３のプラ
イオリティ制御方式。 - 【請求項８】 予め決められた時間Ｔを可変とする手
段を有することを特徴とする請求項７のプライオリティ
制御方式。 - 【請求項９】 プライオリティ決定回路が、１のフラ
グが存在する場合には、ポートにセットされているスト
ア・アクセス要求を無効なものとして、アクセス要求の
優先順位を決定することを特徴とする請求項７または請
求項８のプライオリティ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4043251A JP2722151B2 (ja) | 1992-02-28 | 1992-02-28 | プライオリティ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4043251A JP2722151B2 (ja) | 1992-02-28 | 1992-02-28 | プライオリティ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05241949A true JPH05241949A (ja) | 1993-09-21 |
| JP2722151B2 JP2722151B2 (ja) | 1998-03-04 |
Family
ID=12658656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4043251A Expired - Fee Related JP2722151B2 (ja) | 1992-02-28 | 1992-02-28 | プライオリティ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2722151B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63245551A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | マルチプロセツサシステムのメモリアクセス方式 |
| JPH0434629A (ja) * | 1990-05-31 | 1992-02-05 | Nec Corp | メモリアクセス制御装置のビジーチェック方式 |
-
1992
- 1992-02-28 JP JP4043251A patent/JP2722151B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63245551A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | マルチプロセツサシステムのメモリアクセス方式 |
| JPH0434629A (ja) * | 1990-05-31 | 1992-02-05 | Nec Corp | メモリアクセス制御装置のビジーチェック方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2722151B2 (ja) | 1998-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971028 |
|
| LAPS | Cancellation because of no payment of annual fees |