JP2906845B2 - 並列プロセッサ装置 - Google Patents
並列プロセッサ装置Info
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- JP2906845B2 JP2906845B2 JP19725492A JP19725492A JP2906845B2 JP 2906845 B2 JP2906845 B2 JP 2906845B2 JP 19725492 A JP19725492 A JP 19725492A JP 19725492 A JP19725492 A JP 19725492A JP 2906845 B2 JP2906845 B2 JP 2906845B2
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- Japan
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- bus
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- memory
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Description
【０００１】
【産業上の利用分野】本発明は、並列プロセッサの装置
の各プロセッサのデータの取り込みおよび送出に利用す
る。本発明は、データの取り込みおよび送出についての
領域設定を簡単な構成でフレキシブルに行うことができ
る並列プロセッサ装置に関する。
の各プロセッサのデータの取り込みおよび送出に利用す
る。本発明は、データの取り込みおよび送出についての
領域設定を簡単な構成でフレキシブルに行うことができ
る並列プロセッサ装置に関する。
【０００２】
【従来の技術】従来の並列プロセッサ装置には、例えば
図３に示すように複数のプロセッサ１−１〜１−ｎがデ
ータ入力バス２に流れているデータのうちから図４
（ａ）に示すような必要な部分を各々取り込んで処理を
行い、処理結果をデータ出力バス３に図４（ｂ）に示す
ような必要なタイミングで送出するものがある。
図３に示すように複数のプロセッサ１−１〜１−ｎがデ
ータ入力バス２に流れているデータのうちから図４
（ａ）に示すような必要な部分を各々取り込んで処理を
行い、処理結果をデータ出力バス３に図４（ｂ）に示す
ような必要なタイミングで送出するものがある。
【０００３】このような処理においては、データの取り
込みの場合に図５に示すように、データ入力バス２上を
流れるデータの順序や図外のデータ出力バス上に送出さ
れるべきデータの順序を計数する水平および垂直方向カ
ウンタ４−１および４−２に対し、水平方向の範囲を示
す最小値レジスタ５および最大値レジスタ６と、垂直方
向の範囲を示す最小値レジスタ７および最大値レジスタ
８との値を設定し、水平方向のカウンタ４−１と最小値
レジスタ５、最大値レジスタ６と比較器１２−１、１２
−２によって水平方向レジスタ５の値≦ｘ≦レジスタ６
の値垂直方向のカウンタ４−２と最小値レジスタ７、最
大値レジスタ８と比較器１２−３、１２−４によって垂
直方向レジスタ７の値≦ｙ≦レジスタ８の値により与え
られるカウンタ４−１の値ｘとカウンタ４−２の値ｙの
範囲のデータの場合に、ゲート１３を開けて取り込むこ
とにより実現していた。同様にデータの送出では図外の
データ出力バスへの送出タイミングをカウンタによって
計数し、最小値レジスタ７、最大値レジスタ８、比較器
１２−３、１２−４および図外の出力ゲートによって決
定していた。
込みの場合に図５に示すように、データ入力バス２上を
流れるデータの順序や図外のデータ出力バス上に送出さ
れるべきデータの順序を計数する水平および垂直方向カ
ウンタ４−１および４−２に対し、水平方向の範囲を示
す最小値レジスタ５および最大値レジスタ６と、垂直方
向の範囲を示す最小値レジスタ７および最大値レジスタ
８との値を設定し、水平方向のカウンタ４−１と最小値
レジスタ５、最大値レジスタ６と比較器１２−１、１２
−２によって水平方向レジスタ５の値≦ｘ≦レジスタ６
の値垂直方向のカウンタ４−２と最小値レジスタ７、最
大値レジスタ８と比較器１２−３、１２−４によって垂
直方向レジスタ７の値≦ｙ≦レジスタ８の値により与え
られるカウンタ４−１の値ｘとカウンタ４−２の値ｙの
範囲のデータの場合に、ゲート１３を開けて取り込むこ
とにより実現していた。同様にデータの送出では図外の
データ出力バスへの送出タイミングをカウンタによって
計数し、最小値レジスタ７、最大値レジスタ８、比較器
１２−３、１２−４および図外の出力ゲートによって決
定していた。
【０００４】
【発明が解決しようとする課題】このような従来のデー
タの取り込みや送出の方法によれば、図４（ａ）および
（ｂ）に示すような矩形が一つの場合であれば問題ない
が、取り込みが矩形でなかったり、二つ以上の領域を指
定しようとした場合には、先に説明した取り込みや送出
のための方法では最大値／最小値レジスタや比較器など
が複雑になり、また領域数分必要になるなどの問題があ
る。
タの取り込みや送出の方法によれば、図４（ａ）および
（ｂ）に示すような矩形が一つの場合であれば問題ない
が、取り込みが矩形でなかったり、二つ以上の領域を指
定しようとした場合には、先に説明した取り込みや送出
のための方法では最大値／最小値レジスタや比較器など
が複雑になり、また領域数分必要になるなどの問題があ
る。
【０００５】本発明はこのような問題を解決するもの
で、データの取り込みおよび送出についての領域設定を
簡単な構成でフレキシブルに行うことができる並列プロ
セッサ装置を提供することを目的とする。
で、データの取り込みおよび送出についての領域設定を
簡単な構成でフレキシブルに行うことができる並列プロ
セッサ装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、データバスに
複数のプロセッサが並列に接続された並列プロセッサ装
置において、入力されるアドレス値に応じてアクセスす
べきプロセッサを示す情報が記憶されたメモリと、前記
データバスを流れるデータの順序を計数するカウンタを
備え、前記カウンタの出力を前記メモリのアドレス入力
とし、このアドレス入力に応じた前記メモリの出力によ
って示されるプロセッサをアクセス状態とする手段を含
むことを特徴とする。
複数のプロセッサが並列に接続された並列プロセッサ装
置において、入力されるアドレス値に応じてアクセスす
べきプロセッサを示す情報が記憶されたメモリと、前記
データバスを流れるデータの順序を計数するカウンタを
備え、前記カウンタの出力を前記メモリのアドレス入力
とし、このアドレス入力に応じた前記メモリの出力によ
って示されるプロセッサをアクセス状態とする手段を含
むことを特徴とする。
【０００７】なお、前記プロセッサは、データ入力バス
上のデータを取り込むか否かの判定を行うデータ取り込
み判定回路を備え、前記カウンタは、前記データ入力バ
スを流れるデータの順序を計数するカウンタであり、前
記メモリは前記カウンタの出力をアドレス入力としてあ
らかじめ取り込み判定の論理が書き込まれたメモリであ
り、前記取り込み判定回路は、前記メモリの読出し出力
値から得られる翻訳された論理にしたがって前記データ
入力バス上のデータを取り込むか否かを判定する手段を
含むことが好ましい。
上のデータを取り込むか否かの判定を行うデータ取り込
み判定回路を備え、前記カウンタは、前記データ入力バ
スを流れるデータの順序を計数するカウンタであり、前
記メモリは前記カウンタの出力をアドレス入力としてあ
らかじめ取り込み判定の論理が書き込まれたメモリであ
り、前記取り込み判定回路は、前記メモリの読出し出力
値から得られる翻訳された論理にしたがって前記データ
入力バス上のデータを取り込むか否かを判定する手段を
含むことが好ましい。
【０００８】また、前記プロセッサは、データ出力バス
上にデータを送出するか否かの判定を行うデータ送出判
定回路を備え、前記カウンタは、前記データ出力バスを
流れるデータの順序を計数するカウンタであり、前記メ
モリは前記カウンタの出力をアドレス入力としてあらか
じめ送出判定の論理が書き込まれたメモリであり、前記
取り込み判定回路は、前記メモリの読出し出力値から得
られる翻訳された論理にしたがって前記データ出力バス
上にデータを送出するか否かを判定する手段を含むこと
が好ましい。
上にデータを送出するか否かの判定を行うデータ送出判
定回路を備え、前記カウンタは、前記データ出力バスを
流れるデータの順序を計数するカウンタであり、前記メ
モリは前記カウンタの出力をアドレス入力としてあらか
じめ送出判定の論理が書き込まれたメモリであり、前記
取り込み判定回路は、前記メモリの読出し出力値から得
られる翻訳された論理にしたがって前記データ出力バス
上にデータを送出するか否かを判定する手段を含むこと
が好ましい。
【０００９】
【作用】取り込みまたは送出するデータの順序を計数す
るカウンタの出力をアドレスとして制御データが格納さ
れたメモリ（例えばＲＯＭ）をアクセスする。ここには
あらかじめ翻訳された判定論理が書込まれている。
るカウンタの出力をアドレスとして制御データが格納さ
れたメモリ（例えばＲＯＭ）をアクセスする。ここには
あらかじめ翻訳された判定論理が書込まれている。
【００１０】この読出出力値によって各々のプロセッサ
のデータ取り込み判定回路、またはデータ送出判定回路
を駆動し、そのプロセッサがデータを取り込むのか、ま
たは送出するのかを決定する。
のデータ取り込み判定回路、またはデータ送出判定回路
を駆動し、そのプロセッサがデータを取り込むのか、ま
たは送出するのかを決定する。
【００１１】これにより、プロセッサ側の処理が簡単化
されるとともに、入力または出力バス上のデータの順序
に対応して１ドットずつ取り込みまたは送出の制御が可
能となり、メモリの値を変更することによって簡単な回
路で取り込みまたは送出の範囲を矩形を含む任意の形状
にすることができ、二つ以上の領域指定も容易に行うこ
とができる。
されるとともに、入力または出力バス上のデータの順序
に対応して１ドットずつ取り込みまたは送出の制御が可
能となり、メモリの値を変更することによって簡単な回
路で取り込みまたは送出の範囲を矩形を含む任意の形状
にすることができ、二つ以上の領域指定も容易に行うこ
とができる。
【００１２】また、メモリにＲＡＭもしくはＰＲＯＭを
用いれば、取り込みや送出の範囲を任意の形状および数
にしたままダイナミックに変更することができる。
用いれば、取り込みや送出の範囲を任意の形状および数
にしたままダイナミックに変更することができる。
【００１３】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。図１は本発明実施例の構成を示すブロック図であ
る。
る。図１は本発明実施例の構成を示すブロック図であ
る。
【００１４】本発明実施例は、データ入力バス２および
データ出力バス３に複数のプロセッサ１−１〜１−ｎが
並列に接続され、このプロセッサ１−１〜１−ｎにそれ
ぞれデータ取り込み判定回路およびデータ送出判定回路
１１−１〜１１−ｎを備え、データ入力バス２およびデ
ータ出力バス３を流れるデータの順序を計数するカウン
タ４と、このカウンタ４の出力をアドレス入力としてあ
らかじめ取り込み判定の論理が書込まれたＲＯＭとを備
え、複数のデータ取り込み判定回路１０−１〜１０−ｎ
は、ＲＯＭ９の読出し出力値に得られる翻訳された論理
にしたがってデータ入力バス２上のデータを取り込むか
否かを判定する手段を含み、データ送出判定回路１１−
１〜１１−ｎは、ＲＯＭ９の読出し出力値に得られる翻
訳された論理にしたがってデータ出力バス３上にデータ
を送出するか否かを判定する手段を含む。ＲＯＭ９に代
えてＲＡＭまたはＰＲＯＭを設けることができる。
データ出力バス３に複数のプロセッサ１−１〜１−ｎが
並列に接続され、このプロセッサ１−１〜１−ｎにそれ
ぞれデータ取り込み判定回路およびデータ送出判定回路
１１−１〜１１−ｎを備え、データ入力バス２およびデ
ータ出力バス３を流れるデータの順序を計数するカウン
タ４と、このカウンタ４の出力をアドレス入力としてあ
らかじめ取り込み判定の論理が書込まれたＲＯＭとを備
え、複数のデータ取り込み判定回路１０−１〜１０−ｎ
は、ＲＯＭ９の読出し出力値に得られる翻訳された論理
にしたがってデータ入力バス２上のデータを取り込むか
否かを判定する手段を含み、データ送出判定回路１１−
１〜１１−ｎは、ＲＯＭ９の読出し出力値に得られる翻
訳された論理にしたがってデータ出力バス３上にデータ
を送出するか否かを判定する手段を含む。ＲＯＭ９に代
えてＲＡＭまたはＰＲＯＭを設けることができる。
【００１５】次に、このように構成された本発明実施例
の動作について説明する。
の動作について説明する。
【００１６】プロセッサ１−１〜１−ｎがデータ入力バ
ス２に流れているデータのうちから必要なものを取り込
む動作は従来と同様に行われるが、データ入力バス２に
流れているデータの順序を計数するカウンタ４の出力は
取り込み制御データを格納するＲＯＭ９のアドレスとし
て供給される。
ス２に流れているデータのうちから必要なものを取り込
む動作は従来と同様に行われるが、データ入力バス２に
流れているデータの順序を計数するカウンタ４の出力は
取り込み制御データを格納するＲＯＭ９のアドレスとし
て供給される。
【００１７】ＲＯＭ９の内容は読み出される１ワード
（ｎビット）が各々のプロセッサ１−１〜１−ｎの取り
込み制御データに対応し、例えば制御データ１のときに
取り込むとすれば図２に示すようにアドレスｔおよびｔ
＋１で読み出された制御データによって、ｔのときには
プロセッサ１−１、ｔ＋１のときにはプロセッサ１−ｎ
がデータ入力バス２上のデータを取り込むように各プロ
セッサ１−１〜１−ｎのデータ取り込み判定回路１０−
１〜１０−ｎを駆動し、データ入力バス２上のデータを
必要なプロセッサ１−１〜１−ｎが取り込めるようにす
る。プロセッサ１−１〜１−ｎの処理結果は選択的にデ
ータ出力バス３に送出されるが、データ出力バス３に送
出されるデータの順序を計数するカウンタ４の出力は送
出制御データを格納するＲＯＭのアドレスとして供給さ
れる。ＲＯＭから読み出された１ワード（ｎビット）は
各々のプロセッサ１−１〜１−ｎのデータ送出判定回路
１１−１〜１１−ｎを駆動し、データ出力バス３に必要
なプロセッサ１−１〜１−ｎの処理結果を送出すること
ができる。
（ｎビット）が各々のプロセッサ１−１〜１−ｎの取り
込み制御データに対応し、例えば制御データ１のときに
取り込むとすれば図２に示すようにアドレスｔおよびｔ
＋１で読み出された制御データによって、ｔのときには
プロセッサ１−１、ｔ＋１のときにはプロセッサ１−ｎ
がデータ入力バス２上のデータを取り込むように各プロ
セッサ１−１〜１−ｎのデータ取り込み判定回路１０−
１〜１０−ｎを駆動し、データ入力バス２上のデータを
必要なプロセッサ１−１〜１−ｎが取り込めるようにす
る。プロセッサ１−１〜１−ｎの処理結果は選択的にデ
ータ出力バス３に送出されるが、データ出力バス３に送
出されるデータの順序を計数するカウンタ４の出力は送
出制御データを格納するＲＯＭのアドレスとして供給さ
れる。ＲＯＭから読み出された１ワード（ｎビット）は
各々のプロセッサ１−１〜１−ｎのデータ送出判定回路
１１−１〜１１−ｎを駆動し、データ出力バス３に必要
なプロセッサ１−１〜１−ｎの処理結果を送出すること
ができる。
【００１８】
【発明の効果】以上説明したように本発明によれば、プ
ロセッサ側の処理が簡単化されるとともに入力または出
力バス上のデータの順序に対応して１ドットずつ取り込
みまたは送出の制御ができるため、メモリとしてのＲＯ
Ｍの値を変更することによって簡単な回路で取り込みや
送出の範囲を矩形を含む任意の形状にすることができ、
二つ以上の領域指定も容易に行うことができる効果があ
る。
ロセッサ側の処理が簡単化されるとともに入力または出
力バス上のデータの順序に対応して１ドットずつ取り込
みまたは送出の制御ができるため、メモリとしてのＲＯ
Ｍの値を変更することによって簡単な回路で取り込みや
送出の範囲を矩形を含む任意の形状にすることができ、
二つ以上の領域指定も容易に行うことができる効果があ
る。
【００１９】また、ＲＯＭに代えて書き換え可能なＲＡ
ＭもしくはＰＲＯＭを備えることによって取り込みや送
出の範囲を任意の形状および数にしたままでダイナミッ
クに変更できる利点がある。
ＭもしくはＰＲＯＭを備えることによって取り込みや送
出の範囲を任意の形状および数にしたままでダイナミッ
クに変更できる利点がある。
【図１】本発明実施例の構成を示すブロック図。
【図２】本発明実施例における制御データ例を示す図。
【図３】従来例の構成を示すブロック図。
【図４】（ａ）および（ｂ）は従来例におけるデータの
取り込みおよび送出を説明する図。
取り込みおよび送出を説明する図。
【図５】従来例におけるデータ入力の場合の動作を説明
する図。
する図。
１−１〜１−ｎ プロセッサ ２ データ入力バス ３ データ出力バス ４、４−１、４−２ カウンタ ５、７ 最小値レジスタ ６、８ 最大値レジスタ ９ ＲＯＭ １０−１〜１０−ｎ データ取り込み判定回路 １１−１〜１１−ｎ データ送出判定回路 １２−１〜１２−４ 比較器 １３ ゲート
Claims (3)
- 【請求項１】 データバスに複数のプロセッサが並列に
接続された並列プロセッサ装置において、入力されるアドレス値に応じてアクセスすべきプロセッ
サを示す情報が記憶されたメモリと、前記データバスを
流れるデータの順序を計数するカウンタを備え、 前記カウンタの出力を前記メモリのアドレス入力とし、
このアドレス入力に応じた前記メモリの出力によって示
されるプロセッサをアクセス状態とする手段を含む こと
を特徴とする並列プロセッサ装置。 - 【請求項２】 前記プロセッサは、データ入力バス上の
データを取り込むか否かの判定を行うデータ取り込み判
定回路を備え、 前記カウンタは、前記データ入力バスを流れるデータの
順序を計数するカウンタであり、 前記メモリは前記カウンタの出力をアドレス入力として
あらかじめ取り込み判定の論理が書き込まれたメモリで
あり、 前記取り込み判定回路は、前記メモリの読出し出力値か
ら得られる翻訳された論理にしたがって前記データ入力
バス上のデータを取り込むか否かを判定する手段を含む
請求項１記載の並列プロセッサ装置。 - 【請求項３】 前記プロセッサは、データ出力バス上に
データを送出するか否かの判定を行うデータ送出判定回
路を備え、 前記カウンタは、前記データ出力バスを流れるデータの
順序を計数するカウンタであり、 前記メモリは前記カウンタの出力をアドレス入力として
あらかじめ送出判定の論理が書き込まれたメモリであ
り、 前記取り込み判定回路は、前記メモリの読出し出力値か
ら得られる翻訳された論理にしたがって前記データ出力
バス上にデータを送出するか否かを判定する手段を含む
請求項１記載の並列プロセッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19725492A JP2906845B2 (ja) | 1992-07-23 | 1992-07-23 | 並列プロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19725492A JP2906845B2 (ja) | 1992-07-23 | 1992-07-23 | 並列プロセッサ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0644194A JPH0644194A (ja) | 1994-02-18 |
| JP2906845B2 true JP2906845B2 (ja) | 1999-06-21 |
Family
ID=16371412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19725492A Expired - Lifetime JP2906845B2 (ja) | 1992-07-23 | 1992-07-23 | 並列プロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2906845B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3833110A1 (de) * | 1988-09-29 | 1990-04-05 | Siemens Ag | Verfahren und anordnung zum verschweissen von thermoplastischen werkstoffen mittels waermestrahlung |
-
1992
- 1992-07-23 JP JP19725492A patent/JP2906845B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0644194A (ja) | 1994-02-18 |
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