JP2722151B2 - プライオリティ制御方式 - Google Patents
プライオリティ制御方式Info
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Description
【０００１】
【産業上の利用分野】本発明は、データ処理装置におけ
るプライオリティ制御方式の改良に関するものである。
るプライオリティ制御方式の改良に関するものである。
【０００２】
【従来の技術】計算機システムは、二種（フェッチとス
トア）のアクセス要求を発行できる複数のアクセス要求
源と、複数バンクにインタリーブされた主記憶と、アク
セス要求の優先順位を決定するプライオリティ決定回路
と、プライオリティ決定回路の決定した優先順位に従っ
てアクセス要求を主記憶に発信するアクセス要求処理部
とを有している。この種の計算機システムにおいては、
ストア・アクセスはプライオリティが取れてからデータ
の整列（アライン）を行うため、プライオリティが取れ
てから実際に主記憶にデータが到達する迄に時間がかか
る。フェッチには此のようなインタバルがないので、こ
の間に同一アドレスがフェッチされると、データの参照
順序が保証されない場合が起こる。
トア）のアクセス要求を発行できる複数のアクセス要求
源と、複数バンクにインタリーブされた主記憶と、アク
セス要求の優先順位を決定するプライオリティ決定回路
と、プライオリティ決定回路の決定した優先順位に従っ
てアクセス要求を主記憶に発信するアクセス要求処理部
とを有している。この種の計算機システムにおいては、
ストア・アクセスはプライオリティが取れてからデータ
の整列（アライン）を行うため、プライオリティが取れ
てから実際に主記憶にデータが到達する迄に時間がかか
る。フェッチには此のようなインタバルがないので、こ
の間に同一アドレスがフェッチされると、データの参照
順序が保証されない場合が起こる。
【０００３】従って、ストア・アクセスには余分なバン
ク・ビジーを立てることによって、プライオリティが取
れてから実際に主記憶にデータが到達する迄にフェッチ
が割り込まないことを保証している。このため、先行ス
トアから後続のフェッチに対して長いビジーが見える。
ストア・アクセスが連続した場合には、フェッチに対し
て多くのバンクが同時にビジーに見えるが、バンク数が
十分に大きければ、フェッチのスループットは問題にな
るほど低下しない。上記のような計算機システムにおけ
るプライオリティ制御方式では、ポートにアクセス要求
が保持されている時間を優先順位の決定要素としては積
極的に用いていなかった。
ク・ビジーを立てることによって、プライオリティが取
れてから実際に主記憶にデータが到達する迄にフェッチ
が割り込まないことを保証している。このため、先行ス
トアから後続のフェッチに対して長いビジーが見える。
ストア・アクセスが連続した場合には、フェッチに対し
て多くのバンクが同時にビジーに見えるが、バンク数が
十分に大きければ、フェッチのスループットは問題にな
るほど低下しない。上記のような計算機システムにおけ
るプライオリティ制御方式では、ポートにアクセス要求
が保持されている時間を優先順位の決定要素としては積
極的に用いていなかった。
【０００４】
【発明が解決しようとする課題】フェッチに対して多く
のバンクがビジーに見える此の種の計算機システムにお
いては、インタリーブ数が大きい場合には問題がない
が、インタリーブ数が小さくなると、ストア・アクセス
が連続的に発信されたときには、フェッチに対して全て
のバンクがビジーになる。従来の技術では、ポートに保
持されている時間をプライオリティの決定要素として用
いていないため、フェッチ・アクセスは必要なバンクの
ビジーが全て解除されるまで、場合によっては非常に長
時間、ポートに保持される。その結果、フェッチのアク
セスのスループットがストア・アクセスのスループット
に比べて非常に低くなる恐れがある。本発明は、この点
に鑑みて創作されたものであって、アクセス種間のスル
ープットが極端に相違しないようになったプライオリテ
ィ制御方式を提供することを目的としている。
のバンクがビジーに見える此の種の計算機システムにお
いては、インタリーブ数が大きい場合には問題がない
が、インタリーブ数が小さくなると、ストア・アクセス
が連続的に発信されたときには、フェッチに対して全て
のバンクがビジーになる。従来の技術では、ポートに保
持されている時間をプライオリティの決定要素として用
いていないため、フェッチ・アクセスは必要なバンクの
ビジーが全て解除されるまで、場合によっては非常に長
時間、ポートに保持される。その結果、フェッチのアク
セスのスループットがストア・アクセスのスループット
に比べて非常に低くなる恐れがある。本発明は、この点
に鑑みて創作されたものであって、アクセス種間のスル
ープットが極端に相違しないようになったプライオリテ
ィ制御方式を提供することを目的としている。
【０００５】
【課題を解決するための手段】図１は本発明の原理説明
図である。同図に示すように、請求項１のプライオリテ
ィ制御方式は、 少なくとも二種のアクセス要求を発行で
きる一つ以上のアクセス要求源と、 複数のバンクにイン
タリーブされた主記憶と、 アクセス要求源からのアクセ
ス要求を受け付ける二つ以上のポートと、 各ポート毎に
設けられ、且つ対応するポートに一つのアクセス要求が
保持されている時間を計測する時間計測手段と、 各時間
計測手段毎に設けられ、且つ対応する時間計測手段の計
測値が閾値を越えたか否かを調べる時間検出器と、 各ポ
ートに保持されているアクセス要求の内容と，ポート間
の競合と，前記主記憶のバンク毎のビジー状況と，各時
間検出器の検出値とに基づいてアクセス要求の優先順位
を決定するプライオリティ決定回路と、 プライオリティ
決定回路の決定した優先順位に従ってポートに保持され
ているアクセス要求を主記憶へ発信するアクセス要求処
理部とを備えるデータ処理装置において、 アクセス要求
源を認識する手段を設け、 特定のアクセス要求源からの
アクセス要求についてのみ、当該アクセス要求が保持さ
れているポートに対応する時間検出器の検出値をプライ
オリティ決定回路に入力することを特徴とするものであ
る。 請求項２のプライオリティ制御方式は、請求項１に
おいて、アクセス要求源を認識する手段として、アクセ
ス要求にアクセス要求源認識フラグを付加することを特
徴とするものである。 請求項３のプライオリティ制御方
式は、請求項１において、アクセス要求源を認識する手
段として、アクセス要求源とポートとを１対１あるいは
１対Ｎ（Ｎは ２以上）に対応させることを特徴とするも
のである。 請求項４のプライオリティ制御方式は、 少な
くとも二種のアクセス要求を発行できる一つ以上のアク
セス要求源と、 複数のバンクにインタリーブされた主記
憶と、 アクセス要求源からのアクセス要求を受け付ける
二つ以上のポートと、 各ポート毎に設けられ、且つ対応
するポートに一つのアクセス要求が保持されている時間
を計測する時間計測手段と、 各時間計測手段毎に設けら
れ、且つ対応する時間計測手段の計測値が閾値を越えた
か否かを調べる時間検出器と、 各ポートに保持されてい
るアクセス要求の内容と，ポート間の競合と，前記主記
憶のバンク毎のビジー状況と，各時間検出器の検出値と
に基づいてアクセス要求の優先順位を決定するプライオ
リティ決定回路と、 プライオリティ決定回路の決定した
優先順位に従ってポートに保持されているアクセス要求
を主記憶へ発信するアクセス要求処理部とを備えるデー
タ処理装置において、 ポートに保持されているアクセス
要求のアクセス種を調べる手段を設け、 当該ポートに保
持されているアクセス要求のアクセス種が所定のアクセ
ス種であることを条件として、当該ポートに対応する時
間計測手段を動作させることを特徴とするものである。
請求項５のプライオリティ制御方式は、請求項１，請求
項２，請求項３または請求項４において、プライオリテ
ィ決定回路は、時間検出器の検出値が閾値を越えている
ことを示している場合には、ポートに保持されているス
トア・アクセス要求を無効なものとして、アクセス要求
の優先順位を決定することを特徴とするものである。
図である。同図に示すように、請求項１のプライオリテ
ィ制御方式は、 少なくとも二種のアクセス要求を発行で
きる一つ以上のアクセス要求源と、 複数のバンクにイン
タリーブされた主記憶と、 アクセス要求源からのアクセ
ス要求を受け付ける二つ以上のポートと、 各ポート毎に
設けられ、且つ対応するポートに一つのアクセス要求が
保持されている時間を計測する時間計測手段と、 各時間
計測手段毎に設けられ、且つ対応する時間計測手段の計
測値が閾値を越えたか否かを調べる時間検出器と、 各ポ
ートに保持されているアクセス要求の内容と，ポート間
の競合と，前記主記憶のバンク毎のビジー状況と，各時
間検出器の検出値とに基づいてアクセス要求の優先順位
を決定するプライオリティ決定回路と、 プライオリティ
決定回路の決定した優先順位に従ってポートに保持され
ているアクセス要求を主記憶へ発信するアクセス要求処
理部とを備えるデータ処理装置において、 アクセス要求
源を認識する手段を設け、 特定のアクセス要求源からの
アクセス要求についてのみ、当該アクセス要求が保持さ
れているポートに対応する時間検出器の検出値をプライ
オリティ決定回路に入力することを特徴とするものであ
る。 請求項２のプライオリティ制御方式は、請求項１に
おいて、アクセス要求源を認識する手段として、アクセ
ス要求にアクセス要求源認識フラグを付加することを特
徴とするものである。 請求項３のプライオリティ制御方
式は、請求項１において、アクセス要求源を認識する手
段として、アクセス要求源とポートとを１対１あるいは
１対Ｎ（Ｎは ２以上）に対応させることを特徴とするも
のである。 請求項４のプライオリティ制御方式は、 少な
くとも二種のアクセス要求を発行できる一つ以上のアク
セス要求源と、 複数のバンクにインタリーブされた主記
憶と、 アクセス要求源からのアクセス要求を受け付ける
二つ以上のポートと、 各ポート毎に設けられ、且つ対応
するポートに一つのアクセス要求が保持されている時間
を計測する時間計測手段と、 各時間計測手段毎に設けら
れ、且つ対応する時間計測手段の計測値が閾値を越えた
か否かを調べる時間検出器と、 各ポートに保持されてい
るアクセス要求の内容と，ポート間の競合と，前記主記
憶のバンク毎のビジー状況と，各時間検出器の検出値と
に基づいてアクセス要求の優先順位を決定するプライオ
リティ決定回路と、 プライオリティ決定回路の決定した
優先順位に従ってポートに保持されているアクセス要求
を主記憶へ発信するアクセス要求処理部とを備えるデー
タ処理装置において、 ポートに保持されているアクセス
要求のアクセス種を調べる手段を設け、 当該ポートに保
持されているアクセス要求のアクセス種が所定のアクセ
ス種であることを条件として、当該ポートに対応する時
間計測手段を動作させることを特徴とするものである。
請求項５のプライオリティ制御方式は、請求項１，請求
項２，請求項３または請求項４において、プライオリテ
ィ決定回路は、時間検出器の検出値が閾値を越えている
ことを示している場合には、ポートに保持されているス
トア・アクセス要求を無効なものとして、アクセス要求
の優先順位を決定することを特徴とするものである。
【０００６】
【作用】請求項１のプライオリティ制御方式の作用を説
明する。ポートにアクセス要求がセットされると、対応
する時間計測手段が時間計測を開始する。時間計測手段
の時間計測値は、時間検出器に入力される。時間検出器
は、計測時間と閾値とを比較し、前者が後者よりも大き
ければ例えば論理「１」の信号を出力する。アクセス要
求源認識手段は、ポートに保持されているアクセス要求
を発行したアクセス要求源を認識し、認識結果に従って
選択回路を制御する。選択回路がオンした場合には時間
検出器の出力はプライオリティ決定回路に入力される。
プライオリティ決定回路は、時間検出器の出力を優先順
位決定の要素として使用する。 請求項２のプライオリテ
ィ制御方式の作用について説明する。アクセス要求源
は、アクセス要求源を示すアクセス要求源認識フラグを
付加してアクセス要求を発信する。アクセス要求源認識
手段は、アクセス要求源認識フラグに基づいてアクセス
要求源を認識する。 請求項３のプライオリティ制御方式
の作用について説明する。請求項３のプライオリティ制
御方式では、アクセス要求源とポートとが１対１又は１
対Ｎに対応付けられている。例えば、ベクトル処理部か
ら発信されたアクセス要求は１番目（一番上の）のポー
トにセットされ、Ｉ／Ｏ処理部から発信されたアクセス
要求は２番目のポートにセットされる。２番目のポート
に対応する選択回路を常にオン状態にすることが出来
る。 請求項４のプライオリティ制御方式の作用について
説明する。ポートに保持されているアクセス要求のアク
セス種が特定のアクセス種（例えばフェッチ・アクセ
ス）であることを条件として、時間計測手段を動作させ
る。 請求項５のプライオリティ制御方式の作用について
説明する。先行アクセス後続アクセスの組合せがストア
→フェッチの場合には、バンク・ビジー時間が長いの
で、フェッチ・アクセス要求が優先選択され難くなる。
そこで、時間計測手段の計測値が閾値を越えて時間検出
器の出力が論理「１」になった場合には、プライオリテ
ィ決定回路は、ストア・アクセス要求を無効なものとし
て、アクセス要求の優先順位を決定する。これにより、
ポートにセットされているフェッチ・アクセス要求を主
記憶に送ることが可能になる。
明する。ポートにアクセス要求がセットされると、対応
する時間計測手段が時間計測を開始する。時間計測手段
の時間計測値は、時間検出器に入力される。時間検出器
は、計測時間と閾値とを比較し、前者が後者よりも大き
ければ例えば論理「１」の信号を出力する。アクセス要
求源認識手段は、ポートに保持されているアクセス要求
を発行したアクセス要求源を認識し、認識結果に従って
選択回路を制御する。選択回路がオンした場合には時間
検出器の出力はプライオリティ決定回路に入力される。
プライオリティ決定回路は、時間検出器の出力を優先順
位決定の要素として使用する。 請求項２のプライオリテ
ィ制御方式の作用について説明する。アクセス要求源
は、アクセス要求源を示すアクセス要求源認識フラグを
付加してアクセス要求を発信する。アクセス要求源認識
手段は、アクセス要求源認識フラグに基づいてアクセス
要求源を認識する。 請求項３のプライオリティ制御方式
の作用について説明する。請求項３のプライオリティ制
御方式では、アクセス要求源とポートとが１対１又は１
対Ｎに対応付けられている。例えば、ベクトル処理部か
ら発信されたアクセス要求は１番目（一番上の）のポー
トにセットされ、Ｉ／Ｏ処理部から発信されたアクセス
要求は２番目のポートにセットされる。２番目のポート
に対応する選択回路を常にオン状態にすることが出来
る。 請求項４のプライオリティ制御方式の作用について
説明する。ポートに保持されているアクセス要求のアク
セス種が特定のアクセス種（例えばフェッチ・アクセ
ス）であることを条件として、時間計測手段を動作させ
る。 請求項５のプライオリティ制御方式の作用について
説明する。先行アクセス後続アクセスの組合せがストア
→フェッチの場合には、バンク・ビジー時間が長いの
で、フェッチ・アクセス要求が優先選択され難くなる。
そこで、時間計測手段の計測値が閾値を越えて時間検出
器の出力が論理「１」になった場合には、プライオリテ
ィ決定回路は、ストア・アクセス要求を無効なものとし
て、アクセス要求の優先順位を決定する。これにより、
ポートにセットされているフェッチ・アクセス要求を主
記憶に送ることが可能になる。
【０００７】
【実施例】図２は本発明の１実施例のブロック図であ
る。同図において、１１はベクトル処理部、１２はスカ
ラ処理部、１３はＩ／Ｏ処理部、２１ないし２３はポー
ト、３１ないし３３はカウンタ、４１ないし４３は時間
検出器、５１ないし５３は時間選択信号、５６ないし５
８はセレクタ、６はプライオリティ決定回路、７はアク
セス要求処理部、８は主記憶、９１ないし９８は主記憶
アクセス・バス、１０１ないし１０３はフラグ・リセッ
ト信号をそれぞれ示している。
る。同図において、１１はベクトル処理部、１２はスカ
ラ処理部、１３はＩ／Ｏ処理部、２１ないし２３はポー
ト、３１ないし３３はカウンタ、４１ないし４３は時間
検出器、５１ないし５３は時間選択信号、５６ないし５
８はセレクタ、６はプライオリティ決定回路、７はアク
セス要求処理部、８は主記憶、９１ないし９８は主記憶
アクセス・バス、１０１ないし１０３はフラグ・リセッ
ト信号をそれぞれ示している。
【０００８】ベクトル処理部１１から発信されたアクセ
ス要求はポート２１にセットされ、スカラ処理部１２か
ら発信されたアクセス要求はポート２２にセットされ、
Ｉ／Ｏ処理部１３から発信されたアクセス要求はポート
２３にセットされる。ポート２１にセットされたアクセ
ス要求はプライオリティ決定回路６に入力される。ポー
ト２２，２３についても同様である。主記憶８は、バン
ク０ないし３１の３２バンクにインタリーブされてい
る。インタリーブされた主記憶８に対し、図の横方向４
バンクを１組として、アクセス処理部７より８本のアク
セス・バス９１，９２，…，９８が張られている。主記
憶アクセス・バス９１ないし９８を使用して、８個のバ
ンクに対して同時にデータを書き込むことができ、８個
のバンクから同時にデータを読み出すことが出来る。
ス要求はポート２１にセットされ、スカラ処理部１２か
ら発信されたアクセス要求はポート２２にセットされ、
Ｉ／Ｏ処理部１３から発信されたアクセス要求はポート
２３にセットされる。ポート２１にセットされたアクセ
ス要求はプライオリティ決定回路６に入力される。ポー
ト２２，２３についても同様である。主記憶８は、バン
ク０ないし３１の３２バンクにインタリーブされてい
る。インタリーブされた主記憶８に対し、図の横方向４
バンクを１組として、アクセス処理部７より８本のアク
セス・バス９１，９２，…，９８が張られている。主記
憶アクセス・バス９１ないし９８を使用して、８個のバ
ンクに対して同時にデータを書き込むことができ、８個
のバンクから同時にデータを読み出すことが出来る。
【０００９】アクセス要求源から発信される要求は、次
の４種類である。 ブロック・フェッチ 主記憶の縦１列８バンクに対して同時にフェッチする。 ブロック・ストア 主記憶の縦１列８バンクに対して同時にストアする。 シングル・フェッチ 主記憶の１バンクに対してフェッチする。 シングル・ストア 主記憶の１バンクに対してストアする。
の４種類である。 ブロック・フェッチ 主記憶の縦１列８バンクに対して同時にフェッチする。 ブロック・ストア 主記憶の縦１列８バンクに対して同時にストアする。 シングル・フェッチ 主記憶の１バンクに対してフェッチする。 シングル・ストア 主記憶の１バンクに対してストアする。
【００１０】プライオリティ決定回路６では、上記の４
種のアクセスについて、ポート間のアクセス・バスのコ
ンフリクト，アクセスする主記憶バンクのビジー，ポー
ト間の固定の優先順位を参照して、アクセス要求の優先
順位を決定する。主記憶バンク・ビジーは、先行アクセ
ス後続アクセスの組合せにより、次のようになってい
る。 （ａ）フェッチ→フェッチ １τビジー （ｂ）フェッチ→ストア ０τビジー （ｃ）ストア→フェッチ ８τビジー （ｄ）ストア→ストア １τビジー また、ブロック・アクセスの場合はアクセスした全バン
クがビジーとなる。
種のアクセスについて、ポート間のアクセス・バスのコ
ンフリクト，アクセスする主記憶バンクのビジー，ポー
ト間の固定の優先順位を参照して、アクセス要求の優先
順位を決定する。主記憶バンク・ビジーは、先行アクセ
ス後続アクセスの組合せにより、次のようになってい
る。 （ａ）フェッチ→フェッチ １τビジー （ｂ）フェッチ→ストア ０τビジー （ｃ）ストア→フェッチ ８τビジー （ｄ）ストア→ストア １τビジー また、ブロック・アクセスの場合はアクセスした全バン
クがビジーとなる。
【００１１】図５および図６は主記憶バンクのビジーを
示す図である。同図において、Ａ１は先行アクセス、Ａ
２は後続アクセス、×はバンク・ビジー時間をそれぞれ
示している。説明を簡単にするために、ベクトル処理部
１１のみがアクセス要求を発行し、そのアクセス・アド
レスがバンク０であると仮定する。 （ａ）はフェッチ→フェッチの場合を説明する図であ
る。ベクトル処理部１１がバンク０に対するフェッチ・
アクセス要求Ａ１を発行すると、フェッチ・アクセス要
求Ａ１が優先選択され、バンク０を含むメモリが起動さ
れ、バンク０からフェッチ・アクセス要求Ａ１に対応す
るデータが読み出される。バンク０に対するフェッチ・
アクセス要求が優先選択された場合には、１τの期間、
バンク０に関するフェッチ→フェッチのバンク・ビジー
・フラグはオンされる。ベクトル処理部１１がフェッチ
・アクセス要求Ａ１に続いてバンク０に対するフェッチ
・アクセス要求Ａ２を発信したと仮定する。このフェッ
チ・アクセス要求Ａ２は、バンク０についてのフェッチ
→フェッチのバンク・ビジー・フラグがオフされた後で
優先選択され、バンク０を含むメモリが起動され、フェ
ッチ・アクセス要求Ａ２に対応するデータがバンク０か
ら読み出される。
示す図である。同図において、Ａ１は先行アクセス、Ａ
２は後続アクセス、×はバンク・ビジー時間をそれぞれ
示している。説明を簡単にするために、ベクトル処理部
１１のみがアクセス要求を発行し、そのアクセス・アド
レスがバンク０であると仮定する。 （ａ）はフェッチ→フェッチの場合を説明する図であ
る。ベクトル処理部１１がバンク０に対するフェッチ・
アクセス要求Ａ１を発行すると、フェッチ・アクセス要
求Ａ１が優先選択され、バンク０を含むメモリが起動さ
れ、バンク０からフェッチ・アクセス要求Ａ１に対応す
るデータが読み出される。バンク０に対するフェッチ・
アクセス要求が優先選択された場合には、１τの期間、
バンク０に関するフェッチ→フェッチのバンク・ビジー
・フラグはオンされる。ベクトル処理部１１がフェッチ
・アクセス要求Ａ１に続いてバンク０に対するフェッチ
・アクセス要求Ａ２を発信したと仮定する。このフェッ
チ・アクセス要求Ａ２は、バンク０についてのフェッチ
→フェッチのバンク・ビジー・フラグがオフされた後で
優先選択され、バンク０を含むメモリが起動され、フェ
ッチ・アクセス要求Ａ２に対応するデータがバンク０か
ら読み出される。
【００１２】（ｂ）はフェッチ→ストアの場合を説明す
る図である。ベクトル処理部１１がバンク０に対するフ
ェッチ・アクセス要求Ａ１を発行すると、フェッチ・ア
クセス要求Ａ１が優先選択され、バンク０を含むメモリ
が起動され、フェッチ・アクセス要求Ａ１に対応するデ
ータがバンク０から読み出される。バンク０に対するフ
ェッチ・アクセス要求が優先選択された場合には、バン
ク０に関するフェッチ→ストアのバンク・ビジー・フラ
グはオンされない。ベクトル処理部１１がフェッチ・ア
クセス要求Ａ１に続いてバンク０に対するストア・アク
セス要求Ａ２を発信したと仮定する。このストア・アク
セス要求Ａ２は直ちに優先選択され、バンク０を含むメ
モリが起動され、ストア・アクセス要求Ａ２のデータが
バンク０に書き込まれる。
る図である。ベクトル処理部１１がバンク０に対するフ
ェッチ・アクセス要求Ａ１を発行すると、フェッチ・ア
クセス要求Ａ１が優先選択され、バンク０を含むメモリ
が起動され、フェッチ・アクセス要求Ａ１に対応するデ
ータがバンク０から読み出される。バンク０に対するフ
ェッチ・アクセス要求が優先選択された場合には、バン
ク０に関するフェッチ→ストアのバンク・ビジー・フラ
グはオンされない。ベクトル処理部１１がフェッチ・ア
クセス要求Ａ１に続いてバンク０に対するストア・アク
セス要求Ａ２を発信したと仮定する。このストア・アク
セス要求Ａ２は直ちに優先選択され、バンク０を含むメ
モリが起動され、ストア・アクセス要求Ａ２のデータが
バンク０に書き込まれる。
【００１３】（ｃ）はストア→フェッチの場合を説明す
る図である。ベクトル処理部１１がバンク０に対するス
トア・アクセス要求Ａ１を発行すると、ストア・アクセ
ス要求Ａ１が優先選択され、バンク０を含むメモリが起
動され、ストア・アクセス要求Ａ１のデータがバンク０
に書き込まれる。バンク０に対するストア・アクセス要
求が優先選択された場合には、８τの間、バンク０に関
するストア→フェッチのバンク・ビジー・フラグはオン
される。ベクトル処理部１１がストア・アクセス要求Ａ
１に続いてバンク０に対するフェッチ・アクセス要求Ａ
２を発信したと仮定する。このフェッチ・アクセス要求
Ａ２は、バンク０についてのストア→フェッチのバンク
・ビジー・フラグがオフされた後で優先選択され、バン
ク０を含むメモリが起動され、フェッチ・アクセス要求
Ａ２に対応するデータがバンク０から読み出される。図
示のように、フェッチ・アクセス要求Ａ２′がビジーの
間に優先選択されたと仮定すると、書き込み前（ストア
・アクセス要求Ａ１によるデータ更新前）のデータを読
み出してしまう。
る図である。ベクトル処理部１１がバンク０に対するス
トア・アクセス要求Ａ１を発行すると、ストア・アクセ
ス要求Ａ１が優先選択され、バンク０を含むメモリが起
動され、ストア・アクセス要求Ａ１のデータがバンク０
に書き込まれる。バンク０に対するストア・アクセス要
求が優先選択された場合には、８τの間、バンク０に関
するストア→フェッチのバンク・ビジー・フラグはオン
される。ベクトル処理部１１がストア・アクセス要求Ａ
１に続いてバンク０に対するフェッチ・アクセス要求Ａ
２を発信したと仮定する。このフェッチ・アクセス要求
Ａ２は、バンク０についてのストア→フェッチのバンク
・ビジー・フラグがオフされた後で優先選択され、バン
ク０を含むメモリが起動され、フェッチ・アクセス要求
Ａ２に対応するデータがバンク０から読み出される。図
示のように、フェッチ・アクセス要求Ａ２′がビジーの
間に優先選択されたと仮定すると、書き込み前（ストア
・アクセス要求Ａ１によるデータ更新前）のデータを読
み出してしまう。
【００１４】（ｄ）はストア→ストアの場合を説明する
図である。ベクトル処理部１１がバンク０に対するスト
ア・アクセス要求Ａ１を発行すると、ストア・アクセス
要求Ａ１が優先選択され、バンク０を含むメモリが起動
され、ストア・アクセス要求Ａ１のデータがバンク０に
書き込まれる。バンク０に対するストア・アクセス要求
が優先選択された場合には、１τの間、バンク０に関す
るストア→ストアのバンク・ビジー・フラグはオンされ
る。ベクトル処理部１１がストア・アクセス要求Ａ１に
続いてバンク０に対するストア・アクセス要求Ａ２を発
信したと仮定する。ストア・アクセス要求Ａ２は、バン
ク０についてのストア→ストアのバンク・ビジー・フラ
グがオフされた後で優先選択され、バンク０を含むメモ
リが起動され、ストア・アクセス要求Ａ２のデータがバ
ンク０に書き込まれる。
図である。ベクトル処理部１１がバンク０に対するスト
ア・アクセス要求Ａ１を発行すると、ストア・アクセス
要求Ａ１が優先選択され、バンク０を含むメモリが起動
され、ストア・アクセス要求Ａ１のデータがバンク０に
書き込まれる。バンク０に対するストア・アクセス要求
が優先選択された場合には、１τの間、バンク０に関す
るストア→ストアのバンク・ビジー・フラグはオンされ
る。ベクトル処理部１１がストア・アクセス要求Ａ１に
続いてバンク０に対するストア・アクセス要求Ａ２を発
信したと仮定する。ストア・アクセス要求Ａ２は、バン
ク０についてのストア→ストアのバンク・ビジー・フラ
グがオフされた後で優先選択され、バンク０を含むメモ
リが起動され、ストア・アクセス要求Ａ２のデータがバ
ンク０に書き込まれる。
【００１５】図２の実施例では、各ポート毎に時間計測
用のカウンタを設け、アクセス要求がポートに保持され
た時間を計測する。即ち、ポート２１に対応してカウン
タ３１が設置され、ポート２２に対応してカウンタ３２
が設置され、ポート２３に対応してカウンタ３３が設置
されている。カウンタ３１はポート２１がリクエスト・
バリッドを出力し且つフラグ・リセット信号１０１がオ
フであることを条件としてカウントを開始し、カウンタ
３２はポート２２がリクエスト・バリッドを出力し且つ
フラグ・リセット信号１０２がオフであることを条件と
してカウントを開始し、カウンタ３３はポート２３がリ
クエスト・バリッドを出力し且つフラグ・リセット信号
１０３がオフであることを条件としてカウントを開始す
る。
用のカウンタを設け、アクセス要求がポートに保持され
た時間を計測する。即ち、ポート２１に対応してカウン
タ３１が設置され、ポート２２に対応してカウンタ３２
が設置され、ポート２３に対応してカウンタ３３が設置
されている。カウンタ３１はポート２１がリクエスト・
バリッドを出力し且つフラグ・リセット信号１０１がオ
フであることを条件としてカウントを開始し、カウンタ
３２はポート２２がリクエスト・バリッドを出力し且つ
フラグ・リセット信号１０２がオフであることを条件と
してカウントを開始し、カウンタ３３はポート２３がリ
クエスト・バリッドを出力し且つフラグ・リセット信号
１０３がオフであることを条件としてカウントを開始す
る。
【００１６】特に、フェッチ・アクセス要求がポートに
セットされた場合に、保持された時間を計測するように
することも出来る。この場合には、ポートにフェッチ・
アクセス要求がセットされたこと，ポートからリクエス
ト・バリッドが出力されていること及び対応するフラグ
・リセット信号がオフであることを条件として、カウン
タはカウントを開始する。
セットされた場合に、保持された時間を計測するように
することも出来る。この場合には、ポートにフェッチ・
アクセス要求がセットされたこと，ポートからリクエス
ト・バリッドが出力されていること及び対応するフラグ
・リセット信号がオフであることを条件として、カウン
タはカウントを開始する。
【００１７】カウンタ３１に対応して３個の時間検出器
４１ａ，４１ｂ，４１ｃが設けられている。時間検出器
４１ａはカウンタ２１の値がＴａ１になった時にフラグ
を立て、時間検出器４１ｂはカウンタ２１の値がＴｂ１
になった時にフラグを立て、時間検出器４１ｃはカウン
タ２１の値がＴｃ１になった時にフラグを立てる。同様
に、カウンタ３２に対応して検出時間の異なる３個の時
間検出器４２ａ，４２ｂ，４２ｃが設けられている。カ
ウンタ３３に対応して１個の時間検出器４３が設けられ
ている。
４１ａ，４１ｂ，４１ｃが設けられている。時間検出器
４１ａはカウンタ２１の値がＴａ１になった時にフラグ
を立て、時間検出器４１ｂはカウンタ２１の値がＴｂ１
になった時にフラグを立て、時間検出器４１ｃはカウン
タ２１の値がＴｃ１になった時にフラグを立てる。同様
に、カウンタ３２に対応して検出時間の異なる３個の時
間検出器４２ａ，４２ｂ，４２ｃが設けられている。カ
ウンタ３３に対応して１個の時間検出器４３が設けられ
ている。
【００１８】時間検出器４１ａ，４１ｂ，４１ｃからの
フラグ出力はセレクタ５６に入力され、セレクタ５６の
出力はプライオリティ決定回路６に入力される。セレク
ト信号５１によって時間検出器４１ａ，４１ｂ，４１ｃ
の出力を選択することでフラグが立つまでの時間を可変
としていると共に、フラグが立つのを抑止することも可
能としている。フラグ・リセット信号１０１がオンする
と、カウンタ３１はリセットされると共に、時間検出器
４１ａ，４１ｂ，４１ｃのフラグもリセットされる。フ
ラグ・リセット信号１０１は、ポート２１のフラグがセ
ットされている状態の下でポート２１のアクセス要求の
プライオリティが取れ、そのアクセス要求がバス（ポー
ト２１の場合は一番上の）を介してプライオリティ決定
回路６からアクセス要求処理部７に送られた時に、オン
になる。フラグ・リセット信号１０２，１０３も同様な
条件でオンになる。
フラグ出力はセレクタ５６に入力され、セレクタ５６の
出力はプライオリティ決定回路６に入力される。セレク
ト信号５１によって時間検出器４１ａ，４１ｂ，４１ｃ
の出力を選択することでフラグが立つまでの時間を可変
としていると共に、フラグが立つのを抑止することも可
能としている。フラグ・リセット信号１０１がオンする
と、カウンタ３１はリセットされると共に、時間検出器
４１ａ，４１ｂ，４１ｃのフラグもリセットされる。フ
ラグ・リセット信号１０１は、ポート２１のフラグがセ
ットされている状態の下でポート２１のアクセス要求の
プライオリティが取れ、そのアクセス要求がバス（ポー
ト２１の場合は一番上の）を介してプライオリティ決定
回路６からアクセス要求処理部７に送られた時に、オン
になる。フラグ・リセット信号１０２，１０３も同様な
条件でオンになる。
【００１９】時間検出器４２ａ，４２ｂ，４２ｃからの
フラグ出力はセレクタ５７に入力され、セレクタ５７の
出力はプライオリティ決定回路６に入力される。セレク
ト信号５２によって時間検出器４２ａ，４２ｂ，４２ｃ
の出力を選択することでフラグが立つまでの時間を可変
としていると共に、フラグが立つのを抑止することも可
能としている。フラグ・リセット信号１０２がオンする
と、カウンタ３２はリセットされると共に、時間検出器
４２ａ，４２ｂ，４２ｃのフラグもリセットされる。
フラグ出力はセレクタ５７に入力され、セレクタ５７の
出力はプライオリティ決定回路６に入力される。セレク
ト信号５２によって時間検出器４２ａ，４２ｂ，４２ｃ
の出力を選択することでフラグが立つまでの時間を可変
としていると共に、フラグが立つのを抑止することも可
能としている。フラグ・リセット信号１０２がオンする
と、カウンタ３２はリセットされると共に、時間検出器
４２ａ，４２ｂ，４２ｃのフラグもリセットされる。
【００２０】時間検出器４３からのフラグ出力はセレク
タ５８に入力され、セレクタ５８の出力はプライオリテ
ィ決定回路６に入力される。セレクト信号５３によって
フラグが立つのを抑止することも可能としている。フラ
グ・リセット信号１０３がオンすると、カウンタ３３は
リセットされると共に、時間検出器４３のフラグもリセ
ットされる。また、ポート２３では、アクセス要求源認
識フラグを用いてアクセス要求源を識別し、特定のアク
セス要求源からのアクセス要求に対してはフラグを立つ
のを抑止できる。そのための回路構成を図３に示す。
タ５８に入力され、セレクタ５８の出力はプライオリテ
ィ決定回路６に入力される。セレクト信号５３によって
フラグが立つのを抑止することも可能としている。フラ
グ・リセット信号１０３がオンすると、カウンタ３３は
リセットされると共に、時間検出器４３のフラグもリセ
ットされる。また、ポート２３では、アクセス要求源認
識フラグを用いてアクセス要求源を識別し、特定のアク
セス要求源からのアクセス要求に対してはフラグを立つ
のを抑止できる。そのための回路構成を図３に示す。
【００２１】図３において、２０１はアクセス要求源識
別回路を示している。図示の例では、Ｉ／Ｏ処理装置１
３は３個のＩ／Ｏ装置を管理しており、例えば１番目
（最上段）のＩ／Ｏ装置からのデータを主記憶にストア
する場合には、１番目のＩ／Ｏ装置であることを表すア
クセス要求源認識フラグを付加してストア・アクセス要
求を発信する。このストア・アクセス要求がポート２３
にセットされると、アクセス要求源認識回路２０１は、
ポート２３から出力するアクセス要求源認識フラグが該
当するものか否かを調べ、該当するものである場合に
は、時間検出器４３からのフラグ出力がプライオリティ
決定回路６に入力されないようにする。
別回路を示している。図示の例では、Ｉ／Ｏ処理装置１
３は３個のＩ／Ｏ装置を管理しており、例えば１番目
（最上段）のＩ／Ｏ装置からのデータを主記憶にストア
する場合には、１番目のＩ／Ｏ装置であることを表すア
クセス要求源認識フラグを付加してストア・アクセス要
求を発信する。このストア・アクセス要求がポート２３
にセットされると、アクセス要求源認識回路２０１は、
ポート２３から出力するアクセス要求源認識フラグが該
当するものか否かを調べ、該当するものである場合に
は、時間検出器４３からのフラグ出力がプライオリティ
決定回路６に入力されないようにする。
【００２２】プライオリティ決定回路６では、何れかの
ポートにおいてフラグが立つと、他ポートのストア・ア
クセスを抑止する。この状態はフラグが立ったポートの
アクセス要求が主記憶に対して発信できるまで続く。複
数のポートで同時にフラグが立っている場合は、これら
複数のポートのアクセス要求が主記憶に対して発信でき
るまで続く。これらの機能は図４のような回路で実現さ
れる。発信されたポートに対してはフラグ・リセット信
号（１０１，１０２，１０３）を送り、フラグとカウン
タをリセットする。
ポートにおいてフラグが立つと、他ポートのストア・ア
クセスを抑止する。この状態はフラグが立ったポートの
アクセス要求が主記憶に対して発信できるまで続く。複
数のポートで同時にフラグが立っている場合は、これら
複数のポートのアクセス要求が主記憶に対して発信でき
るまで続く。これらの機能は図４のような回路で実現さ
れる。発信されたポートに対してはフラグ・リセット信
号（１０１，１０２，１０３）を送り、フラグとカウン
タをリセットする。
【００２３】図４はストア・アクセス抑止のための構成
例を示す図である。同図において、６１はＯＲゲート、
６２１ないし６２３はストア命令検出回路、６３１ない
し６３３はＮＡＮＤゲート、６４１ないし６４３はＡＮ
Ｄゲートをそれぞれ示している。同図において、ポート
２１ないし２３を除く部分は、プライオリティ決定回路
６の中に存在する。
例を示す図である。同図において、６１はＯＲゲート、
６２１ないし６２３はストア命令検出回路、６３１ない
し６３３はＮＡＮＤゲート、６４１ないし６４３はＡＮ
Ｄゲートをそれぞれ示している。同図において、ポート
２１ないし２３を除く部分は、プライオリティ決定回路
６の中に存在する。
【００２４】アクセス要求がポート２１にセットされる
と、リクエスト・バリッド信号ＲＥＱ−ＶＡＬＩＤが
“１”になる。ポート２１のリクエスト・バリッド信号
ＲＥＱ−ＶＡＬＩＤはＡＮＤゲート６４１を介してプラ
イオリティ部６５に入力され、ポート２１のアクセス要
求はプライオリティ部６５に直接入力される。ポート２
２，２３についても同様である。ＯＲゲート６１には、
時間検出器４１よりのフラグ出力信号，時間検出器４２
よりのフラグ出力信号，時間検出器４３よりのフラグ出
力信号が入力される。ストア命令検出回路６２１は、ポ
ート２１にセットされたアクセス要求がストア・アクセ
ス要求である場合には、“１”を出力する。ストア命令
検出回路６２２，６２３も同様な動作を行う。
と、リクエスト・バリッド信号ＲＥＱ−ＶＡＬＩＤが
“１”になる。ポート２１のリクエスト・バリッド信号
ＲＥＱ−ＶＡＬＩＤはＡＮＤゲート６４１を介してプラ
イオリティ部６５に入力され、ポート２１のアクセス要
求はプライオリティ部６５に直接入力される。ポート２
２，２３についても同様である。ＯＲゲート６１には、
時間検出器４１よりのフラグ出力信号，時間検出器４２
よりのフラグ出力信号，時間検出器４３よりのフラグ出
力信号が入力される。ストア命令検出回路６２１は、ポ
ート２１にセットされたアクセス要求がストア・アクセ
ス要求である場合には、“１”を出力する。ストア命令
検出回路６２２，６２３も同様な動作を行う。
【００２５】ＮＡＮＤゲート６３１にはＯＲゲート６１
の出力とストア検出回路６２１の出力とが入力され、Ｎ
ＡＮＤゲート６３２にはＯＲゲート６１の出力とストア
命令検出回路６２２の出力が入力され、ＮＡＮＤゲート
６３３にはＯＲゲート６１の出力とストア命令検出回路
６２３の出力が入力される。ＡＮＤゲート６４１にはポ
ート２１からのリクエスト・バリッド信号ＲＥＱ−ＶＡ
ＬＩＤとＮＡＮＤゲート６３１の出力が入力され、ＡＮ
Ｄゲート６４２にはポート２２からのリクエスト・バリ
ッド信号ＲＥＱ−ＶＡＬＩＤとＮＡＮＤゲート６３２の
出力が入力され、ＡＮＤゲート６４３にはポート２３か
らのリクエスト・バリッド信号ＲＥＱ−ＶＡＬＩＤとＮ
ＡＮＤゲート６３３の出力が入力される。ＡＮＤゲート
６４１，６４２，６４３の出力は、プライオリティ部６
５に入力される。
の出力とストア検出回路６２１の出力とが入力され、Ｎ
ＡＮＤゲート６３２にはＯＲゲート６１の出力とストア
命令検出回路６２２の出力が入力され、ＮＡＮＤゲート
６３３にはＯＲゲート６１の出力とストア命令検出回路
６２３の出力が入力される。ＡＮＤゲート６４１にはポ
ート２１からのリクエスト・バリッド信号ＲＥＱ−ＶＡ
ＬＩＤとＮＡＮＤゲート６３１の出力が入力され、ＡＮ
Ｄゲート６４２にはポート２２からのリクエスト・バリ
ッド信号ＲＥＱ−ＶＡＬＩＤとＮＡＮＤゲート６３２の
出力が入力され、ＡＮＤゲート６４３にはポート２３か
らのリクエスト・バリッド信号ＲＥＱ−ＶＡＬＩＤとＮ
ＡＮＤゲート６３３の出力が入力される。ＡＮＤゲート
６４１，６４２，６４３の出力は、プライオリティ部６
５に入力される。
【００２６】図４の回路において、ＯＲゲート６１が
“１”を出力し、ポート２１にフェッチ・アクセス要求
がセットされ、ポート２２にもフェッチ・アクセス要求
がセットされ、ポート２３にストア・アクセス要求がセ
ットされていると仮定する。このような状態の下では、
プライオリティ部６５は、ポート２１，２２のフェッチ
・アクセス要求を有効なものとし、ポート２３のストア
・アクセス要求を無効なものとして、アクセス要求の優
先選択を行う。
“１”を出力し、ポート２１にフェッチ・アクセス要求
がセットされ、ポート２２にもフェッチ・アクセス要求
がセットされ、ポート２３にストア・アクセス要求がセ
ットされていると仮定する。このような状態の下では、
プライオリティ部６５は、ポート２１，２２のフェッチ
・アクセス要求を有効なものとし、ポート２３のストア
・アクセス要求を無効なものとして、アクセス要求の優
先選択を行う。
【００２７】
【発明の効果】上述のようなバンク・ビジー・タイミン
グの組合せでは、ストア→フェッチのビジーが長いの
で、フェッチ・アクセスに比べてストア・アクセスが発
信され易くなる。また、ベクトル処理部やＩ／Ｏ処理部
の発行するアクセス要求には主記憶の連続領域に対する
連続ブロック・ストアがあり、これは主記憶の縦列を順
番にアクセスして行くものであるが、このときフェッチ
・アクセスに対してバンク・ビジーは殆ど隙間がなくな
ることが予想される。したがって、他のポートにあるフ
ェッチ・アクセス、特にブロック・フェッチ・アクセス
は非常に発信されずらくなる。
グの組合せでは、ストア→フェッチのビジーが長いの
で、フェッチ・アクセスに比べてストア・アクセスが発
信され易くなる。また、ベクトル処理部やＩ／Ｏ処理部
の発行するアクセス要求には主記憶の連続領域に対する
連続ブロック・ストアがあり、これは主記憶の縦列を順
番にアクセスして行くものであるが、このときフェッチ
・アクセスに対してバンク・ビジーは殆ど隙間がなくな
ることが予想される。したがって、他のポートにあるフ
ェッチ・アクセス、特にブロック・フェッチ・アクセス
は非常に発信されずらくなる。
【００２８】そこで、本発明のような回路を付加する
と、少なくとも“検出時間＋ビジー”の間隔でフェッチ
を発信することが可能となる。特にスカラ処理部，ベク
トル処理部のフェッチに対してスループットを必要とす
る場合には、時間検出回路を切り換えることによって検
出時間を短く設定し、発信間隔を狭め、スループットを
上げることが出来る。
と、少なくとも“検出時間＋ビジー”の間隔でフェッチ
を発信することが可能となる。特にスカラ処理部，ベク
トル処理部のフェッチに対してスループットを必要とす
る場合には、時間検出回路を切り換えることによって検
出時間を短く設定し、発信間隔を狭め、スループットを
上げることが出来る。
【図１】本発明の原理説明図である。
【図２】本発明の１実施例を示す図である。
【図３】アクセス要求源の認識のための構成例を示す図
である。
である。
【図４】ストア・アクセス抑止のための構成例を示す図
である。
である。
【図５】主記憶バンクのビジーを説明する図である。
【図６】主記憶バンクのビジー（続き）を説明する図で
ある。
ある。
１１ ベクトル処理部 １２ スカラ処理部 １３ Ｉ／Ｏ処理部 ２１ないし２３ ポート ３１ないし３３ カウンタ ４１ないし４３ 時間検出器 ５１ないし５３ 時間選択信号 ６ プライオリティ決定回路 ７ アクセス要求処理部 ８ 主記憶 ９１ないし９８ 主記憶アクセス・バス １０１ないし１０３ フラグ・リセット信号 ２０１ アクセス要求源識別回路
Claims (5)
- 【請求項１】 少なくとも二種のアクセス要求を発行で
きる一つ以上のアクセス要求源と、 複数のバンクにインタリーブされた主記憶と、 アクセス要求源からのアクセス要求を受け付ける二つ以
上のポートと、 各ポート毎に設けられ、且つ対応するポートに一つのア
クセス要求が保持されている時間を計測する時間計測手
段と、 各時間計測手段毎に設けられ、且つ対応する時間計測手
段の計測値が閾値を越えたか否かを調べる時間検出器
と、 各ポートに保持されているアクセス要求の内容と，ポー
ト間の競合と，前記主記憶のバンク毎のビジー状況と，
各時間検出器の検出値とに基づいてアクセス要求の優先
順位を決定するプライオリティ決定回路と、 プライオリティ決定回路の決定した優先順位に従ってポ
ートに保持されているアクセス要求を主記憶へ発信する
アクセス要求処理部とを備えるデータ処理装置におい
て、 アクセス要求源を認識する手段を設け、 特定のアクセス要求源からのアクセス要求についての
み、当該アクセス要求が保持されているポートに対応す
る時間検出器の検出値をプライオリティ決定回路に入力
することを特徴とするプライオリティ制御方式。 - 【請求項２】 アクセス要求源を認識する手段として、
アクセス要求にアクセス要求源認識フラグを付加するこ
とを特徴とする請求項１のプライオリティ制御方式。 - 【請求項３】 アクセス要求源を認識する手段として、
アクセス要求源とポートとを１対１あるいは１対Ｎ（Ｎ
は２以上）に対応させることを特徴とする請求項１のプ
ライオリティ制御方式。 - 【請求項４】 少なくとも二種のアクセス要求を発行で
きる一つ以上のアク セス要求源と、 複数のバンクにインタリーブされた主記憶と、 アクセス要求源からのアクセス要求を受け付ける二つ以
上のポートと、 各ポート毎に設けられ、且つ対応するポートに一つのア
クセス要求が保持されている時間を計測する時間計測手
段と、 各時間計測手段毎に設けられ、且つ対応する時間計測手
段の計測値が閾値を越えたか否かを調べる時間検出器
と、 各ポートに保持されているアクセス要求の内容と，ポー
ト間の競合と，前記主記憶のバンク毎のビジー状況と，
各時間検出器の検出値とに基づいてアクセス要求の優先
順位を決定するプライオリティ決定回路と、 プライオリティ決定回路の決定した優先順位に従ってポ
ートに保持されているアクセス要求を主記憶へ発信する
アクセス要求処理部とを備えるデータ処理装置におい
て、 ポートに保持されているアクセス要求のアクセス種を調
べる手段を設け、 当該ポートに保持されているアクセス要求のアクセス種
が所定のアクセス種であることを条件として、当該ポー
トに対応する時間計測手段を動作させることを特徴とす
るプライオリティ制御方式。 - 【請求項５】 プライオリティ決定回路は、時間検出器
の検出値が閾値を越えていることを示している場合に
は、ポートに保持されているストア・アクセス要求を無
効なものとして、アクセス要求の優先順位を決定するこ
とを特徴とする請求項１，請求項２，請求項３または請
求項４のプライオリティ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4043251A JP2722151B2 (ja) | 1992-02-28 | 1992-02-28 | プライオリティ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4043251A JP2722151B2 (ja) | 1992-02-28 | 1992-02-28 | プライオリティ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05241949A JPH05241949A (ja) | 1993-09-21 |
| JP2722151B2 true JP2722151B2 (ja) | 1998-03-04 |
Family
ID=12658656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4043251A Expired - Fee Related JP2722151B2 (ja) | 1992-02-28 | 1992-02-28 | プライオリティ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2722151B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63245551A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | マルチプロセツサシステムのメモリアクセス方式 |
| JPH0434629A (ja) * | 1990-05-31 | 1992-02-05 | Nec Corp | メモリアクセス制御装置のビジーチェック方式 |
-
1992
- 1992-02-28 JP JP4043251A patent/JP2722151B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05241949A (ja) | 1993-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971028 |
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