JPH05240921A - アドレス・データ発生器 - Google Patents
アドレス・データ発生器Info
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- JPH05240921A JPH05240921A JP4078576A JP7857692A JPH05240921A JP H05240921 A JPH05240921 A JP H05240921A JP 4078576 A JP4078576 A JP 4078576A JP 7857692 A JP7857692 A JP 7857692A JP H05240921 A JPH05240921 A JP H05240921A
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Abstract
(57)【要約】
【目的】 スキャンパス構造をもつメモリを自在かつ効
率よく測定するためのアルゴリズミックなアドレスとデ
ータを任意のビットシーケンスで直列にかつリアルタイ
ムに発生する。 【構成】 ビット選択回路３Ａ・３Ｂはアドレス発生回
路１のアドレス信号１４・データ発生回路３のデータ信
号２４のビット列を変更する。シフトレジスタ４Ａ・４
Ｂはビット選択回路３Ａ・３Ｂの出力をアドレスロード
信号１１・データロード信号２１で入力し、アドレスシ
フト信号１２・データシフト信号２２で出力する。選択
器６Ａ・選択器６Ｂはシフトレジスタ４Ａ・４Ｂの出力
とアドレス信号１４・データ信号２４を入力とし、ＯＲ
ゲート５Ａ・５Ｂの出力で２入力の一方を選択して出力
する。
率よく測定するためのアルゴリズミックなアドレスとデ
ータを任意のビットシーケンスで直列にかつリアルタイ
ムに発生する。 【構成】 ビット選択回路３Ａ・３Ｂはアドレス発生回
路１のアドレス信号１４・データ発生回路３のデータ信
号２４のビット列を変更する。シフトレジスタ４Ａ・４
Ｂはビット選択回路３Ａ・３Ｂの出力をアドレスロード
信号１１・データロード信号２１で入力し、アドレスシ
フト信号１２・データシフト信号２２で出力する。選択
器６Ａ・選択器６Ｂはシフトレジスタ４Ａ・４Ｂの出力
とアドレス信号１４・データ信号２４を入力とし、ＯＲ
ゲート５Ａ・５Ｂの出力で２入力の一方を選択して出力
する。
Description
【０００１】
【産業上の利用分野】この発明は、スキャンパス構造を
もつメモリを測定する場合に、アルゴリズミックパター
ンアドレス及びアルゴリズミックパターンデータを、直
列にかつリアルタイムに発生することができるアドレス
・データ発生器についてのものである。
もつメモリを測定する場合に、アルゴリズミックパター
ンアドレス及びアルゴリズミックパターンデータを、直
列にかつリアルタイムに発生することができるアドレス
・データ発生器についてのものである。
【０００２】
【従来の技術】次に、従来技術によるアドレス・データ
発生器の構成を図３により説明する。図３の１０はＣＰ
Ｕ、２０Ａはアルゴリズミックパタン発生回路であり、
アルゴリズミックパタン発生回路２０Ａはアドレス発生
回路３０とデータ発生回路４０で構成される。図３の構
成では、アドレス信号１４、データ信号２４はそれぞれ
並列に出力される。
発生器の構成を図３により説明する。図３の１０はＣＰ
Ｕ、２０Ａはアルゴリズミックパタン発生回路であり、
アルゴリズミックパタン発生回路２０Ａはアドレス発生
回路３０とデータ発生回路４０で構成される。図３の構
成では、アドレス信号１４、データ信号２４はそれぞれ
並列に出力される。
【０００３】次に、従来技術によるアドレス・データ発
生器の他の構成を図４により説明する。図４の２はアド
レス発生回路、４０はデータ発生回路、４はシフトレジ
スタ、５はＯＲゲート、６は選択器である。アドレス発
生回路２は、レジスタ２Ａ、演算器２Ｂ、レジスタ２
Ｃ、及びアドレス制御回路２Ｄから構成される。データ
発生回路４０は、レジスタ４Ａ、演算器４Ｂ、レジスタ
４Ｃから構成されている。アドレス発生回路２とデータ
発生回路４０でアルゴリズミックパターン発生回路２０
Ｂを構成する。
生器の他の構成を図４により説明する。図４の２はアド
レス発生回路、４０はデータ発生回路、４はシフトレジ
スタ、５はＯＲゲート、６は選択器である。アドレス発
生回路２は、レジスタ２Ａ、演算器２Ｂ、レジスタ２
Ｃ、及びアドレス制御回路２Ｄから構成される。データ
発生回路４０は、レジスタ４Ａ、演算器４Ｂ、レジスタ
４Ｃから構成されている。アドレス発生回路２とデータ
発生回路４０でアルゴリズミックパターン発生回路２０
Ｂを構成する。
【０００４】次に、図４を参照してアドレス発生回路の
動作を説明する。アドレス制御回路２Ｄは、アドレスロ
ード信号１１、アドレスシフト信号１２及びレジスタア
ドレス演算制御信号１３を発生する。レジスタ２Ａは、
ＣＰＵ１０より演算器２Ｂで加減算するデータをセット
される。演算器２Ｂは、加減算データとしてレジスタ２
Ａの出力を第１の入力とし、レジスタ２Ｃの出力である
アドレス信号１４を第２の入力にとし、アドレス制御回
路２Ｄのアドレス演算制御信号１３により加減算し、レ
ジスタ２Ｃに出力する。
動作を説明する。アドレス制御回路２Ｄは、アドレスロ
ード信号１１、アドレスシフト信号１２及びレジスタア
ドレス演算制御信号１３を発生する。レジスタ２Ａは、
ＣＰＵ１０より演算器２Ｂで加減算するデータをセット
される。演算器２Ｂは、加減算データとしてレジスタ２
Ａの出力を第１の入力とし、レジスタ２Ｃの出力である
アドレス信号１４を第２の入力にとし、アドレス制御回
路２Ｄのアドレス演算制御信号１３により加減算し、レ
ジスタ２Ｃに出力する。
【０００５】アドレス発生回路２は、アドレスロード信
号１１とアドレスシフト信号１２とアドレス信号１４を
出力する。シフトレジスタ４はアドレスロード信号１１
とアドレスシフト信号１２をモード入力に接続する。Ｏ
Ｒゲート５には、アドレスロード信号１１とアドレスシ
フト信号１２が入力される。選択器６は、シフトレジス
タ４の出力を第１の入力とし、アドレス信号１４の最下
位ビットを第２の入力とし、ＯＲゲート５の出力により
シフトレジスタ４から出力されるデータか、アドレス信
号１４の最下位ビットのデータかを選択して出力する。
号１１とアドレスシフト信号１２とアドレス信号１４を
出力する。シフトレジスタ４はアドレスロード信号１１
とアドレスシフト信号１２をモード入力に接続する。Ｏ
Ｒゲート５には、アドレスロード信号１１とアドレスシ
フト信号１２が入力される。選択器６は、シフトレジス
タ４の出力を第１の入力とし、アドレス信号１４の最下
位ビットを第２の入力とし、ＯＲゲート５の出力により
シフトレジスタ４から出力されるデータか、アドレス信
号１４の最下位ビットのデータかを選択して出力する。
【０００６】
【発明が解決しようとする課題】図３の構成では、アル
ゴリズミックパターンアドレスとアルゴリズミックパタ
ーンデータを直列に発生することができない。直列発生
するためには、直列アドレスと直列データをパターンと
して作成し、ランダムパターンとして被測定デバイスに
加えなければならない。したがって、直列アドレスと直
列データを発生させるには、大容量メモリユニットが必
要となる。
ゴリズミックパターンアドレスとアルゴリズミックパタ
ーンデータを直列に発生することができない。直列発生
するためには、直列アドレスと直列データをパターンと
して作成し、ランダムパターンとして被測定デバイスに
加えなければならない。したがって、直列アドレスと直
列データを発生させるには、大容量メモリユニットが必
要となる。
【０００７】図４の構成では、データ発生については、
データ発生回路４０からデータ信号３４がパラレルに出
力されるだけなので、アルゴリズミックパターンデータ
を直列発生することはできず、図３の場合と同様にラン
ダムパターンとして発生するための大容量メモリユニッ
トが必要となる。また、アドレス信号の発生について
は、シフトレジスタ４、ＯＲゲート５及び選択器６を備
えているので、アルゴリズミックパターンアドレスを直
列発生することはできるが、その直列アドレスの直列ビ
ットシーケンスは固定であり、シフトレジスタ４からＬ
ＳＢ〜ＭＳＢの順で、ＬＳＢから出力されるものであ
る。スキャンパス構造をもったメモリでは、直列アドレ
スと直列データの直列ビットシーケンスは、デバイスご
とに異なっているはずであり、図４の構成では、スキャ
ンパス構造をもつデバイスの測定は困難である。
データ発生回路４０からデータ信号３４がパラレルに出
力されるだけなので、アルゴリズミックパターンデータ
を直列発生することはできず、図３の場合と同様にラン
ダムパターンとして発生するための大容量メモリユニッ
トが必要となる。また、アドレス信号の発生について
は、シフトレジスタ４、ＯＲゲート５及び選択器６を備
えているので、アルゴリズミックパターンアドレスを直
列発生することはできるが、その直列アドレスの直列ビ
ットシーケンスは固定であり、シフトレジスタ４からＬ
ＳＢ〜ＭＳＢの順で、ＬＳＢから出力されるものであ
る。スキャンパス構造をもったメモリでは、直列アドレ
スと直列データの直列ビットシーケンスは、デバイスご
とに異なっているはずであり、図４の構成では、スキャ
ンパス構造をもつデバイスの測定は困難である。
【０００８】この発明は、スキャンパス構造をもつメモ
リを自在かつ効率よく測定するためのアルゴリズミック
なアドレスとデータを、任意のビットシーケンスで直列
にかつリアルタイムに発生することができるアドレス・
データ発生器の提供を目的とする。
リを自在かつ効率よく測定するためのアルゴリズミック
なアドレスとデータを、任意のビットシーケンスで直列
にかつリアルタイムに発生することができるアドレス・
データ発生器の提供を目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するた
め、この発明では、ＣＰＵ１０に接続され、アドレスロ
ード信号１１とアドレスシフト信号１２とアドレス信号
１４を出力するアドレス発生回路１と、アドレス発生回
路１のアドレス信号１４を入力とし、ＣＰＵ１０の指示
によりアドレス信号１４のビット列を変更するビット選
択回路３Ａと、ビット選択回路３Ａの出力をアドレスロ
ード信号１１で入力し、アドレスシフト信号１２で出力
するシフトレジスタ４Ａと、アドレスロード信号１１と
アドレスシフト信号１２を入力とするＯＲゲート５Ａ
と、シフトレジスタ４Ａの出力とアドレス発生回路１の
アドレス信号１４を入力とし、ＯＲゲート５Ａの出力に
より２入力の一方を選択して出力する選択器６Ａと、Ｃ
ＰＵ１０に接続され、データロード信号２１とデータシ
フト信号２２とデータ信号２４を出力するデータ発生回
路２と、データ発生回路２のデータ信号２４を入力と
し、ＣＰＵ１０の指示によりデータ信号２４のビット列
を変更するビット選択回路３Ｂと、ビット選択回路３Ｂ
の出力をデータロード信号２１で入力し、データシフト
信号２２で出力するシフトレジスタ４Ｂと、データロー
ド信号２１とデータシフト信号２２を入力とするＯＲゲ
ート５Ｂと、シフトレジスタ４Ｂの出力とデータ発生回
路３のデータ信号２４を入力とし、ＯＲゲート５Ｂの出
力により２入力の一方を選択して出力する選択器６Ｂと
を備える。
め、この発明では、ＣＰＵ１０に接続され、アドレスロ
ード信号１１とアドレスシフト信号１２とアドレス信号
１４を出力するアドレス発生回路１と、アドレス発生回
路１のアドレス信号１４を入力とし、ＣＰＵ１０の指示
によりアドレス信号１４のビット列を変更するビット選
択回路３Ａと、ビット選択回路３Ａの出力をアドレスロ
ード信号１１で入力し、アドレスシフト信号１２で出力
するシフトレジスタ４Ａと、アドレスロード信号１１と
アドレスシフト信号１２を入力とするＯＲゲート５Ａ
と、シフトレジスタ４Ａの出力とアドレス発生回路１の
アドレス信号１４を入力とし、ＯＲゲート５Ａの出力に
より２入力の一方を選択して出力する選択器６Ａと、Ｃ
ＰＵ１０に接続され、データロード信号２１とデータシ
フト信号２２とデータ信号２４を出力するデータ発生回
路２と、データ発生回路２のデータ信号２４を入力と
し、ＣＰＵ１０の指示によりデータ信号２４のビット列
を変更するビット選択回路３Ｂと、ビット選択回路３Ｂ
の出力をデータロード信号２１で入力し、データシフト
信号２２で出力するシフトレジスタ４Ｂと、データロー
ド信号２１とデータシフト信号２２を入力とするＯＲゲ
ート５Ｂと、シフトレジスタ４Ｂの出力とデータ発生回
路３のデータ信号２４を入力とし、ＯＲゲート５Ｂの出
力により２入力の一方を選択して出力する選択器６Ｂと
を備える。
【００１０】
【作用】次に、この発明によるアドレス・データ発生器
の構成を図２により説明する。図２の１はアドレス発生
回路、２はデータ発生回路、３Ａと３Ｂはビット選択回
路、４Ａと４Ｂはシフトレジスタ、５Ａと５ＢはＯＲゲ
ート、６Ａと６Ｂは選択器である。図２のアドレス発生
回路１と３Ａ〜６Ａはアドレス発生用の回路であり、デ
ータ発生回路２と３Ｂ〜６Ｂはデータ発生用の回路であ
る。次に、図２の動作をアドレス発生用の回路を参照し
て説明する。アドレス発生用の回路のうち、アドレス発
生回路１の動作は図４の説明と同じである。
の構成を図２により説明する。図２の１はアドレス発生
回路、２はデータ発生回路、３Ａと３Ｂはビット選択回
路、４Ａと４Ｂはシフトレジスタ、５Ａと５ＢはＯＲゲ
ート、６Ａと６Ｂは選択器である。図２のアドレス発生
回路１と３Ａ〜６Ａはアドレス発生用の回路であり、デ
ータ発生回路２と３Ｂ〜６Ｂはデータ発生用の回路であ
る。次に、図２の動作をアドレス発生用の回路を参照し
て説明する。アドレス発生用の回路のうち、アドレス発
生回路１の動作は図４の説明と同じである。
【００１１】レジスタ１Ｃから出力されるアドレス信号
１４はビット選択回路３Ａに入力するとともに、選択器
６Ａの第２の入力にアドレス信号１４Ｌとして入力す
る。アドレス信号１４Ｌは、アドレス信号１４の最下位
ビットである。最下位ビットを除いた残りのビットは、
アドレス信号１４Ｍとして、そのまま並列に出力する。
ビット選択回路３Ａは、ＣＰＵ１０によってあらかじめ
設定されたビット選択情報により、ＬＳＢからＭＳＢの
順に並んでレジスタ１Ｃより入力されるアドレス信号１
４のビットを任意のビット配列に並びかえ、シフトレジ
スタ４Ａにアドレス出力信号１４Ｓとして出力する。
１４はビット選択回路３Ａに入力するとともに、選択器
６Ａの第２の入力にアドレス信号１４Ｌとして入力す
る。アドレス信号１４Ｌは、アドレス信号１４の最下位
ビットである。最下位ビットを除いた残りのビットは、
アドレス信号１４Ｍとして、そのまま並列に出力する。
ビット選択回路３Ａは、ＣＰＵ１０によってあらかじめ
設定されたビット選択情報により、ＬＳＢからＭＳＢの
順に並んでレジスタ１Ｃより入力されるアドレス信号１
４のビットを任意のビット配列に並びかえ、シフトレジ
スタ４Ａにアドレス出力信号１４Ｓとして出力する。
【００１２】アドレス制御回路１Ｄのアドレスロード信
号１１とアドレスシフト信号１２は、シフトレジスタ４
Ａのモード入力に接続され、アドレスロード信号１１が
「１」のとき、シフトレジスタ４Ａはロードモードとな
り、アドレスシフト信号１２が「１」のときシフトモー
ドとなる。シフトレジスタ４Ａは、アドレス制御回路１
Ｄのアドレスロード信号１１でビット選択回路３Ａより
入力されるアドレス出力信号１４Ｓを入力データとして
ロードする。また、アドレス制御回路１Ｄのアドレスシ
フト信号１２でシフトレジスタ４Ａに入力したアドレス
出力信号１４Ｓをシフトし、ＬＳＢからＭＳＢに向かっ
て順次出力する。
号１１とアドレスシフト信号１２は、シフトレジスタ４
Ａのモード入力に接続され、アドレスロード信号１１が
「１」のとき、シフトレジスタ４Ａはロードモードとな
り、アドレスシフト信号１２が「１」のときシフトモー
ドとなる。シフトレジスタ４Ａは、アドレス制御回路１
Ｄのアドレスロード信号１１でビット選択回路３Ａより
入力されるアドレス出力信号１４Ｓを入力データとして
ロードする。また、アドレス制御回路１Ｄのアドレスシ
フト信号１２でシフトレジスタ４Ａに入力したアドレス
出力信号１４Ｓをシフトし、ＬＳＢからＭＳＢに向かっ
て順次出力する。
【００１３】選択器６Ａはシフトレジスタ４Ａの出力を
第１の入力とし、レジスタ１Ｃの最下位ビット信号１４
Ｌを第２の入力として、ＯＲゲート５Ａの出力により第
１の入力と第２の入力のどちらかを選択して出力する。
アドレスロード信号１１とアドレスシフト信号１２のど
ちらも「０」のとき、すなわちＯＲゲート５Ａの出力が
「０」のときは、選択器６Ａは第２の入力を選択し出力
する。通常のメモリの測定時は、この動作によりアルゴ
リズミックなアドレスを並列に発生する。
第１の入力とし、レジスタ１Ｃの最下位ビット信号１４
Ｌを第２の入力として、ＯＲゲート５Ａの出力により第
１の入力と第２の入力のどちらかを選択して出力する。
アドレスロード信号１１とアドレスシフト信号１２のど
ちらも「０」のとき、すなわちＯＲゲート５Ａの出力が
「０」のときは、選択器６Ａは第２の入力を選択し出力
する。通常のメモリの測定時は、この動作によりアルゴ
リズミックなアドレスを並列に発生する。
【００１４】ＯＲゲート５Ａの出力が「１」のとき、す
なわち、シフトレジスタ４Ａがアドレスロード信号１１
またはアドレスシフト信号１２のどちらかが「１」のと
き、選択器６Ａは第１の入力を選択して出力する。スキ
ャンパス構造のメモリを測定するときは、この動作によ
りアルゴリズミックなアドレスを直列に発生する。
なわち、シフトレジスタ４Ａがアドレスロード信号１１
またはアドレスシフト信号１２のどちらかが「１」のと
き、選択器６Ａは第１の入力を選択して出力する。スキ
ャンパス構造のメモリを測定するときは、この動作によ
りアルゴリズミックなアドレスを直列に発生する。
【００１５】
【実施例】次に、図２のビット選択回路３Ａの構成を図
６により説明する。図６は例としてビット長が４ビット
の場合の構成図である。図６で、ビット選択回路３Ａは
複数のセレクタで構成され、図６ではビット選択回路３
Ａに出力するレジスタ１Ｃのビット数が４ビットなの
で、４入力から１出力を選択する４→１セレクタを４個
使用する。各セレクタはレジスタ１Ｃより並列にデータ
を入力し、ＣＰＵ１０から各セレクタがどのビットを出
力するかあらかじめ設定し、設定によりそれぞれのビッ
トをシフトレジスタ４Ａに出力する。これにより、シフ
トレジスタ４Ａに入力するレジスタ１Ｃのアドレス信号
出力１４は任意のビット配列に並び変えられる。
６により説明する。図６は例としてビット長が４ビット
の場合の構成図である。図６で、ビット選択回路３Ａは
複数のセレクタで構成され、図６ではビット選択回路３
Ａに出力するレジスタ１Ｃのビット数が４ビットなの
で、４入力から１出力を選択する４→１セレクタを４個
使用する。各セレクタはレジスタ１Ｃより並列にデータ
を入力し、ＣＰＵ１０から各セレクタがどのビットを出
力するかあらかじめ設定し、設定によりそれぞれのビッ
トをシフトレジスタ４Ａに出力する。これにより、シフ
トレジスタ４Ａに入力するレジスタ１Ｃのアドレス信号
出力１４は任意のビット配列に並び変えられる。
【００１６】ビット選択回路３Ｂは、ビット選択回路３
Ａと同様の構成であるが、シフトレジスタ４Ａとシフト
レジスタ４Ｂのビット数が異なるときには、シフトレジ
スタ４Ｂのビット数に合わせて構成する。また、選択器
６Ａと選択器６Ｂには２→１セレクタを使用する。
Ａと同様の構成であるが、シフトレジスタ４Ａとシフト
レジスタ４Ｂのビット数が異なるときには、シフトレジ
スタ４Ｂのビット数に合わせて構成する。また、選択器
６Ａと選択器６Ｂには２→１セレクタを使用する。
【００１７】次に、例としてシフトレジスタ４Ａが４ビ
ットで、アルゴリズミックなアドレスを直列に発生する
場合の動作を図５のタイミングチャートにより説明す
る。必要な直列アドレスビットシーケンス、すなわち、
アドレス出力信号１４Ｓのビット配列は、Ａ０、Ａ２、
Ａ１、Ａ３の順に並んでおり、Ａ０が最下位ビットＬＳ
Ｂであるとする。アドレスロード信号１１でアドレス出
力信号１４Ｓをシフトレジスタ４Ａにロードし、選択器
６ＡからＡ０を出力する。アドレスシフト信号１２でシ
フトレジスタ４Ａはシフト動作をし、選択器６ＡからＡ
２を出力する。さらに、アドレスシフト信号１２が加わ
ると、シフトレジスタ４Ａは、またシフト動作をし、選
択器６ＡからＡ１が出力され、次のアドレスシフト信号
で、選択器６ＡからＡ３を出力する。
ットで、アルゴリズミックなアドレスを直列に発生する
場合の動作を図５のタイミングチャートにより説明す
る。必要な直列アドレスビットシーケンス、すなわち、
アドレス出力信号１４Ｓのビット配列は、Ａ０、Ａ２、
Ａ１、Ａ３の順に並んでおり、Ａ０が最下位ビットＬＳ
Ｂであるとする。アドレスロード信号１１でアドレス出
力信号１４Ｓをシフトレジスタ４Ａにロードし、選択器
６ＡからＡ０を出力する。アドレスシフト信号１２でシ
フトレジスタ４Ａはシフト動作をし、選択器６ＡからＡ
２を出力する。さらに、アドレスシフト信号１２が加わ
ると、シフトレジスタ４Ａは、またシフト動作をし、選
択器６ＡからＡ１が出力され、次のアドレスシフト信号
で、選択器６ＡからＡ３を出力する。
【００１８】図５に示すように、アドレスロード信号１
１とアドレスシフト信号１２をシフトレジスタ４Ａに入
力することにより、シフトレジスタ４Ａのデータは選択
器６Ａから直列にアドレスを出力する。
１とアドレスシフト信号１２をシフトレジスタ４Ａに入
力することにより、シフトレジスタ４Ａのデータは選択
器６Ａから直列にアドレスを出力する。
【００１９】アルゴリズミックなデータの直列発生につ
いても、図２のレジスタ２Ａ、演算器２Ｂ、レジスタ２
Ｃ、データ制御回路２Ｄ、ビット選択回路３Ｂ、シフト
レジスタ４Ｂ、ＯＲゲート５Ｂ、選択器６Ｂと、データ
ロード信号２１、データシフト信号２２、データ演算制
御信号２３、データ信号２４により、アドレスの直列発
生と同様の作用で実行される。
いても、図２のレジスタ２Ａ、演算器２Ｂ、レジスタ２
Ｃ、データ制御回路２Ｄ、ビット選択回路３Ｂ、シフト
レジスタ４Ｂ、ＯＲゲート５Ｂ、選択器６Ｂと、データ
ロード信号２１、データシフト信号２２、データ演算制
御信号２３、データ信号２４により、アドレスの直列発
生と同様の作用で実行される。
【００２０】データの発生についても、アドレスの発生
の場合と同様の接続と動作によって、アルゴリズミック
なデータを並列又は直列に発生する。
の場合と同様の接続と動作によって、アルゴリズミック
なデータを並列又は直列に発生する。
【００２１】
【発明の効果】この発明によれば、アドレス発生回路と
データ発生回路のそれぞれに対して、ビット選択回路と
シフトレジスタと選択器を設けているので、データの直
列発生に関して、大容量メモリユニットが不要となる。
また、シフトレジスタのロードとシフトを制御するだけ
で、アルゴリズミックなアドレス及びデータを直列にリ
アルタイムに、任意の直列ビットシーケンスで発生する
ことができる。これにより、スキャンパス構造をもつメ
モリをより効率よく、自在に測定することができる。ま
た、従来技術のように、直列データパターンを大容量メ
モリに書き込んでおき、このメモリを読み出すことによ
り、データを発生していたのに比べ、回路規模も小さく
することができる。
データ発生回路のそれぞれに対して、ビット選択回路と
シフトレジスタと選択器を設けているので、データの直
列発生に関して、大容量メモリユニットが不要となる。
また、シフトレジスタのロードとシフトを制御するだけ
で、アルゴリズミックなアドレス及びデータを直列にリ
アルタイムに、任意の直列ビットシーケンスで発生する
ことができる。これにより、スキャンパス構造をもつメ
モリをより効率よく、自在に測定することができる。ま
た、従来技術のように、直列データパターンを大容量メ
モリに書き込んでおき、このメモリを読み出すことによ
り、データを発生していたのに比べ、回路規模も小さく
することができる。
【図１】この発明による原理図である。
【図２】この発明による実施例の構成図である。
【図３】従来技術の構成図である。
【図４】従来技術の他の構成図である。
【図５】図２の構成図の動作を説明するタイムチャート
である。
である。
【図６】ビット選択回路の構成図である。
１ アドレス発生回路 ２ データ発生回路 ３Ａ ビット選択回路 ３Ｂ ビット選択回路 ４Ａ シフトレジスタ ４Ｂ シフトレジスタ ５Ａ ＯＲゲート ５Ｂ ＯＲゲート ６Ａ 選択器 ６Ｂ 選択器 １０ ＣＰＵ １１ アドレスロード信号 １２ アドレスシフト信号 １３ アドレス演算制御信号 １４ アドレス信号 ２１ データロード信号 ２２ データシフト信号 ２３ データ演算制御信号 ２４ データ信号
Claims (1)
- 【請求項１】 ＣＰＵ(10)に接続され、アドレスロード
信号(11)とアドレスシフト信号(12)とアドレス信号(14)
を出力するアドレス発生回路(1) と、 アドレス発生回路(1) のアドレス信号(14)を入力とし、
ＣＰＵ(10)の指示によりアドレス信号(14)のビット列を
変更する第１のビット選択回路(3A)と、 第１のビット選択回路(3A)の出力をアドレスロード信号
(11)で入力し、アドレスシフト信号(12)で出力する第１
のシフトレジスタ(4A)と、 アドレスロード信号(11)とアドレスシフト信号(12)を入
力とする第１のＯＲゲート(5A)と、 第１のシフトレジスタ(4A)の出力とアドレス発生回路
(1) のアドレス信号(14)を入力とし、第１のＯＲゲート
(5A)の出力により２入力の一方を選択して出力する第１
の選択器(6A)と、 ＣＰＵ(10)に接続され、データロード信号(21)とデータ
シフト信号(22)とデータ信号(24)を出力するデータ発生
回路(2) と、 データ発生回路(2) のデータ信号(24)を入力とし、ＣＰ
Ｕ(10)の指示によりデータ信号(24)のビット列を変更す
る第２のビット選択回路(3B)と、 第２のビット選択回路(3B)の出力をデータロード信号(2
1)で入力し、データシフト信号(22)で出力する第２のシ
フトレジスタ(4B)と、 データロード信号(21)とデータシフト信号(22)を入力と
する第２のＯＲゲート(5B)と、 第２のシフトレジスタ(4B)の出力とデータ発生回路(3)
のデータ信号(24)を入力とし、第２のＯＲゲート(5B)の
出力により２入力の一方を選択して出力する第２の選択
器(6B)とを備えることを特徴とするアドレス・データ発
生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4078576A JP2962032B2 (ja) | 1992-02-28 | 1992-02-28 | アドレス・データ発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4078576A JP2962032B2 (ja) | 1992-02-28 | 1992-02-28 | アドレス・データ発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05240921A true JPH05240921A (ja) | 1993-09-21 |
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1992
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| Publication number | Publication date |
|---|---|
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