JPH05235036A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05235036A JPH05235036A JP3906192A JP3906192A JPH05235036A JP H05235036 A JPH05235036 A JP H05235036A JP 3906192 A JP3906192 A JP 3906192A JP 3906192 A JP3906192 A JP 3906192A JP H05235036 A JPH05235036 A JP H05235036A
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Abstract
(57)【要約】
【構成】 基板１上にゲート電極となる第一の導電層
２、ゲート絶縁膜となる絶縁層３、チャネルとなる第一
の半導体層４、オーミックコンタクト層となる第二の半
導体層５、およびソース・ドレイン電極となる第二の導
電層６を順次積層し、しかる後この第二の半導体層５と
第二の導電層６を分割する半導体装置の製造方法におい
て、前記絶縁層３、第一の半導体層４、および第二の半
導体層５をほぼ同一温度で成膜する。また、第一の半導
体層４にボロンを微量含有させる。 【効果】 絶縁層３、第一の半導体層４、および第二の
半導体層５を形成する際に、基板温度を次の工程の温度
に合わせるための待ち時間が不要になって製造プロセス
時間が短縮できると共に、前工程で治具などに付着した
汚染物質が次の工程で剥離することがなくなり、製造歩
留りの低下も防止できる。また、半導体層４にボロンを
微量含有させてフェルミレベルを上げることにより、良
好な特性を有する半導体装置になる。
２、ゲート絶縁膜となる絶縁層３、チャネルとなる第一
の半導体層４、オーミックコンタクト層となる第二の半
導体層５、およびソース・ドレイン電極となる第二の導
電層６を順次積層し、しかる後この第二の半導体層５と
第二の導電層６を分割する半導体装置の製造方法におい
て、前記絶縁層３、第一の半導体層４、および第二の半
導体層５をほぼ同一温度で成膜する。また、第一の半導
体層４にボロンを微量含有させる。 【効果】 絶縁層３、第一の半導体層４、および第二の
半導体層５を形成する際に、基板温度を次の工程の温度
に合わせるための待ち時間が不要になって製造プロセス
時間が短縮できると共に、前工程で治具などに付着した
汚染物質が次の工程で剥離することがなくなり、製造歩
留りの低下も防止できる。また、半導体層４にボロンを
微量含有させてフェルミレベルを上げることにより、良
好な特性を有する半導体装置になる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特にアクティブマトリックス型液晶表示
装置のスイッチング用トランジスタなどに用いられる半
導体装置およびその製造方法に関する。
造方法に関し、特にアクティブマトリックス型液晶表示
装置のスイッチング用トランジスタなどに用いられる半
導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置を図２に示す。図２の
半導体装置は、本発明者等が特願平３−２７５６７５号
において開示した半導体装置である。基板１上にゲート
電極となる第一の導電層２、ゲート絶縁膜となる絶縁層
３、およびチャネル層となる第一の半導体層４を設ける
とともに、この第一の半導体層４上にオーミックコンタ
クト層となる第二の半導体層５とソース・ドレイン電極
となる第二の導電層６を分割して設けた半導体装置であ
って、上記第一の半導体層４を窒素元素および炭素元素
を含有しない下層半導体層４ａと窒素元素もしくは炭素
元素を含有する上層半導体層４ｂで形成するとともに、
前記第二の半導体層５を微結晶半導体層で形成した半導
体装置である。なお、絶縁層３は、窒化シリコン（Ｓｉ
Ｎx ）などで形成され、第一の半導体層４と第二の半導
体層５は非晶質シリコンなどで形成される。
半導体装置は、本発明者等が特願平３−２７５６７５号
において開示した半導体装置である。基板１上にゲート
電極となる第一の導電層２、ゲート絶縁膜となる絶縁層
３、およびチャネル層となる第一の半導体層４を設ける
とともに、この第一の半導体層４上にオーミックコンタ
クト層となる第二の半導体層５とソース・ドレイン電極
となる第二の導電層６を分割して設けた半導体装置であ
って、上記第一の半導体層４を窒素元素および炭素元素
を含有しない下層半導体層４ａと窒素元素もしくは炭素
元素を含有する上層半導体層４ｂで形成するとともに、
前記第二の半導体層５を微結晶半導体層で形成した半導
体装置である。なお、絶縁層３は、窒化シリコン（Ｓｉ
Ｎx ）などで形成され、第一の半導体層４と第二の半導
体層５は非晶質シリコンなどで形成される。
【０００３】このように形成することにより、オーミッ
クコンタクト層５とソース・ドレイン電極６をエッチン
グで分割する際に、第一の半導体層４の上層半導体層４
ｂをエッチングのストッパー層とすることができ、もっ
てエッチングのストッパー層を格別な工程で形成するこ
とが不要になると共に、チャネル幅を短くして高精細化
できるものである。
クコンタクト層５とソース・ドレイン電極６をエッチン
グで分割する際に、第一の半導体層４の上層半導体層４
ｂをエッチングのストッパー層とすることができ、もっ
てエッチングのストッパー層を格別な工程で形成するこ
とが不要になると共に、チャネル幅を短くして高精細化
できるものである。
【０００４】このような半導体装置は、（ａ）基板１上
に、ゲート電極となる第一の導電層２を形成してパター
ニングし、（ｂ）この第一の導電層２上に、ゲート絶縁
膜となる絶縁層３、窒素元素および炭素元素を含有しな
い下層半導体層４ａと窒素元素もしくは炭素元素を含有
する上層半導体層４ｂから成る第一の半導体層４、微結
晶半導体層から成る第二の半導体層５をプラズマＣＶＤ
法などで形成すると共に、ソース・ドレイン電極となる
第二の導電層６を真空蒸着法やスパッタリング法で形成
し、（ｃ）上記第一の導電層２の周辺部の第一の半導体
層４、第二の半導体層５、および第二の導電層６をエッ
チング除去し、（ｄ）上記第一の導電層２の中央部分の
第二の半導体層５と第二の導電層６をエッチング除去す
ることにより形成される。上述の絶縁層３、第一の半導
体層４、および第二の半導体層５は、それぞれプラズマ
ＣＶＤ法などで形成されるが、これら各層はそれぞれ最
良の膜質を得るために、その成膜温度は、絶縁層３が３
００〜４００℃、第一の半導体層４および第二の半導体
層５が２２０〜２６０℃で形成されていた。
に、ゲート電極となる第一の導電層２を形成してパター
ニングし、（ｂ）この第一の導電層２上に、ゲート絶縁
膜となる絶縁層３、窒素元素および炭素元素を含有しな
い下層半導体層４ａと窒素元素もしくは炭素元素を含有
する上層半導体層４ｂから成る第一の半導体層４、微結
晶半導体層から成る第二の半導体層５をプラズマＣＶＤ
法などで形成すると共に、ソース・ドレイン電極となる
第二の導電層６を真空蒸着法やスパッタリング法で形成
し、（ｃ）上記第一の導電層２の周辺部の第一の半導体
層４、第二の半導体層５、および第二の導電層６をエッ
チング除去し、（ｄ）上記第一の導電層２の中央部分の
第二の半導体層５と第二の導電層６をエッチング除去す
ることにより形成される。上述の絶縁層３、第一の半導
体層４、および第二の半導体層５は、それぞれプラズマ
ＣＶＤ法などで形成されるが、これら各層はそれぞれ最
良の膜質を得るために、その成膜温度は、絶縁層３が３
００〜４００℃、第一の半導体層４および第二の半導体
層５が２２０〜２６０℃で形成されていた。
【０００５】
【発明が解決しようとする課題】ところが、上述の従来
の半導体装置の製造方法では、絶縁層３を３００〜４０
０℃の成膜温度で形成して、第一の半導体層４を２２０
〜２６０℃の成膜温度で形成する場合、基板１の温度を
１８０〜４０℃下げなければならず、基板１の温度を下
げるための待ち時間が発生し、製造プロセスの処理能力
が落ちるという問題があった。
の半導体装置の製造方法では、絶縁層３を３００〜４０
０℃の成膜温度で形成して、第一の半導体層４を２２０
〜２６０℃の成膜温度で形成する場合、基板１の温度を
１８０〜４０℃下げなければならず、基板１の温度を下
げるための待ち時間が発生し、製造プロセスの処理能力
が落ちるという問題があった。
【０００６】また、従来の半導体装置の製造方法では、
第一の半導体層４を形成する際に成膜温度を下げること
から、絶縁層３を形成する際に基板１を保持する治具な
どに付着した絶縁層３の材料が、治具から剥離して半導
体層４、５を汚染し、半導体装置の製造歩留りが低下す
るという問題もあった。
第一の半導体層４を形成する際に成膜温度を下げること
から、絶縁層３を形成する際に基板１を保持する治具な
どに付着した絶縁層３の材料が、治具から剥離して半導
体層４、５を汚染し、半導体装置の製造歩留りが低下す
るという問題もあった。
【０００７】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、このような問題点に鑑みて案出されたも
のであり、その特徴とするところは、基板上にゲート電
極となる第一の導電層、ゲート絶縁膜となる絶縁層、チ
ャネルとなる第一の半導体層、オーミックコンタクト層
となる第二の半導体層、およびソース・ドレイン電極と
なる第二の導電層を順次積層し、しかる後この第二の半
導体層と第二の導電層を分割する半導体装置の製造方法
において、前記絶縁層、第一の半導体層、および第二の
半導体層をほぼ同一温度で成膜する点にある。また、本
発明に係る半導体装置は、基板上にゲート電極となる第
一の導電層、ゲート絶縁膜となる絶縁層、およびチャネ
ルとなる第一の半導体層を設けるとともに、この第一の
半導体層上にオーミックコンタクト層となる第二の半導
体層とソース・ドレイン電極となる第二の導電層を分割
して設けた半導体装置において、前記第一の半導体層が
Ｐ型不純物を含有する点にある。
の製造方法は、このような問題点に鑑みて案出されたも
のであり、その特徴とするところは、基板上にゲート電
極となる第一の導電層、ゲート絶縁膜となる絶縁層、チ
ャネルとなる第一の半導体層、オーミックコンタクト層
となる第二の半導体層、およびソース・ドレイン電極と
なる第二の導電層を順次積層し、しかる後この第二の半
導体層と第二の導電層を分割する半導体装置の製造方法
において、前記絶縁層、第一の半導体層、および第二の
半導体層をほぼ同一温度で成膜する点にある。また、本
発明に係る半導体装置は、基板上にゲート電極となる第
一の導電層、ゲート絶縁膜となる絶縁層、およびチャネ
ルとなる第一の半導体層を設けるとともに、この第一の
半導体層上にオーミックコンタクト層となる第二の半導
体層とソース・ドレイン電極となる第二の導電層を分割
して設けた半導体装置において、前記第一の半導体層が
Ｐ型不純物を含有する点にある。
【０００８】
【作用】上記のように、絶縁層、第一の半導体層、およ
び第二の半導体層をほぼ同一温度で形成すると、これら
各層を形成する際に、基板温度を次の工程の温度に合わ
せるための待ち時間が不要になって製造プロセス時間が
短縮できると共に、前工程で治具などに付着した汚染物
質が次の工程で剥離することがなくなり、製造歩留りの
低下も防止できる。また、上述のように、絶縁層、第一
の半導体層、および第二の半導体層をほぼ同一温度で形
成するには、第一の半導体層と第二の半導体層を従来よ
り高い３００〜５００℃の成膜温度で形成しなければな
らないが、第一の半導体層と第二の半導体層の成膜温度
を高温にすると、これら半導体層のフェルミレベル（Ｅ
ｆ）が伝導体側にシフトし、トランジスタのオフ電流が
下がらない。そこで、第一の半導体層にボロン（Ｂ）な
どのＰ型不純物を含有させて第一の半導体層のフェルミ
レベルを光学バンドギャップの充満帯と伝導体のほぼ中
央に移動させることにより、良好な特性を有する半導体
装置になる。なお、オーミックコンタクト層となる第二
の半導体層は、半導体用不純物ガスの流量比で導電率が
決まるので、３００〜５００℃でも良好な膜が得られ
る。
び第二の半導体層をほぼ同一温度で形成すると、これら
各層を形成する際に、基板温度を次の工程の温度に合わ
せるための待ち時間が不要になって製造プロセス時間が
短縮できると共に、前工程で治具などに付着した汚染物
質が次の工程で剥離することがなくなり、製造歩留りの
低下も防止できる。また、上述のように、絶縁層、第一
の半導体層、および第二の半導体層をほぼ同一温度で形
成するには、第一の半導体層と第二の半導体層を従来よ
り高い３００〜５００℃の成膜温度で形成しなければな
らないが、第一の半導体層と第二の半導体層の成膜温度
を高温にすると、これら半導体層のフェルミレベル（Ｅ
ｆ）が伝導体側にシフトし、トランジスタのオフ電流が
下がらない。そこで、第一の半導体層にボロン（Ｂ）な
どのＰ型不純物を含有させて第一の半導体層のフェルミ
レベルを光学バンドギャップの充満帯と伝導体のほぼ中
央に移動させることにより、良好な特性を有する半導体
装置になる。なお、オーミックコンタクト層となる第二
の半導体層は、半導体用不純物ガスの流量比で導電率が
決まるので、３００〜５００℃でも良好な膜が得られ
る。
【０００９】
【実施例】以下、本発明の実施例を説明する。半導体装
置の構造は図２に示す従来装置と同一である。基板１は
＃７０５９基板などで構成される。第一の導電層２は、
クロム（Ｃｒ）、タンタル（Ｔａ）、アルミニウム（Ａ
ｌ）などを用いて真空蒸着法やスパッタリング法で厚み
１０００Å程度に形成される。絶縁層３は、窒化シリコ
ンの一層構造のものや酸化タンタルと窒化シリコンの二
層構造のものなどで構成され、窒化シリコン層はプラズ
マＣＶＤ法などで形成され、酸化タンタル層は陽極酸化
法などで形成される。この絶縁層３の厚みは、５０００
Å程度である。第一の半導体層４の上層半導体層４ｂ
は、例えばシランガス（ＳｉＨ4 ）とアンモニアガス
（ＮＨ3 ）またはメタンガス（ＣＨ4 ）を用いたプラズ
マＣＶＤ法などで厚み８００Å程度に形成される。な
お、チャネル領域の光感度を下げるために、第一の半導
体層４の下層半導体層４ａにも窒素元素や炭素元素を含
有させてもよい。この場合、窒素元素の含有量は、トラ
ンジスタのオン電流が１０-7Ａよりも低下しないように
２０原子％を越えない程度に含有させなければならな
い。また、炭素元素はエッチングの困難性を考慮して、
４０原子％を越えない程度に含有させなければならな
い。第二の半導体層５は、例えばフォスフィン（Ｐ
Ｈ3 ）などを高濃度（リン元素に換算して１０18〜１０
21個／ｃｍ3 程度）に含有するｎ+ 型微結晶半導体層で
構成され、プラズマＣＶＤ法で厚み１０００Å程度に形
成される。第二の導電層６は、アルミニウム、タンタ
ル、クロム、チタン（Ｔｉ）などで形成され、真空蒸着
法やスパッタリング法で厚み１０００Å程度に形成され
る。
置の構造は図２に示す従来装置と同一である。基板１は
＃７０５９基板などで構成される。第一の導電層２は、
クロム（Ｃｒ）、タンタル（Ｔａ）、アルミニウム（Ａ
ｌ）などを用いて真空蒸着法やスパッタリング法で厚み
１０００Å程度に形成される。絶縁層３は、窒化シリコ
ンの一層構造のものや酸化タンタルと窒化シリコンの二
層構造のものなどで構成され、窒化シリコン層はプラズ
マＣＶＤ法などで形成され、酸化タンタル層は陽極酸化
法などで形成される。この絶縁層３の厚みは、５０００
Å程度である。第一の半導体層４の上層半導体層４ｂ
は、例えばシランガス（ＳｉＨ4 ）とアンモニアガス
（ＮＨ3 ）またはメタンガス（ＣＨ4 ）を用いたプラズ
マＣＶＤ法などで厚み８００Å程度に形成される。な
お、チャネル領域の光感度を下げるために、第一の半導
体層４の下層半導体層４ａにも窒素元素や炭素元素を含
有させてもよい。この場合、窒素元素の含有量は、トラ
ンジスタのオン電流が１０-7Ａよりも低下しないように
２０原子％を越えない程度に含有させなければならな
い。また、炭素元素はエッチングの困難性を考慮して、
４０原子％を越えない程度に含有させなければならな
い。第二の半導体層５は、例えばフォスフィン（Ｐ
Ｈ3 ）などを高濃度（リン元素に換算して１０18〜１０
21個／ｃｍ3 程度）に含有するｎ+ 型微結晶半導体層で
構成され、プラズマＣＶＤ法で厚み１０００Å程度に形
成される。第二の導電層６は、アルミニウム、タンタ
ル、クロム、チタン（Ｔｉ）などで形成され、真空蒸着
法やスパッタリング法で厚み１０００Å程度に形成され
る。
【００１０】前記絶縁層３の窒化シリコン層、第一の半
導体層４、および第二半導体層５は、３００〜５００℃
の成膜温度（基板温度）でそれぞれ形成される。窒化シ
リコン層は従来から４００℃程度の比較的高い成膜温度
で形成されていたが、非晶質半導体層で構成される第一
および第二の半導体層４、５は、このような高温では形
成されていなかった。そこで、プラズマＣＶＤ装置の反
応室内を２トールに減圧して、成膜温度を４００℃に設
定し、半導体層成膜用ガスを１００％のシランガス２０
ｃｃ／ｍｉｔ、水素ガス１８０ｃｃ／ｍｉｔに設定し、
パワー０．０８Ｗ／ｃｍ2 で厚み２００Åの非晶質半導
体層を形成して、フェルミレベルＥｆを電気伝導度の温
度依存性により測定したところ、Ｅｆ＝０．５９ｅＶと
なった。また、この非晶質半導体層の光学バンドギャッ
プＥg を分光透過率より求めたところ１．７４ｅＶであ
ったため、伝導帯と充満帯の中央部である０．８７ｅＶ
により近づけるためにジボラン（Ｂ2 Ｈ6 ）を微量ドー
プする実験を行った。その結果をジボランガスの流量と
フェルミレベルの変化として図１に示す。図１で明らか
なように、ジボランガスの流量が０ｐｐｍのときは、フ
ェルミレベルが０．５９ｅＶで、ジボランガスの流量が
増加するにしたがってフェルミレベルがＥｇ／２に近づ
き、ジボランガスの流量が０．４５ｐｐｍのときに、フ
ェルミレベルは０．７ｅＶとなり、ジボランガスの流量
が０．８ｐｐｍのときに、フェルミレベルは最高の０．
７６ｅＶとなって最も真性ｉ層に近づき、ジボランガス
の流量が１ｐｐｍのときにフェルミレベルは０．７ｅＶ
になり、それ以降はフェルミレベルは徐々に充満帯側に
シフトし、膜としてはＰ型に近づく。
導体層４、および第二半導体層５は、３００〜５００℃
の成膜温度（基板温度）でそれぞれ形成される。窒化シ
リコン層は従来から４００℃程度の比較的高い成膜温度
で形成されていたが、非晶質半導体層で構成される第一
および第二の半導体層４、５は、このような高温では形
成されていなかった。そこで、プラズマＣＶＤ装置の反
応室内を２トールに減圧して、成膜温度を４００℃に設
定し、半導体層成膜用ガスを１００％のシランガス２０
ｃｃ／ｍｉｔ、水素ガス１８０ｃｃ／ｍｉｔに設定し、
パワー０．０８Ｗ／ｃｍ2 で厚み２００Åの非晶質半導
体層を形成して、フェルミレベルＥｆを電気伝導度の温
度依存性により測定したところ、Ｅｆ＝０．５９ｅＶと
なった。また、この非晶質半導体層の光学バンドギャッ
プＥg を分光透過率より求めたところ１．７４ｅＶであ
ったため、伝導帯と充満帯の中央部である０．８７ｅＶ
により近づけるためにジボラン（Ｂ2 Ｈ6 ）を微量ドー
プする実験を行った。その結果をジボランガスの流量と
フェルミレベルの変化として図１に示す。図１で明らか
なように、ジボランガスの流量が０ｐｐｍのときは、フ
ェルミレベルが０．５９ｅＶで、ジボランガスの流量が
増加するにしたがってフェルミレベルがＥｇ／２に近づ
き、ジボランガスの流量が０．４５ｐｐｍのときに、フ
ェルミレベルは０．７ｅＶとなり、ジボランガスの流量
が０．８ｐｐｍのときに、フェルミレベルは最高の０．
７６ｅＶとなって最も真性ｉ層に近づき、ジボランガス
の流量が１ｐｐｍのときにフェルミレベルは０．７ｅＶ
になり、それ以降はフェルミレベルは徐々に充満帯側に
シフトし、膜としてはＰ型に近づく。
【００１１】このように基板温度を４００℃の比較的高
温に設定して半導体層を形成しても、ジボランガスを
０．４５〜１ｐｐｍ程度供給しながら半導体層（図２に
示す第一の半導体層４の下層半導体層４ａ）を形成する
と良好な薄膜トランジスタが得られる。なお、上記実験
では、基板温度４００℃に設定して半導体層を形成した
が、３００℃に設定して形成すると、ジボランガスの流
量が０．１ｐｐｍでも０．７ｅＶになる。したがって、
本発明では、ジボランガスの流量を０．１〜１ｐｐｍの
範囲に設定すればよい。このように半導体膜を形成する
と、半導体膜中には、０．２〜２ｐｐｍのボロンが含有
することになる。また、エッチングのストッパー層とな
る窒素元素または炭素元素を含有する半導体層（図２に
示す第一の半導体層４の上層半導体層４ｂ）についても
ｉ型半導体層と同様の傾向となる。
温に設定して半導体層を形成しても、ジボランガスを
０．４５〜１ｐｐｍ程度供給しながら半導体層（図２に
示す第一の半導体層４の下層半導体層４ａ）を形成する
と良好な薄膜トランジスタが得られる。なお、上記実験
では、基板温度４００℃に設定して半導体層を形成した
が、３００℃に設定して形成すると、ジボランガスの流
量が０．１ｐｐｍでも０．７ｅＶになる。したがって、
本発明では、ジボランガスの流量を０．１〜１ｐｐｍの
範囲に設定すればよい。このように半導体膜を形成する
と、半導体膜中には、０．２〜２ｐｐｍのボロンが含有
することになる。また、エッチングのストッパー層とな
る窒素元素または炭素元素を含有する半導体層（図２に
示す第一の半導体層４の上層半導体層４ｂ）についても
ｉ型半導体層と同様の傾向となる。
【００１２】なお、オーミックコンタクト層となる半導
体層（図２に示す第二の半導体層５）は、微結晶シリコ
ンであり、フォスフィンガス（ＰＨ3 ）の流量比により
導電率が決まるので、成膜温度を３００〜４００℃の比
較的高温に設定しても良好な膜が得られる。
体層（図２に示す第二の半導体層５）は、微結晶シリコ
ンであり、フォスフィンガス（ＰＨ3 ）の流量比により
導電率が決まるので、成膜温度を３００〜４００℃の比
較的高温に設定しても良好な膜が得られる。
【００１３】また、第一の半導体層に含有させるＰ型不
純物はボロンに限らず、アルミニウム（Ａｌ）などでも
よい。
純物はボロンに限らず、アルミニウム（Ａｌ）などでも
よい。
【００１４】
【発明の効果】以上のように、本発明に係る半導体装置
の製造方法によれば、ゲート絶縁膜となる絶縁層、チャ
ネルとなる第一の半導体層、およびオーミックコンタク
ト層となる第二の半導体層をほぼ同一温度で成膜するこ
とから、これら各層を形成する際に、基板温度を次の工
程の温度に合わせるための待ち時間が不要になって製造
プロセス時間が短縮できると共に、前工程で治具などに
付着した汚染物質が次の工程で剥離することがなくな
り、製造歩留りの低下も防止できる。
の製造方法によれば、ゲート絶縁膜となる絶縁層、チャ
ネルとなる第一の半導体層、およびオーミックコンタク
ト層となる第二の半導体層をほぼ同一温度で成膜するこ
とから、これら各層を形成する際に、基板温度を次の工
程の温度に合わせるための待ち時間が不要になって製造
プロセス時間が短縮できると共に、前工程で治具などに
付着した汚染物質が次の工程で剥離することがなくな
り、製造歩留りの低下も防止できる。
【００１５】また、本発明に係る半導体装置によれば、
チャネルとなる第一の半導体層に０．１〜５ｐｐｍのＰ
型不純物を含有させることから、この第一の半導体層の
フェルミレベルを上げることができ、この第一の半導体
層を比較的高温の３００〜５００℃で形成しても、良好
な特性を有する半導体装置が得られる。
チャネルとなる第一の半導体層に０．１〜５ｐｐｍのＰ
型不純物を含有させることから、この第一の半導体層の
フェルミレベルを上げることができ、この第一の半導体
層を比較的高温の３００〜５００℃で形成しても、良好
な特性を有する半導体装置が得られる。
【図１】成膜温度を４００℃に設定すると共にジボラン
ガスの流量を変化させて形成した半導体層のフェルミレ
ベルとジボランガスの流量との関係を示す図である。
ガスの流量を変化させて形成した半導体層のフェルミレ
ベルとジボランガスの流量との関係を示す図である。
【図２】半導体装置の構造を示す断面図である。
１・・・基板、２・・・第一の導電層、３・・・絶縁
層、４・・・第一の半導体層、４ａ・・・下層半導体
層、４ｂ・・・上層半導体層、５・・・第二の半導体
層、６・・・第二の導電層。
層、４・・・第一の半導体層、４ａ・・・下層半導体
層、４ｂ・・・上層半導体層、５・・・第二の半導体
層、６・・・第二の導電層。
Claims (5)
- 【請求項１】 基板上にゲート電極となる第一の導電
層、ゲート絶縁膜となる絶縁層、チャネルとなる第一の
半導体層、オーミックコンタクト層となる第二の半導体
層、およびソース・ドレイン電極となる第二の導電層を
順次積層し、しかる後この第二の半導体層と第二の導電
層を分割する半導体装置の製造方法において、前記絶縁
層、第一の半導体層、および第二の半導体層をほぼ同一
温度で成膜することを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記絶縁層、第一の半導体層、および第
二の半導体層の成膜温度の変差幅を４０℃以内に設定し
て成膜することを特徴とする請求項１に記載の半導体装
置の製造方法。 - 【請求項３】 基板上にゲート電極となる第一の導電
層、ゲート絶縁膜となる絶縁層、およびチャネルとなる
第一の半導体層を設けるとともに、この第一の半導体層
上にオーミックコンタクト層となる第二の半導体層とソ
ース・ドレイン電極となる第二の導電層を分割して設け
た半導体装置において、前記第一の半導体層がＰ型不純
物を含有していることを特徴とする半導体装置。 - 【請求項４】 前記第一の半導体層が０．２〜２ｐｐｍ
のＰ型不純物を含有していることを特徴とする請求項３
に記載の半導体装置。 - 【請求項５】 前記第一の半導体層を、窒素元素もしく
は炭素元素を含有する下層半導体層と窒素元素もしくは
炭素元素を含有する上層半導体層で形成したことを特徴
とする請求項３に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3906192A JPH05235036A (ja) | 1992-02-26 | 1992-02-26 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3906192A JPH05235036A (ja) | 1992-02-26 | 1992-02-26 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235036A true JPH05235036A (ja) | 1993-09-10 |
Family
ID=12542622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3906192A Pending JPH05235036A (ja) | 1992-02-26 | 1992-02-26 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235036A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7491655B2 (en) | 1999-01-14 | 2009-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
-
1992
- 1992-02-26 JP JP3906192A patent/JPH05235036A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7491655B2 (en) | 1999-01-14 | 2009-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
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