JPH05233849A - 半導体装置 - Google Patents
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- JPH05233849A JPH05233849A JP4007190A JP719092A JPH05233849A JP H05233849 A JPH05233849 A JP H05233849A JP 4007190 A JP4007190 A JP 4007190A JP 719092 A JP719092 A JP 719092A JP H05233849 A JPH05233849 A JP H05233849A
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Abstract
(57)【要約】
【目的】内部にクロック発振回路を有するシングル・チ
ップ・マイクロコンピュータにおいて、チップ１から出
力するシステム・クロックから生成した外部クロックに
同期させる手段を備えることにより、同期システムの構
成及びチップテストの容易化を図る。 【構成】チップ１内部のクロック発振回路２で生成した
システム・クロック４１（ｆｃｌｋ）を、出力バッファ
５によってチップ外部に出力するシステム・クロック出
力端子９と、外部からチップ１にクロックを入力する外
部クロック入力端子１０を備え、前記外部クロック入力
端子１０から入力するクロックをチップ１の内部回路６
ＣＰＵ７及びＰＲＧ８のシステム・クロック（ＣＬＫ）
１０１とするように構成する。
ップ・マイクロコンピュータにおいて、チップ１から出
力するシステム・クロックから生成した外部クロックに
同期させる手段を備えることにより、同期システムの構
成及びチップテストの容易化を図る。 【構成】チップ１内部のクロック発振回路２で生成した
システム・クロック４１（ｆｃｌｋ）を、出力バッファ
５によってチップ外部に出力するシステム・クロック出
力端子９と、外部からチップ１にクロックを入力する外
部クロック入力端子１０を備え、前記外部クロック入力
端子１０から入力するクロックをチップ１の内部回路６
ＣＰＵ７及びＰＲＧ８のシステム・クロック（ＣＬＫ）
１０１とするように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係わり、特
にシングルチップ・マイクロコンピュータのクロック信
号を外部から入力する手段に関する。
にシングルチップ・マイクロコンピュータのクロック信
号を外部から入力する手段に関する。
【０００２】
【従来の技術】従来の内部にクロック発生回路をもつシ
ングルチップ・マイクロコンピュータについて説明す
る。図３は日本電気（株）製の８，１６ビットシングル
チップ・マイクロコンピュータμＰＤ７８３２５のクロ
ック発生回路のブロック図である。又、シングルチップ
・マイクロコンピュータ（以後単にチップと称す）１に
は、クロック発振回路２、波形整形回路３、分周・セレ
クト回路４、出力バッファ５、内部回路６、ＣＰＵ７、
及びプロセッサ・コントロール・レジスタ（以後ＰＲＧ
と称す）８を具備する。更に、クロック発振回路２の入
力は外部端子１１と外部入力端子１２を介して外部に水
晶発振器１３を接続するとともに、このチップとシステ
ムを構成する外部システム２０は、出力バッファ５を介
してシステム・クロック出力端子９からクロックを供給
する様に構成する。前記分周・セレクト回路４は、分周
回路４２とセレクト回路４３から成り、分周回路４２は
クロック分周器４２１及び分周器４２２から成る。又、
クロック発振回路２の出力２１はｆｘ、波形整形回路３
の出力３１をクロック周波数（１／２）・ｆｘ、分周器
４２１及び分周器４２２の出力４２３、４２４をそれぞ
れクロック周波数（１／４）・ｆｘ、クロック周波数
（１／８）・ｆｘとし、セレクト回路４３の出力４１を
システム・クロック（ｆｃｌｋ）とする。更にＰＲＧ８
の出力をセレクタ・コントロール信号８１とする。
ングルチップ・マイクロコンピュータについて説明す
る。図３は日本電気（株）製の８，１６ビットシングル
チップ・マイクロコンピュータμＰＤ７８３２５のクロ
ック発生回路のブロック図である。又、シングルチップ
・マイクロコンピュータ（以後単にチップと称す）１に
は、クロック発振回路２、波形整形回路３、分周・セレ
クト回路４、出力バッファ５、内部回路６、ＣＰＵ７、
及びプロセッサ・コントロール・レジスタ（以後ＰＲＧ
と称す）８を具備する。更に、クロック発振回路２の入
力は外部端子１１と外部入力端子１２を介して外部に水
晶発振器１３を接続するとともに、このチップとシステ
ムを構成する外部システム２０は、出力バッファ５を介
してシステム・クロック出力端子９からクロックを供給
する様に構成する。前記分周・セレクト回路４は、分周
回路４２とセレクト回路４３から成り、分周回路４２は
クロック分周器４２１及び分周器４２２から成る。又、
クロック発振回路２の出力２１はｆｘ、波形整形回路３
の出力３１をクロック周波数（１／２）・ｆｘ、分周器
４２１及び分周器４２２の出力４２３、４２４をそれぞ
れクロック周波数（１／４）・ｆｘ、クロック周波数
（１／８）・ｆｘとし、セレクト回路４３の出力４１を
システム・クロック（ｆｃｌｋ）とする。更にＰＲＧ８
の出力をセレクタ・コントロール信号８１とする。
【０００３】このクロック発生回路２及び分離・セレク
ト回路４で生成するシステム・クロック４１（ｆｃｌ
ｋ）は、ＣＰＵ７、ＰＲＧ８及び内部回路６に各種のク
ロックを供給し、ＣＰＵの動作モードを制御する回路で
ある。通常、クロック発振回路２は外部端子１１及び外
部入力端子１２に接続される水晶発振器１３により発振
する。発信周波数ｆｘのクロック発振回路２から出力す
るクロック周波数２１（ｆｘ）は波形整形回路３で１／
２分周，分周回路４２の分周器４２１及び分周器４２２
で１／４分周及び１／８分周される。分離・セレクト回
路４３は、ＰＲＧ８からのセレクト・コントロール信号
８１によりクロック周波数３１（１／２）・ｆｘ，クロ
ック周波数４２３（１／４）・ｆｘ，クロック周波数４
２４（１／８）・ｆｘのいずれかの周波数を選択し、シ
ステム・クロック４１（ｆｃｌｋ）としてチップ１のＣ
ＰＵ７、ＰＲＧ８及び内部回路６に供給すると共に、出
力バッファ５を通った後に、システム・クロック出力端
子９からチップ１の外部に接続する外部システム２０の
クロックとして供給する。
ト回路４で生成するシステム・クロック４１（ｆｃｌ
ｋ）は、ＣＰＵ７、ＰＲＧ８及び内部回路６に各種のク
ロックを供給し、ＣＰＵの動作モードを制御する回路で
ある。通常、クロック発振回路２は外部端子１１及び外
部入力端子１２に接続される水晶発振器１３により発振
する。発信周波数ｆｘのクロック発振回路２から出力す
るクロック周波数２１（ｆｘ）は波形整形回路３で１／
２分周，分周回路４２の分周器４２１及び分周器４２２
で１／４分周及び１／８分周される。分離・セレクト回
路４３は、ＰＲＧ８からのセレクト・コントロール信号
８１によりクロック周波数３１（１／２）・ｆｘ，クロ
ック周波数４２３（１／４）・ｆｘ，クロック周波数４
２４（１／８）・ｆｘのいずれかの周波数を選択し、シ
ステム・クロック４１（ｆｃｌｋ）としてチップ１のＣ
ＰＵ７、ＰＲＧ８及び内部回路６に供給すると共に、出
力バッファ５を通った後に、システム・クロック出力端
子９からチップ１の外部に接続する外部システム２０の
クロックとして供給する。
【０００４】又、チップ１に水晶発振器１３の替りに外
部クロックを入力して使用する場合は、外部入力端子１
２に外部クロック信号を入力し、外部端子１１からは前
記外部クロックの逆相の信号を入力して使用する。
部クロックを入力して使用する場合は、外部入力端子１
２に外部クロック信号を入力し、外部端子１１からは前
記外部クロックの逆相の信号を入力して使用する。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
装置に於て、このチップ１と同期をとる必要のある外部
システム２０を接続してシステムを構築する場合、前記
外部回路がチップ１から供給するシステム・クロック４
１（ｆｃｌｋ）の周波数を生成回路２０１で逓倍、又は
逓降した周波数のクロックを回路２０３で使用する。し
かし、そのクロック周波数を逓倍、又は逓降することに
よって、元のシステム・クロック４１（ｆｃｌｋ）に対
して信号の位相が遅延することになり位相合せが必要と
なる。また、発振器１３を外し、外部端子１１及び外部
入力端子１２から、外部システムの生成回路２０１で生
成したクロックを入力して使用しても、発振回路２によ
るアナログ遅延や、分周回路４２による遅延を避けるこ
とができず、入力クロックとチップ１のシステム・クロ
ック４１（ｆｃｌｋ）とは位相がずれてしまう。クロッ
クが高周波数の場合は、前記のいずれの方法であって
も、チップ１と外部システム２０との同期をとることが
困難であった。そため従来は、外部システムにおいて位
相調整のためのディレーライン２０２の挿入と調整が必
要となり、費用と工数の無駄があった。更に、チップ内
蔵の出力バッファ５が大きすぎるとチップ面積に影響
し、またノイズが増大してシステムに悪影響を及ぼす。
小さすぎるとクロックの波形が鈍化してしまうという欠
点を有している。本発明の目的は、このような欠点を除
去し、チップ内とチップ外のシステム・クロックに殆ど
遅延のない同期システムを構成すことが出来る半導体装
置を提供することにある。
装置に於て、このチップ１と同期をとる必要のある外部
システム２０を接続してシステムを構築する場合、前記
外部回路がチップ１から供給するシステム・クロック４
１（ｆｃｌｋ）の周波数を生成回路２０１で逓倍、又は
逓降した周波数のクロックを回路２０３で使用する。し
かし、そのクロック周波数を逓倍、又は逓降することに
よって、元のシステム・クロック４１（ｆｃｌｋ）に対
して信号の位相が遅延することになり位相合せが必要と
なる。また、発振器１３を外し、外部端子１１及び外部
入力端子１２から、外部システムの生成回路２０１で生
成したクロックを入力して使用しても、発振回路２によ
るアナログ遅延や、分周回路４２による遅延を避けるこ
とができず、入力クロックとチップ１のシステム・クロ
ック４１（ｆｃｌｋ）とは位相がずれてしまう。クロッ
クが高周波数の場合は、前記のいずれの方法であって
も、チップ１と外部システム２０との同期をとることが
困難であった。そため従来は、外部システムにおいて位
相調整のためのディレーライン２０２の挿入と調整が必
要となり、費用と工数の無駄があった。更に、チップ内
蔵の出力バッファ５が大きすぎるとチップ面積に影響
し、またノイズが増大してシステムに悪影響を及ぼす。
小さすぎるとクロックの波形が鈍化してしまうという欠
点を有している。本発明の目的は、このような欠点を除
去し、チップ内とチップ外のシステム・クロックに殆ど
遅延のない同期システムを構成すことが出来る半導体装
置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置の特
徴は、外部の水晶発振器からの信号を内部に入力し、ク
ロック信号を発生させるクロック発振回路を有するシン
グルチップ・マイクロコンピュータにおいて、前記クロ
ック発振回路、波形整形回路、及び分周・セレクト回路
で生成するシステム・クロックを、前記シングルチップ
・マイクロコンピュータの外部へ出力するシステム・ク
ロック出力端子と、外部クロックを入力する外部クロッ
ク入力端子とを備えることにある。
徴は、外部の水晶発振器からの信号を内部に入力し、ク
ロック信号を発生させるクロック発振回路を有するシン
グルチップ・マイクロコンピュータにおいて、前記クロ
ック発振回路、波形整形回路、及び分周・セレクト回路
で生成するシステム・クロックを、前記シングルチップ
・マイクロコンピュータの外部へ出力するシステム・ク
ロック出力端子と、外部クロックを入力する外部クロッ
ク入力端子とを備えることにある。
【０００７】前記システム・クロック出力端子から出力
するシステム・クロックを外部バッファを介して同期手
段の入力とするとともに、前記同期手段の出力を前記外
部クロック入力端子を介して入力し、前記シングルチッ
プ・マイクロコンピュータのシステム・クロックするこ
とができる。
するシステム・クロックを外部バッファを介して同期手
段の入力とするとともに、前記同期手段の出力を前記外
部クロック入力端子を介して入力し、前記シングルチッ
プ・マイクロコンピュータのシステム・クロックするこ
とができる。
【０００８】前記同期手段の出力を、前記シングルチッ
プ・マイクロコンピュータの外部に設置する、システム
の他の回路のクロックとすることを特徴とすることがで
きる。
プ・マイクロコンピュータの外部に設置する、システム
の他の回路のクロックとすることを特徴とすることがで
きる。
【０００９】前記シングルチップ・マイクロコンピュー
タの外部に設置し、且つクロック発生回路を備える外部
システムが生成したクロックを、前記外部クロック入力
端子を介して入力し、前記シングルチップ・マイクロコ
ンピュータのシステム・クロックとすることができる。
タの外部に設置し、且つクロック発生回路を備える外部
システムが生成したクロックを、前記外部クロック入力
端子を介して入力し、前記シングルチップ・マイクロコ
ンピュータのシステム・クロックとすることができる。
【００１０】前記シングルチップ・マイクロコンピュー
タの外部において前記システム・クロック出力端子と前
記外部クロック入力端子とを、導線あるいは前記外部バ
ッファのいずれかを介して接続することができる。
タの外部において前記システム・クロック出力端子と前
記外部クロック入力端子とを、導線あるいは前記外部バ
ッファのいずれかを介して接続することができる。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は本発明の半導体装置の第１の実施例
を示すブロック図である。図１に示すように、チップ１
には、クロック発振回路２、波形整形回路３、分周・セ
レクト回路４、出力バッファ５、内部回路６、ＣＰＵ
７、及びＰＲＧ８で構成する。更に、クロック発振回路
２の入力は外部端子１１と外部入力端子１２を介して外
部に水晶発振器１３を接続するとともに、このチップ１
とシステムを構成する外部システムは、同期手段である
同期カウンタ１５、システムの他の回路１６及び１７か
ら成り、システム・クロック出力端子９から出力バッフ
ァ５を介してクロックを供給し、外部クロック入力端子
１０には前記外部システムからクロックを入力する様に
構成する。
を示すブロック図である。図１に示すように、チップ１
には、クロック発振回路２、波形整形回路３、分周・セ
レクト回路４、出力バッファ５、内部回路６、ＣＰＵ
７、及びＰＲＧ８で構成する。更に、クロック発振回路
２の入力は外部端子１１と外部入力端子１２を介して外
部に水晶発振器１３を接続するとともに、このチップ１
とシステムを構成する外部システムは、同期手段である
同期カウンタ１５、システムの他の回路１６及び１７か
ら成り、システム・クロック出力端子９から出力バッフ
ァ５を介してクロックを供給し、外部クロック入力端子
１０には前記外部システムからクロックを入力する様に
構成する。
【００１３】次に動作について説明する。外部端子１１
と外部入力端子１２間に接続する水晶発振器１３とクロ
ック発振回路２で周波数２１（ｆｘ）を生成し、次に波
形整形回路３で周波数３１（１／２）・ｆｘを生成した
後分周・セレクト回路４で更に分周及びＰＲＧ８からの
セレクト・コントロール信号８１で選択したシステム・
クロック４１（ｆｃｌｋ）を、出力バッファ５を経てシ
ステム・クロック出力端子９から一旦外部へ出力する。
出力された前記システム・クロック４１（ｆｃｌｋ）は
外部バッファ１４を経て同期カウンタ１５に入力する。
この同期カウンタ１５からの出力を、システムの他の回
路１６及び１７に供給すると同時に、チップ１の外部ク
ロック入力端子１０にも入力してチップ１のシステム・
クロック１０１（ＣＬＫ）としてＣＰＵ７、ＰＲＧ８及
び内部回路６に供給することにより、チップ１とチップ
外部にある、システムの他の回路１６及び１７のシステ
ム・クロック１５２及び１５３との間に殆ど遅延のない
同期システムを構築することができる。
と外部入力端子１２間に接続する水晶発振器１３とクロ
ック発振回路２で周波数２１（ｆｘ）を生成し、次に波
形整形回路３で周波数３１（１／２）・ｆｘを生成した
後分周・セレクト回路４で更に分周及びＰＲＧ８からの
セレクト・コントロール信号８１で選択したシステム・
クロック４１（ｆｃｌｋ）を、出力バッファ５を経てシ
ステム・クロック出力端子９から一旦外部へ出力する。
出力された前記システム・クロック４１（ｆｃｌｋ）は
外部バッファ１４を経て同期カウンタ１５に入力する。
この同期カウンタ１５からの出力を、システムの他の回
路１６及び１７に供給すると同時に、チップ１の外部ク
ロック入力端子１０にも入力してチップ１のシステム・
クロック１０１（ＣＬＫ）としてＣＰＵ７、ＰＲＧ８及
び内部回路６に供給することにより、チップ１とチップ
外部にある、システムの他の回路１６及び１７のシステ
ム・クロック１５２及び１５３との間に殆ど遅延のない
同期システムを構築することができる。
【００１４】次に、第２の実施例について説明する。第
１の実施例と異なるところは、チップ内部のシステム・
クロック４１（ｆｃｌｋ）を使用せず、クロック発生回
路を備える外部システムのクロックにチップ１を同期さ
せることと、チップ単独で動作させることである。この
チップとシステムを構成するには、外部クロック入力端
子１０に外部システム１８からクロック１８１を、又は
ＬＳＩ試験装置（以後単にテスタと称す）１９からテス
ト・クロック信号１９１を入力する様に構成する。又、
外部システム１８又はテスタを必要としない場合、シス
テム・クロック出力端子９と外部クロック入力端子１０
が隣接して設けてあれば、両端子を導線９１で接続し、
離れているときは外部バッファ１４を介して接続する。
次に動作について説明する。外部端子１１と外部入力
端子１２間に接続する水晶発振器１３とクロック発振回
路２で周波数２１（ｆｘ）を生成し、次に波形整形回路
３で周波数３１（１／２）・ｆｘを生成した後分周・セ
レクト回路４で更に分周及びＰＲＧ８からのセレクト・
コントロール信号８１によって選択するシステム・クロ
ック４１（ｆｃｌｋ）を、出力バッファ５を介してシス
テム・クロック出力端子９から一旦外部へ出力する。通
常状態で使用する場合は、システム上最適な駆動能力を
もった外部バッファ１４をシステム・クロック出力端子
９と外部クロック入力端子１０との間に接続し、システ
ム・クロック４１（ｆｃｌｋ）を再入力することによっ
てシステム・クロックとしてＣＰＵ７、ＰＲＧ８及び内
部回路６に供給する。なお、前記した様にシステム・ク
ロック出力端子９と外部クロック入力端子１０が隣接し
て設けてあれば、両端子を導線９１で接続するので外部
バッファ１４は省略することができる。次に、チップ１
のシステム・クロック４１（ｆｃｌｋ）を使用せず、外
部システム１８の外部クロック１８１でチップ１を動作
させる場合は、システム・クロック出力端子９と外部ク
ロック入力端子１０間の接続を切り離し、外部クロック
入力端子１０に外部クロック１８１を入力する。従っ
て、クロック発振回路２、波形整形回路３及び分周・セ
レクト回路４による信号遅延がないため、外部システム
１８のクロック１８１に同期して動作させることができ
る。外部システム１８の替りにテスタ１９を接続するこ
とも可能である。テスタ１９によりチップ１の電気的特
性を測定する時は、テスタ１９から供給するテスト・ク
ロック信号１９１を外部クロック入力端子１０から入力
することにり、チップ１をテスト・クロック信号１９１
に同期して動作させ、チップ１をテストすることができ
る。
１の実施例と異なるところは、チップ内部のシステム・
クロック４１（ｆｃｌｋ）を使用せず、クロック発生回
路を備える外部システムのクロックにチップ１を同期さ
せることと、チップ単独で動作させることである。この
チップとシステムを構成するには、外部クロック入力端
子１０に外部システム１８からクロック１８１を、又は
ＬＳＩ試験装置（以後単にテスタと称す）１９からテス
ト・クロック信号１９１を入力する様に構成する。又、
外部システム１８又はテスタを必要としない場合、シス
テム・クロック出力端子９と外部クロック入力端子１０
が隣接して設けてあれば、両端子を導線９１で接続し、
離れているときは外部バッファ１４を介して接続する。
次に動作について説明する。外部端子１１と外部入力
端子１２間に接続する水晶発振器１３とクロック発振回
路２で周波数２１（ｆｘ）を生成し、次に波形整形回路
３で周波数３１（１／２）・ｆｘを生成した後分周・セ
レクト回路４で更に分周及びＰＲＧ８からのセレクト・
コントロール信号８１によって選択するシステム・クロ
ック４１（ｆｃｌｋ）を、出力バッファ５を介してシス
テム・クロック出力端子９から一旦外部へ出力する。通
常状態で使用する場合は、システム上最適な駆動能力を
もった外部バッファ１４をシステム・クロック出力端子
９と外部クロック入力端子１０との間に接続し、システ
ム・クロック４１（ｆｃｌｋ）を再入力することによっ
てシステム・クロックとしてＣＰＵ７、ＰＲＧ８及び内
部回路６に供給する。なお、前記した様にシステム・ク
ロック出力端子９と外部クロック入力端子１０が隣接し
て設けてあれば、両端子を導線９１で接続するので外部
バッファ１４は省略することができる。次に、チップ１
のシステム・クロック４１（ｆｃｌｋ）を使用せず、外
部システム１８の外部クロック１８１でチップ１を動作
させる場合は、システム・クロック出力端子９と外部ク
ロック入力端子１０間の接続を切り離し、外部クロック
入力端子１０に外部クロック１８１を入力する。従っ
て、クロック発振回路２、波形整形回路３及び分周・セ
レクト回路４による信号遅延がないため、外部システム
１８のクロック１８１に同期して動作させることができ
る。外部システム１８の替りにテスタ１９を接続するこ
とも可能である。テスタ１９によりチップ１の電気的特
性を測定する時は、テスタ１９から供給するテスト・ク
ロック信号１９１を外部クロック入力端子１０から入力
することにり、チップ１をテスト・クロック信号１９１
に同期して動作させ、チップ１をテストすることができ
る。
【００１５】
【発明の効果】以上説明したように、本発明の半導体装
置はチップ外部でチップ１のシステム・クロック４１
（ｆｃｌｋ）に同期させて使用する回路をもつシステム
を設計するような場合に、チップ１の周辺に設けるクロ
ック周波数の異なったクロック同期回路をシステムに容
易に組み込むことができ、且つ、クロックが高周波数の
時にも十分同期し得るため拡張性に富む同期システムを
構築することができる。更に、チップ内の出力バッファ
５のドライブ能力を必要最小限の大きさに抑えることが
できことと、ユーザがシステムに最適な駆動能力をもっ
た外部バッファ１４を選択し、使用することも可能であ
る。又、クロック発生回路２、波形整形回路３及び分周
・セレクト回路４を通さずにクロックを外部クロック入
力端子１０から入力することで、アナログ遅延や分周回
路の遅延を回避できる。更にテスタによりチップ１の電
気的特性測定を実行する場合に、従来は外部端子１１及
び外部入力端子１２からテスト・パターンを入力し、分
周回路を経由することから、異なる周波数のモードをテ
ストするためには、異なるテスト・パターンを用意する
必要があったが、クロックを直接外部クロック入力端子
１０から入力することができるため、周波数が異なる場
合でもテストパターンを共通に使用することができる。
従って半導体装置の電気的特性評価の効率向上にも寄与
するという効果も有している。
置はチップ外部でチップ１のシステム・クロック４１
（ｆｃｌｋ）に同期させて使用する回路をもつシステム
を設計するような場合に、チップ１の周辺に設けるクロ
ック周波数の異なったクロック同期回路をシステムに容
易に組み込むことができ、且つ、クロックが高周波数の
時にも十分同期し得るため拡張性に富む同期システムを
構築することができる。更に、チップ内の出力バッファ
５のドライブ能力を必要最小限の大きさに抑えることが
できことと、ユーザがシステムに最適な駆動能力をもっ
た外部バッファ１４を選択し、使用することも可能であ
る。又、クロック発生回路２、波形整形回路３及び分周
・セレクト回路４を通さずにクロックを外部クロック入
力端子１０から入力することで、アナログ遅延や分周回
路の遅延を回避できる。更にテスタによりチップ１の電
気的特性測定を実行する場合に、従来は外部端子１１及
び外部入力端子１２からテスト・パターンを入力し、分
周回路を経由することから、異なる周波数のモードをテ
ストするためには、異なるテスト・パターンを用意する
必要があったが、クロックを直接外部クロック入力端子
１０から入力することができるため、周波数が異なる場
合でもテストパターンを共通に使用することができる。
従って半導体装置の電気的特性評価の効率向上にも寄与
するという効果も有している。
【図１】本発明の半導体装置に係わる第１の実施例を示
すブロック図である。
すブロック図である。
【図２】本発明の半導体装置に係わる第２の実施例を示
すブロック図である。
すブロック図である。
【図３】従来の半導体装置の一例を示すブロック図であ
る。
る。
１ シングル・チップ・マイクロコンピュータ ２ クロック発振回路 ３ 波形整形回路 ４ 分周・セレクト回路 ５ 出力バッファ ６ 内部回路 ７ ＣＰＵ ８ プロセッサ・コントロールー・レジスタ ９ システム・クロック出力端子 １０ 外部クロック入力端子 １４ 外部バッファ １５ 同期カウンタ １６，１７ システムの他の回路 １８，２０ 外部システム １９ ＬＳＩ試験装置（テスタ） ４１ システム・クロック（ｆｃｌｋ） ９１ 導線 １０１ システム・クロック（ＣＬＫ）
Claims (5)
- 【請求項１】 外部の水晶発振器からの信号を内部に入
力し、クロック信号を発生させるクロック発振回路を有
するシングルチップ・マイクロコンピュータにおいて、
前記クロック発振回路、波形整形回路、及び分周・セレ
クト回路で生成するシステム・クロックを、前記シング
ルチップ・マイクロコンピュータの外部へ出力するシス
テム・クロック出力端子と、外部クロックを入力する外
部クロック入力端子とを備えることを特徴とする半導体
装置 - 【請求項２】 前記システム・クロック出力端子から出
力するシステム・クロックを外部バッファを介して同期
手段の入力とするとともに、前記同期手段の出力を前記
外部クロック入力端子を介して入力し、前記シングルチ
ップ・マイクロコンピュータのシステム・クロックする
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記同期手段の出力を、前記シングルチ
ップ・マイクロコンピュータの外部に設置する、システ
ムの他の回路のクロックとすることを特徴とする請求項
２に記載の半導体装置。 - 【請求項４】 前記シングルチップ・マイクロコンピュ
ータの外部に設置し、且つクロック発生回路を備える外
部システムが生成したクロックを、前記外部クロック入
力端子を介して入力し、前記シングルチップ・マイクロ
コンピュータのシステム・クロックとすることを特徴と
する請求項１に記載の半導体装置。 - 【請求項５】 前記シングルチップ・マイクロコンピュ
ータの外部において前記システム・クロック出力端子と
前記外部クロック入力端子とを、導線あるいは前記外部
バッファのいずれかを介して接続することを特徴とする
請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4007190A JPH05233849A (ja) | 1992-01-20 | 1992-01-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4007190A JPH05233849A (ja) | 1992-01-20 | 1992-01-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05233849A true JPH05233849A (ja) | 1993-09-10 |
Family
ID=11659126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4007190A Withdrawn JPH05233849A (ja) | 1992-01-20 | 1992-01-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05233849A (ja) |
-
1992
- 1992-01-20 JP JP4007190A patent/JPH05233849A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |