JPH05226273A - 半導体基板への不純物拡散領域形成方法 - Google Patents
半導体基板への不純物拡散領域形成方法Info
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- JPH05226273A JPH05226273A JP4028693A JP2869392A JPH05226273A JP H05226273 A JPH05226273 A JP H05226273A JP 4028693 A JP4028693 A JP 4028693A JP 2869392 A JP2869392 A JP 2869392A JP H05226273 A JPH05226273 A JP H05226273A
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- impurity diffusion
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Abstract
(57)【要約】
【目的】 高耐圧で導通時の損失が少ないだけでなくゲ
ート・カソード間の逆耐圧が高い静電誘導サイリスタを
実現するのに必要なゲート領域用の不純物拡散領域を、
容易に、しかも、電極のカバレージ不良の発生を招来せ
ずにすむように半導体基板に形成することができる方法
を提供する。 【構成】 表面に溝５が形成され溝形成側の面が溝内面
を含めて酸化膜で覆われている半導体基板の前記溝の底
の酸化膜に、窓８を開けておいて、異方性エッチングを
行うことにより前記溝の底に新たな溝９を形成し、この
新たな溝の内面から不純物を導入し不純物拡散領域１２
を形成するようにする半導体基板１への不純物拡散領域
形成方法。
ート・カソード間の逆耐圧が高い静電誘導サイリスタを
実現するのに必要なゲート領域用の不純物拡散領域を、
容易に、しかも、電極のカバレージ不良の発生を招来せ
ずにすむように半導体基板に形成することができる方法
を提供する。 【構成】 表面に溝５が形成され溝形成側の面が溝内面
を含めて酸化膜で覆われている半導体基板の前記溝の底
の酸化膜に、窓８を開けておいて、異方性エッチングを
行うことにより前記溝の底に新たな溝９を形成し、この
新たな溝の内面から不純物を導入し不純物拡散領域１２
を形成するようにする半導体基板１への不純物拡散領域
形成方法。
Description
【０００１】
【産業上の利用分野】この発明は、半導体基板への不純
物拡散領域形成方法に関する。
物拡散領域形成方法に関する。
【０００２】
【従来の技術】従来、有用な半導体装置の一つとして、
図１０に示す静電誘導サイリスタが知られている。静電
誘導サイリスタ６０は、半導体基板６１の表面側にゲー
ト領域（ｐ+ 領域）６２とカソード領域（ｎ+ 領域）６
３を備え、裏面側にアノード領域（ｐ+ 領域）６４を備
え、カソード領域６３とアノード領域６４の間に主電流
通路となる高比抵抗領域（ｎ- 領域）６５を備えてい
る。そして、ゲート領域６２にはゲート電極７２が、カ
ソード領域６３にはカソード電極７３が、そしてアノー
ド領域６４にはアノード電極７４が、それぞれ設けられ
ている。
図１０に示す静電誘導サイリスタが知られている。静電
誘導サイリスタ６０は、半導体基板６１の表面側にゲー
ト領域（ｐ+ 領域）６２とカソード領域（ｎ+ 領域）６
３を備え、裏面側にアノード領域（ｐ+ 領域）６４を備
え、カソード領域６３とアノード領域６４の間に主電流
通路となる高比抵抗領域（ｎ- 領域）６５を備えてい
る。そして、ゲート領域６２にはゲート電極７２が、カ
ソード領域６３にはカソード電極７３が、そしてアノー
ド領域６４にはアノード電極７４が、それぞれ設けられ
ている。
【０００３】静電誘導サイリスタ６０は、ゲート電極７
２とカソード電極７３の間の電圧を制御することによ
り、主電流を導通・遮断させることが出来、近年、ター
ンオン時間・ターンオフ時間の短い構造のものも考えら
れたりしており、次世代の大電力制御用の半導体装置と
して注目されている。この静電誘導サイリスタ６０のゲ
ート領域６２の拡散深さＬ１は、主電流遮断時のカソー
ド・アノード間耐圧（順方向阻止電圧）で主に決まる。
耐圧が高いほどゲート領域６２の拡散深さＬ１は深くな
る。ただ、拡散深さＬ１が深くなると、それに比例して
ゲート領域６２の横方向の拡散距離Ｌ２が長くなる。こ
のように耐圧の向上に伴って拡散距離Ｌ２が長くなる
と、１ユニットセル当たり（単位面積当たり）に占める
ゲート領域の割合が多くなり、その分、主電流通路（チ
ャネル面積）の占める割合が減少する。主電流通路の占
める割合が減少すると、主電流通路の抵抗が増大しオン
抵抗が上昇するため、導通時の損失が大きくなるという
問題が出てくる。
２とカソード電極７３の間の電圧を制御することによ
り、主電流を導通・遮断させることが出来、近年、ター
ンオン時間・ターンオフ時間の短い構造のものも考えら
れたりしており、次世代の大電力制御用の半導体装置と
して注目されている。この静電誘導サイリスタ６０のゲ
ート領域６２の拡散深さＬ１は、主電流遮断時のカソー
ド・アノード間耐圧（順方向阻止電圧）で主に決まる。
耐圧が高いほどゲート領域６２の拡散深さＬ１は深くな
る。ただ、拡散深さＬ１が深くなると、それに比例して
ゲート領域６２の横方向の拡散距離Ｌ２が長くなる。こ
のように耐圧の向上に伴って拡散距離Ｌ２が長くなる
と、１ユニットセル当たり（単位面積当たり）に占める
ゲート領域の割合が多くなり、その分、主電流通路（チ
ャネル面積）の占める割合が減少する。主電流通路の占
める割合が減少すると、主電流通路の抵抗が増大しオン
抵抗が上昇するため、導通時の損失が大きくなるという
問題が出てくる。
【０００４】そこで、図１１にみるように、拡散深さＬ
１が深くとも拡散距離Ｌ２が余り長くならない堀り込み
ゲート型の静電誘導サイリスタ８０が考えられた。この
静電誘導サイリスタ８０では、半導体基板６１のゲート
領域形成域に予め溝８１を形成しておいて、この溝８１
の内面に対して不純物の導入を行い、ゲート領域８２を
形成するようにしている。溝８１がある分、拡散時間が
短くてすみ、横方向の拡散距離Ｌ２は余り長くならな
い。その結果、耐圧を高くしても、主電流通路の占める
割合がさほど減少せず、オン抵抗の上昇を抑えられる。
１が深くとも拡散距離Ｌ２が余り長くならない堀り込み
ゲート型の静電誘導サイリスタ８０が考えられた。この
静電誘導サイリスタ８０では、半導体基板６１のゲート
領域形成域に予め溝８１を形成しておいて、この溝８１
の内面に対して不純物の導入を行い、ゲート領域８２を
形成するようにしている。溝８１がある分、拡散時間が
短くてすみ、横方向の拡散距離Ｌ２は余り長くならな
い。その結果、耐圧を高くしても、主電流通路の占める
割合がさほど減少せず、オン抵抗の上昇を抑えられる。
【０００５】一方、静電誘導サイリスタでは、ゲート・
カソード間の逆耐圧が大きいことも望まれる。主電流の
高速遮断駆動が可能となるからである。主電流の遮断時
には、高比抵抗領域６５内の少数キャリア（正孔）を引
き抜く必要があるが、ゲート・カソード間にかける逆電
圧が高いほど少数キャリアを引き抜く時間が短くなり、
遮断に要する時間が短くなるからである。ゲート・カソ
ード間の逆耐圧向上策の一つに、ゲート領域とカソード
領域の距離を長くすることが挙げられる。
カソード間の逆耐圧が大きいことも望まれる。主電流の
高速遮断駆動が可能となるからである。主電流の遮断時
には、高比抵抗領域６５内の少数キャリア（正孔）を引
き抜く必要があるが、ゲート・カソード間にかける逆電
圧が高いほど少数キャリアを引き抜く時間が短くなり、
遮断に要する時間が短くなるからである。ゲート・カソ
ード間の逆耐圧向上策の一つに、ゲート領域とカソード
領域の距離を長くすることが挙げられる。
【０００６】そこで、図１２にみるように、ゲート・カ
ソード間の逆耐圧が大きい静電誘導サイリスタ８５が考
えられた。この静電誘導サイリスタ８５では、半導体基
板６１のゲート領域形成域に予め溝８１を形成しておい
て、この溝８１の底に開けた窓８９から不純物の拡散を
行って半導体基板６１の深い部分だけにゲート領域８８
を形成し、ゲート領域８８とカソード領域６３の間の距
離Ｌ３を長くするようにしている。
ソード間の逆耐圧が大きい静電誘導サイリスタ８５が考
えられた。この静電誘導サイリスタ８５では、半導体基
板６１のゲート領域形成域に予め溝８１を形成しておい
て、この溝８１の底に開けた窓８９から不純物の拡散を
行って半導体基板６１の深い部分だけにゲート領域８８
を形成し、ゲート領域８８とカソード領域６３の間の距
離Ｌ３を長くするようにしている。
【０００７】このような耐圧向上を可能とするゲート領
域８８は、以下の方法により形成することが出来る。ま
ず、図１３にみるように、半導体基板６１の表面を覆う
酸化膜９０上に所定パターンのレジストマスク９１を設
け、選択エッチングを施して溝形成域に窓９２を開け、
窓９２の開いた酸化膜９０をマスクにして異方性エッチ
ングを行い、図１４にみるように、溝８１を形成する。
溝８１の側面は電極のカバレージが良好になるように、
先細りのテーパーが付くようにするのがよい。
域８８は、以下の方法により形成することが出来る。ま
ず、図１３にみるように、半導体基板６１の表面を覆う
酸化膜９０上に所定パターンのレジストマスク９１を設
け、選択エッチングを施して溝形成域に窓９２を開け、
窓９２の開いた酸化膜９０をマスクにして異方性エッチ
ングを行い、図１４にみるように、溝８１を形成する。
溝８１の側面は電極のカバレージが良好になるように、
先細りのテーパーが付くようにするのがよい。
【０００８】溝８１形成後、酸化処理して溝８１の内面
を覆う酸化膜９３を形成し全体が酸化膜で覆われた状態
にしてから、図１５にみるように、酸化膜９０，９３の
上にシリコン窒化膜（Ｓｉ3 Ｎ4 膜：ｐｏｌｙ・Ｓｉ
膜）９４を堆積しておいて、マスク無しで異方性エッチ
ングを施し、図１６にみるように、窒化シリコン膜９４
の溝８１の側壁を覆う部分だけを残し、他の部分を除去
する。
を覆う酸化膜９３を形成し全体が酸化膜で覆われた状態
にしてから、図１５にみるように、酸化膜９０，９３の
上にシリコン窒化膜（Ｓｉ3 Ｎ4 膜：ｐｏｌｙ・Ｓｉ
膜）９４を堆積しておいて、マスク無しで異方性エッチ
ングを施し、図１６にみるように、窒化シリコン膜９４
の溝８１の側壁を覆う部分だけを残し、他の部分を除去
する。
【０００９】ついで、溝８１の側面に残ったシリコン窒
化膜９４をマスクにして、図１７にみるように、異方性
エッチングで酸化膜９３の溝８１の底のシリコン窒化膜
９４で覆われていない部分を除去し窓８９を開ける。酸
化膜９０もエッチングされるが、この酸化膜９０の厚み
を酸化膜９３よりも厚くしておけば半導体基板６１表面
が露出することはない。
化膜９４をマスクにして、図１７にみるように、異方性
エッチングで酸化膜９３の溝８１の底のシリコン窒化膜
９４で覆われていない部分を除去し窓８９を開ける。酸
化膜９０もエッチングされるが、この酸化膜９０の厚み
を酸化膜９３よりも厚くしておけば半導体基板６１表面
が露出することはない。
【００１０】窓８９を形成した後、図１８にみるよう
に、シリコン窒化膜９４をエッチングで除去してから、
窓８９からｐ型不純物を導入しゲート領域８８となるｐ
+ 領域（ｐ型不純物拡散領域）を形成するようにする。
上記の不純物拡散領域形成方法で設けたゲート領域８８
を備えた静電誘導サイリスタ８５は、耐圧が高く、しか
も、導通時の損失が少なく、ゲート・カソード間の逆耐
圧が高くて高速遮断駆動が可能なため、非常に有用であ
る。
に、シリコン窒化膜９４をエッチングで除去してから、
窓８９からｐ型不純物を導入しゲート領域８８となるｐ
+ 領域（ｐ型不純物拡散領域）を形成するようにする。
上記の不純物拡散領域形成方法で設けたゲート領域８８
を備えた静電誘導サイリスタ８５は、耐圧が高く、しか
も、導通時の損失が少なく、ゲート・カソード間の逆耐
圧が高くて高速遮断駆動が可能なため、非常に有用であ
る。
【００１１】しかしながら、前述の不純物拡散領域形成
方法の場合、実際にゲート領域を形成することは易しく
ない。というのは、工程が結構に複雑だし、深い溝の底
のシリコン窒化膜や酸化膜を選択的に除去することは難
しいからである。それ以外に、溝８１に形成するゲート
電極のカバレージの不良が発生し易いという問題もあ
る。というのは、溝８１の形が、図１９にみるように先
細りとは逆のテーパ状になったり、図２０にみるように
樽状になったりし易く、電極のカバレージの不良が起こ
り易いからである。
方法の場合、実際にゲート領域を形成することは易しく
ない。というのは、工程が結構に複雑だし、深い溝の底
のシリコン窒化膜や酸化膜を選択的に除去することは難
しいからである。それ以外に、溝８１に形成するゲート
電極のカバレージの不良が発生し易いという問題もあ
る。というのは、溝８１の形が、図１９にみるように先
細りとは逆のテーパ状になったり、図２０にみるように
樽状になったりし易く、電極のカバレージの不良が起こ
り易いからである。
【００１２】
【発明が解決しようとする課題】この発明は、上記事情
に鑑み、高耐圧で導通時の損失が少ないだけでなくゲー
ト・カソード間の逆耐圧が高い静電誘導サイリスタを実
現するのに必要なゲート領域用の不純物拡散領域を、容
易に、しかも、電極のカバレージ不良の発生を招来せず
にすむように半導体基板に形成することができる方法を
提供することを課題とする。
に鑑み、高耐圧で導通時の損失が少ないだけでなくゲー
ト・カソード間の逆耐圧が高い静電誘導サイリスタを実
現するのに必要なゲート領域用の不純物拡散領域を、容
易に、しかも、電極のカバレージ不良の発生を招来せず
にすむように半導体基板に形成することができる方法を
提供することを課題とする。
【００１３】
【課題を解決するための手段】前記課題を解決するた
め、この発明にかかる半導体基板への不純物拡散領域形
成方法では、表面に溝が形成され溝形成側の面が溝内面
を含めて酸化膜で覆われている半導体基板の前記溝の底
の酸化膜に、窓を開けておいて、異方性エッチングを行
うことにより前記溝の底に新たな溝を形成し、この新た
な溝の内面から不純物を導入し不純物拡散領域を形成す
るようにしている。
め、この発明にかかる半導体基板への不純物拡散領域形
成方法では、表面に溝が形成され溝形成側の面が溝内面
を含めて酸化膜で覆われている半導体基板の前記溝の底
の酸化膜に、窓を開けておいて、異方性エッチングを行
うことにより前記溝の底に新たな溝を形成し、この新た
な溝の内面から不純物を導入し不純物拡散領域を形成す
るようにしている。
【００１４】この発明の場合、加えて、窓の大きさが、
溝の底面の大きさより小さ目であるのが好ましい。そし
て、この発明で形成する対象の不純物拡散領域として
は、静電誘導サイリスタのゲート領域用の不純物拡散領
域が挙げられるが、これに限らないことは言うまでもな
い。
溝の底面の大きさより小さ目であるのが好ましい。そし
て、この発明で形成する対象の不純物拡散領域として
は、静電誘導サイリスタのゲート領域用の不純物拡散領
域が挙げられるが、これに限らないことは言うまでもな
い。
【００１５】
【作用】この発明にかかる方法の場合、溝の形成を深さ
方向に２回に分けて行っている。すなわち、最初の溝の
底に後の溝が形成されていて、最初の溝の側面は酸化膜
で覆われており、後の（新たな）溝の内面だけから不純
物の導入を行って不純物拡散領域を形成している。
方向に２回に分けて行っている。すなわち、最初の溝の
底に後の溝が形成されていて、最初の溝の側面は酸化膜
で覆われており、後の（新たな）溝の内面だけから不純
物の導入を行って不純物拡散領域を形成している。
【００１６】不純物の拡散時間は、溝を掘り下げた分だ
け短くなり、これに従い、横方向の拡散距離が短くなる
ため、ゲート領域の占有割合の増大が抑えられ、主電流
路のオン抵抗の増加を招かずに耐圧を向上させられる。
それに、完成した不純物拡散領域は深い方に位置する後
の溝の近傍に形成されており、半導体基板の表面からは
離れている。その結果、この不純物拡散領域を、静電誘
導サイリスタのゲート領域とした場合には、半導体基板
の表面に形成するカソード領域との間の距離は長くな
り、ゲート・カソード間の逆耐圧が高くなる。
け短くなり、これに従い、横方向の拡散距離が短くなる
ため、ゲート領域の占有割合の増大が抑えられ、主電流
路のオン抵抗の増加を招かずに耐圧を向上させられる。
それに、完成した不純物拡散領域は深い方に位置する後
の溝の近傍に形成されており、半導体基板の表面からは
離れている。その結果、この不純物拡散領域を、静電誘
導サイリスタのゲート領域とした場合には、半導体基板
の表面に形成するカソード領域との間の距離は長くな
り、ゲート・カソード間の逆耐圧が高くなる。
【００１７】この発明の方法の場合、後の溝の底に窓を
設ける必要はなく、浅い位置にある最初の溝の底に後の
溝形成用の窓を設けるだけでよい。浅い位置にある最初
の溝の底に窓を開ける場合、マスク形成が容易である
し、エッチングも楽であって、何らの困難性もない。従
来のように、深い位置にある溝の底に窓を開ける場合
は、シリコン窒化膜を使った複雑なマスク形成工程が必
要だし、エッチングも余り楽でない。
設ける必要はなく、浅い位置にある最初の溝の底に後の
溝形成用の窓を設けるだけでよい。浅い位置にある最初
の溝の底に窓を開ける場合、マスク形成が容易である
し、エッチングも楽であって、何らの困難性もない。従
来のように、深い位置にある溝の底に窓を開ける場合
は、シリコン窒化膜を使った複雑なマスク形成工程が必
要だし、エッチングも余り楽でない。
【００１８】それに、溝を深さ方向に２回に分けて形成
する場合、各溝の深さが浅いため、各回の異方性エッチ
ング時間が短く、エッチング条件が不安定であっても、
溝に現れる変動量が少なくなるため、溝の形状不良の程
度は、溝の形成を１回で行う場合に比べてずっと小さく
て、溝に後で形成する電極のカバレージ不良が起こり難
くなる。
する場合、各溝の深さが浅いため、各回の異方性エッチ
ング時間が短く、エッチング条件が不安定であっても、
溝に現れる変動量が少なくなるため、溝の形状不良の程
度は、溝の形成を１回で行う場合に比べてずっと小さく
て、溝に後で形成する電極のカバレージ不良が起こり難
くなる。
【００１９】加えて、最初の溝の底の酸化膜に開ける窓
の大きさが、溝の底面の大きさより小さ目であれば、後
の溝が最初の溝より狭くなり、最初の溝と後の溝を合わ
せた溝全体の形状が先細り的な形状となるため、電極の
カバレージ不良がより起こり難くなる。
の大きさが、溝の底面の大きさより小さ目であれば、後
の溝が最初の溝より狭くなり、最初の溝と後の溝を合わ
せた溝全体の形状が先細り的な形状となるため、電極の
カバレージ不良がより起こり難くなる。
【００２０】
【実施例】以下、この発明の実施例を説明する。この発
明は下記の実施例に限らないことは言うまでもない。こ
の実施例では静電誘導サイリスタのゲート領域用の不純
物拡散領域を形成する。まず、図２にみるように、半導
体基板１の表面を覆う酸化膜２上に所定パターンのレジ
ストマスク３を設け、図３にみるように、異方性エッチ
ングを行い酸化膜２に溝形成域に窓４を開けたあとレジ
ストマスク３を除去する。そして、図４にみるように、
窓４の開いた酸化膜２をマスクにして異方性エッチング
を行い、溝５を形成する。この溝５の深さは後の溝の底
と表面の間の距離の半分程度でよい。
明は下記の実施例に限らないことは言うまでもない。こ
の実施例では静電誘導サイリスタのゲート領域用の不純
物拡散領域を形成する。まず、図２にみるように、半導
体基板１の表面を覆う酸化膜２上に所定パターンのレジ
ストマスク３を設け、図３にみるように、異方性エッチ
ングを行い酸化膜２に溝形成域に窓４を開けたあとレジ
ストマスク３を除去する。そして、図４にみるように、
窓４の開いた酸化膜２をマスクにして異方性エッチング
を行い、溝５を形成する。この溝５の深さは後の溝の底
と表面の間の距離の半分程度でよい。
【００２１】続いて、図５にみるように、酸化処理して
溝５の内面も酸化膜６で覆い、その後、図６にみるよう
に、レジストマスク７を形成する。半導体基板１の溝形
成側にレジスト剤を塗布しパターン化するのである。溝
５が浅いため、レジストマスク７の形成は何ら問題なく
容易である。特に、溝５のアスペクト比（溝５の深さＬ
Ａ／溝５の底の幅ＬＢ）が１以下であれば、レジストマ
スク７の形成（パターン化）が易しくなる。
溝５の内面も酸化膜６で覆い、その後、図６にみるよう
に、レジストマスク７を形成する。半導体基板１の溝形
成側にレジスト剤を塗布しパターン化するのである。溝
５が浅いため、レジストマスク７の形成は何ら問題なく
容易である。特に、溝５のアスペクト比（溝５の深さＬ
Ａ／溝５の底の幅ＬＢ）が１以下であれば、レジストマ
スク７の形成（パターン化）が易しくなる。
【００２２】このように、レジストマスク７を形成して
おいて、図７にみるように、エッチングし溝５の底の酸
化膜６に窓８を開ける。この窓８は、図６にみるよう
に、溝５の底面の大きさよりも小さ目である。レジスト
マスク７の略幅分だけ狭くなっている。窓８の形成後、
再び異方性エッチングを行い、図８にみるように、新た
な溝９を形成する。この溝９のアスペクト比（溝９の深
さＬＣ／溝９の底の幅ＬＤ）は、例えば、１．３程度と
する。
おいて、図７にみるように、エッチングし溝５の底の酸
化膜６に窓８を開ける。この窓８は、図６にみるよう
に、溝５の底面の大きさよりも小さ目である。レジスト
マスク７の略幅分だけ狭くなっている。窓８の形成後、
再び異方性エッチングを行い、図８にみるように、新た
な溝９を形成する。この溝９のアスペクト比（溝９の深
さＬＣ／溝９の底の幅ＬＤ）は、例えば、１．３程度と
する。
【００２３】新たな溝９を形成した後、図９にみるよう
に、溝９の内面からｐ型不純物を導入しゲート領域１２
用のｐ+ 領域（ｐ型不純物拡散領域）を完成する。図１
は、上に説明した半導体基板への不純物拡散領域形成方
法で形成したゲート領域を備えた静電誘導サイリスタを
あらわす。ゲート領域以外の部分は、通常の方法に従っ
て形成されている。この静電誘導サイリスタについて、
以下に説明する。
に、溝９の内面からｐ型不純物を導入しゲート領域１２
用のｐ+ 領域（ｐ型不純物拡散領域）を完成する。図１
は、上に説明した半導体基板への不純物拡散領域形成方
法で形成したゲート領域を備えた静電誘導サイリスタを
あらわす。ゲート領域以外の部分は、通常の方法に従っ
て形成されている。この静電誘導サイリスタについて、
以下に説明する。
【００２４】静電誘導サイリスタ１０は、半導体基板１
の深い位置にゲート領域（ｐ+ 領域）１２を備えるとと
もに表面部分にカソード領域（ｎ+ 領域）１３を備え、
裏面側にアノード領域（ｐ+ 領域）１４を備え、カソー
ド領域１３とアノード領域１４の間に主電流通路となる
高比抵抗領域（ｎ- 領域）１５を備えている。そして、
ゲート領域１２にはゲート電極２２が、カソード領域１
３にはカソード電極２３が、そしてアノード領域１４に
はアノード電極２４が、それぞれ設けられている。
の深い位置にゲート領域（ｐ+ 領域）１２を備えるとと
もに表面部分にカソード領域（ｎ+ 領域）１３を備え、
裏面側にアノード領域（ｐ+ 領域）１４を備え、カソー
ド領域１３とアノード領域１４の間に主電流通路となる
高比抵抗領域（ｎ- 領域）１５を備えている。そして、
ゲート領域１２にはゲート電極２２が、カソード領域１
３にはカソード電極２３が、そしてアノード領域１４に
はアノード電極２４が、それぞれ設けられている。
【００２５】静電誘導サイリスタ１０は、ゲート電極２
２とカソード電極２３の間の電圧を制御することによ
り、主電流を導通・遮断できるようになっている。この
静電誘導サイリスタ１０のゲート領域１２の先端が基板
深くに達しているため、カソード・アノード間の耐圧が
高く、しかも、溝５，９を形成して不純物の導入を行っ
ているため、横方向の拡散距離が短くて導通時の損失が
少ない。それに、不純物の導入が深い位置の溝９の内面
からだけ導入されていて、カソード領域１３とゲート領
域１２の間の距離Ｌ３が長いために、ゲート・カソード
間の逆耐圧が高くて高速遮断駆動が可能である。そし
て、このような利点を生むゲート領域１２の形成は容易
であり、溝５，９の中に形成されたゲート電極２２のカ
バレージが良好であることは前述の通りである。
２とカソード電極２３の間の電圧を制御することによ
り、主電流を導通・遮断できるようになっている。この
静電誘導サイリスタ１０のゲート領域１２の先端が基板
深くに達しているため、カソード・アノード間の耐圧が
高く、しかも、溝５，９を形成して不純物の導入を行っ
ているため、横方向の拡散距離が短くて導通時の損失が
少ない。それに、不純物の導入が深い位置の溝９の内面
からだけ導入されていて、カソード領域１３とゲート領
域１２の間の距離Ｌ３が長いために、ゲート・カソード
間の逆耐圧が高くて高速遮断駆動が可能である。そし
て、このような利点を生むゲート領域１２の形成は容易
であり、溝５，９の中に形成されたゲート電極２２のカ
バレージが良好であることは前述の通りである。
【００２６】
【発明の効果】以上に述べたように、この発明にかかる
不純物拡散領域形成方法の場合、最初の溝の底に後の溝
を形成する２段階法であり、最初の溝の側面が酸化膜で
覆われている状態で後の溝の内面だけから不純物の導入
を行うため、不純物の横方向の拡散距離が短く、完成し
た不純物拡散領域は半導体基板の表面から離れており、
しかも、実施困難な工程も無く、さらに、溝の形状不良
の程度はずっと小さくなるため、高耐圧で導通時の損失
が少ないだけでなくゲート・カソード間の逆耐圧が高い
静電誘導サイリスタを実現するのに必要なゲート領域用
の不純物拡散領域を、容易に、しかも、電極のカバレー
ジ不良の発生を招来せずにすむように半導体基板に形成
することができる。
不純物拡散領域形成方法の場合、最初の溝の底に後の溝
を形成する２段階法であり、最初の溝の側面が酸化膜で
覆われている状態で後の溝の内面だけから不純物の導入
を行うため、不純物の横方向の拡散距離が短く、完成し
た不純物拡散領域は半導体基板の表面から離れており、
しかも、実施困難な工程も無く、さらに、溝の形状不良
の程度はずっと小さくなるため、高耐圧で導通時の損失
が少ないだけでなくゲート・カソード間の逆耐圧が高い
静電誘導サイリスタを実現するのに必要なゲート領域用
の不純物拡散領域を、容易に、しかも、電極のカバレー
ジ不良の発生を招来せずにすむように半導体基板に形成
することができる。
【００２７】また、加えて、最初の溝の底の酸化膜に開
ける窓の大きさが、溝の底面の大きさより小さ目であれ
ば、溝全体の形状が先細り的な形状となるため、溝に後
で形成する電極のカバレージ不良がより起こり難くなる
という利点がある。
ける窓の大きさが、溝の底面の大きさより小さ目であれ
ば、溝全体の形状が先細り的な形状となるため、溝に後
で形成する電極のカバレージ不良がより起こり難くなる
という利点がある。
【図１】この発明の方法の一例を利用して製造した静電
誘導サイリスタの要部構成をあらわす断面図である。
誘導サイリスタの要部構成をあらわす断面図である。
【図２】この発明の方法の一例での酸化膜上へのマスク
形成工程を示す断面図である。
形成工程を示す断面図である。
【図３】この発明の方法の一例での酸化膜の窓開け工程
を示す断面図である。
を示す断面図である。
【図４】この発明の方法の一例での最初の溝形成工程を
示す断面図である。
示す断面図である。
【図５】この発明の方法の一例での最初の溝内面の酸化
工程を示す断面図である。
工程を示す断面図である。
【図６】この発明の方法の一例での最初の溝へのマスク
形成工程を示す断面図である。
形成工程を示す断面図である。
【図７】この発明の方法の一例での最初の溝の底の窓開
け工程を示す断面図である。
け工程を示す断面図である。
【図８】この発明の方法の一例での新たな溝の形成工程
を示す断面図である。
を示す断面図である。
【図９】この発明の方法の一例での新たな溝への不純物
導入工程を示す断面図である。
導入工程を示す断面図である。
【図10】従来の静電誘導サイリスタをあらわす断面図で
ある。
ある。
【図11】埋め込みゲート型の静電誘導サイリスタをあら
わす断面図である。
わす断面図である。
【図12】他の埋め込みゲート型の静電誘導サイリスタを
あらわす断面図である。
あらわす断面図である。
【図13】従来法での酸化膜の窓開け工程を示す断面図で
ある。
ある。
【図14】従来法での溝形成工程を示す断面図である。
【図15】従来法でのマスク用のシリコン窒化膜積層工程
を示す断面図である。
を示す断面図である。
【図16】従来法でのシリコン窒化膜マスク形成工程を示
す断面図である。
す断面図である。
【図17】従来法での溝の底の窓開け工程を示す断面図で
ある。
ある。
【図18】従来法での溝の底への不純物導入工程を示す断
面図である。
面図である。
【図19】従来法における形状不良の溝を示す断面図であ
る。
る。
【図20】従来法における他の形状不良の溝を示す断面図
である。
である。
１ 半導体基板 ５ 溝 ９ 新たな溝 １２ 不純物拡散領域（ゲート領域）
Claims (2)
- 【請求項１】 表面に溝が形成され溝形成側の面が溝内
面を含めて酸化膜で覆われている半導体基板の前記溝の
底の酸化膜に、窓を開けておいて、異方性エッチングを
行うことにより前記溝の底に新たな溝を形成し、この新
たな溝の内面から不純物を導入し不純物拡散領域を形成
するようにする半導体基板への不純物拡散領域形成方
法。 - 【請求項２】 窓の大きさが、溝の底面の大きさより小
さ目である請求項１記載の半導体基板への不純物拡散領
域形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4028693A JPH05226273A (ja) | 1992-02-15 | 1992-02-15 | 半導体基板への不純物拡散領域形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4028693A JPH05226273A (ja) | 1992-02-15 | 1992-02-15 | 半導体基板への不純物拡散領域形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226273A true JPH05226273A (ja) | 1993-09-03 |
Family
ID=12255563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4028693A Pending JPH05226273A (ja) | 1992-02-15 | 1992-02-15 | 半導体基板への不純物拡散領域形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226273A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998010468A1 (en) * | 1996-09-05 | 1998-03-12 | Northrop Grumman Corporation | Static induction transistors |
| WO1998012756A1 (fr) * | 1996-09-19 | 1998-03-26 | Ngk Insulators, Ltd. | Dispositif a semi-conducteurs et procede de fabrication |
-
1992
- 1992-02-15 JP JP4028693A patent/JPH05226273A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998010468A1 (en) * | 1996-09-05 | 1998-03-12 | Northrop Grumman Corporation | Static induction transistors |
| WO1998012756A1 (fr) * | 1996-09-19 | 1998-03-26 | Ngk Insulators, Ltd. | Dispositif a semi-conducteurs et procede de fabrication |
| EP0862222A1 (en) * | 1996-09-19 | 1998-09-02 | Ngk Insulators, Ltd. | Semiconductor device and process for manufacturing the same |
| EP0862222A4 (en) * | 1996-09-19 | 1999-12-01 | Ngk Insulators Ltd | SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD |
| US6075269A (en) * | 1996-09-19 | 2000-06-13 | Ngk Insulators, Ltd. | Semiconductor device and process for manufacturing the same |
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