JPH05223893A - 半導体試験装置 - Google Patents
半導体試験装置Info
- Publication number
- JPH05223893A JPH05223893A JP4059589A JP5958992A JPH05223893A JP H05223893 A JPH05223893 A JP H05223893A JP 4059589 A JP4059589 A JP 4059589A JP 5958992 A JP5958992 A JP 5958992A JP H05223893 A JPH05223893 A JP H05223893A
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Abstract
(57)【要約】
【目的】 テストパターンの作成を簡略化することがで
きるとともに、従来検出できなかった故障モードをも検
出することができる半導体試験装置を提供する。 【構成】 テストパターン発生器４から発生させたテス
トパターンをＤＵＴ２０の外部入力端子に印加すると、
電位レベル検出装置６はテストパターンに同期して、レ
イアウト記憶部２からの配線の配列に関する情報に基づ
いてＤＵＴ２０内の各配線上の電位レベルを検出する。
検出された電位レベル情報は、画像処理がなされ、電位
に応じて濃淡を付けた画像情報として比較器１２に出力
される。比較器１２は電位レベル検出装置６からの画像
情報と電位期待値記憶部８からの電位期待値とを比較
し、一致した場合はpass、不一致の場合はfailを出力す
る。
きるとともに、従来検出できなかった故障モードをも検
出することができる半導体試験装置を提供する。 【構成】 テストパターン発生器４から発生させたテス
トパターンをＤＵＴ２０の外部入力端子に印加すると、
電位レベル検出装置６はテストパターンに同期して、レ
イアウト記憶部２からの配線の配列に関する情報に基づ
いてＤＵＴ２０内の各配線上の電位レベルを検出する。
検出された電位レベル情報は、画像処理がなされ、電位
に応じて濃淡を付けた画像情報として比較器１２に出力
される。比較器１２は電位レベル検出装置６からの画像
情報と電位期待値記憶部８からの電位期待値とを比較
し、一致した場合はpass、不一致の場合はfailを出力す
る。
Description
【０００１】
【産業上の利用分野】本発明は、被試験半導体（ＤＵＴ
（device under test ））が所定の動作を行うか否かを
検査するための半導体試験装置に関するものである。
（device under test ））が所定の動作を行うか否かを
検査するための半導体試験装置に関するものである。
【０００２】
【従来の技術】従来の半導体試験装置（以下、テスター
とも称する。）を用いてＤＵＴが所定の論理機能を持つ
かどうかを検査するためには、まずＤＵＴをテストボー
ドに差し込み、テストパターン発生器から発生したテス
トパターンを外部入力端子に印加する。そして、ＤＵＴ
の外部出力端子に現れる出力パターンを期待値パターン
と比較して、その一致不一致によりＤＵＴの良否を決定
していた。
とも称する。）を用いてＤＵＴが所定の論理機能を持つ
かどうかを検査するためには、まずＤＵＴをテストボー
ドに差し込み、テストパターン発生器から発生したテス
トパターンを外部入力端子に印加する。そして、ＤＵＴ
の外部出力端子に現れる出力パターンを期待値パターン
と比較して、その一致不一致によりＤＵＴの良否を決定
していた。
【０００３】半導体の故障には、素子間の配線の断線や
ショート、素子の製造のばらつきからくる動作不良など
がある。しかし、従来のテスターでは、これらの故障を
すべて扱うことは困難であるため、素子の入出力端子の
ステートが“１”又は“０”に固定される故障、いわゆ
る縮退故障（stuck-at fault）を故障モデルとして故障
検出を行っている。
ショート、素子の製造のばらつきからくる動作不良など
がある。しかし、従来のテスターでは、これらの故障を
すべて扱うことは困難であるため、素子の入出力端子の
ステートが“１”又は“０”に固定される故障、いわゆ
る縮退故障（stuck-at fault）を故障モデルとして故障
検出を行っている。
【０００４】
【発明が解決しようとする課題】ところで、従来のテス
ターでは、ＤＵＴの外部入出力端子を介して故障検査を
行っているので、ＤＵＴ内部の故障を検出する場合に
は、その故障情報を外部出力端子にまで伝搬させなけれ
ばならない。しかし、このためには、素子の集積度の向
上に伴い、複雑で膨大な量のテストパターンを作成しな
ければならないという問題があった。
ターでは、ＤＵＴの外部入出力端子を介して故障検査を
行っているので、ＤＵＴ内部の故障を検出する場合に
は、その故障情報を外部出力端子にまで伝搬させなけれ
ばならない。しかし、このためには、素子の集積度の向
上に伴い、複雑で膨大な量のテストパターンを作成しな
ければならないという問題があった。
【０００５】また、上記のように縮退故障が主体の故障
検出では、短絡故障（short circuit fault ）やコンタ
クト故障等の故障モデルに対する故障検出は不十分であ
る。すなわち、実際には、ゲート出力のステートが中間
電位にショートしている場合や、ゲート等の組合せによ
り故障が絶対に外部には見えてこない場合もある。この
ため、従来の装置では、あらゆる故障を加味した厳密な
意味での故障検出率を向上させることが困難であった。
検出では、短絡故障（short circuit fault ）やコンタ
クト故障等の故障モデルに対する故障検出は不十分であ
る。すなわち、実際には、ゲート出力のステートが中間
電位にショートしている場合や、ゲート等の組合せによ
り故障が絶対に外部には見えてこない場合もある。この
ため、従来の装置では、あらゆる故障を加味した厳密な
意味での故障検出率を向上させることが困難であった。
【０００６】本発明は上記事情に基づいてなされたもの
であり、テストパターンの作成を簡略化することができ
るとともに、従来検出できなかった故障モードをも検出
することができる半導体試験装置を提供することを目的
とするものである。
であり、テストパターンの作成を簡略化することができ
るとともに、従来検出できなかった故障モードをも検出
することができる半導体試験装置を提供することを目的
とするものである。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めの本発明に係る半導体試験装置は、被試験半導体内の
配線の配列に関する情報を記憶するレイアウト記憶手段
と、前記被試験半導体に供給するテストパターンを発生
するテストパターン発生手段と、前記レイアウト記憶手
段からの情報に基づいて前記配線上での電位レベルを検
出する電位レベル検出手段と、前記テストパターン毎に
前記配線上で期待される電位レベルを記憶する電位期待
値記憶手段と、前記電位レベル検出手段により検出され
た電位レベルと前記期待される電位レベルとを比較しそ
の結果を出力する比較手段とを備えることを特徴とする
ものである。
めの本発明に係る半導体試験装置は、被試験半導体内の
配線の配列に関する情報を記憶するレイアウト記憶手段
と、前記被試験半導体に供給するテストパターンを発生
するテストパターン発生手段と、前記レイアウト記憶手
段からの情報に基づいて前記配線上での電位レベルを検
出する電位レベル検出手段と、前記テストパターン毎に
前記配線上で期待される電位レベルを記憶する電位期待
値記憶手段と、前記電位レベル検出手段により検出され
た電位レベルと前記期待される電位レベルとを比較しそ
の結果を出力する比較手段とを備えることを特徴とする
ものである。
【０００８】
【作用】本発明は上記の構成によって、被試験半導体内
の配線上での電位レベルを検出する電位レベル検出手段
を設けたことにより、テストパターンとしては基本的に
各素子のオン／オフのトグル状態を発生させるものを使
用すればよいので、従来のものに比べて簡易なテストパ
ターンを使用することができる。また、各配線上におい
て実際に検出した電位レベルと期待される電位レベルと
を比較するため、従来検出が困難であった故障モードも
検出できる。
の配線上での電位レベルを検出する電位レベル検出手段
を設けたことにより、テストパターンとしては基本的に
各素子のオン／オフのトグル状態を発生させるものを使
用すればよいので、従来のものに比べて簡易なテストパ
ターンを使用することができる。また、各配線上におい
て実際に検出した電位レベルと期待される電位レベルと
を比較するため、従来検出が困難であった故障モードも
検出できる。
【０００９】
【実施例】以下に、本発明の一実施例について図面を参
照して説明する。図１は本発明の一実施例である半導体
試験装置の概略構成ブロック図である。
照して説明する。図１は本発明の一実施例である半導体
試験装置の概略構成ブロック図である。
【００１０】図１に示す半導体試験装置（以下、テスタ
ーとも称する。）は、レイアウト記憶部２と、テストパ
ターン発生器４と、電位レベル検出装置６と、電位期待
値記憶部８と、比較器１２とを備える。尚、２０はＬＳ
Ｉ等の被試験半導体（ＤＵＴ）である。
ーとも称する。）は、レイアウト記憶部２と、テストパ
ターン発生器４と、電位レベル検出装置６と、電位期待
値記憶部８と、比較器１２とを備える。尚、２０はＬＳ
Ｉ等の被試験半導体（ＤＵＴ）である。
【００１１】レイアウト記憶部２は配線の配列に関する
情報を記憶するものであり、この情報はＤＵＴ２０の故
障測定点の位置情報として用いられる。テストパターン
発生器４は、故障の有無を検査するための“１”又は
“０”のデータ群であるテストパターンを発生させる。
テストパターン発生器４としては従来のテスターに用い
ているものと同じものを使用する。
情報を記憶するものであり、この情報はＤＵＴ２０の故
障測定点の位置情報として用いられる。テストパターン
発生器４は、故障の有無を検査するための“１”又は
“０”のデータ群であるテストパターンを発生させる。
テストパターン発生器４としては従来のテスターに用い
ているものと同じものを使用する。
【００１２】電位レベル検出装置６はレイアウト記憶部
２からの情報に基づいてＤＵＴ２０内の配線上での電位
レベルを検出するものであり、本実施例では、電位レベ
ル検出装置６としてＥＢテスター（electron beam test
er）を使用する。ＥＢテスターは、真空中でＤＵＴ２０
内の各配線上に電子ビームを照射し、その部分から発生
する二次電子のエネルギー変化に基づき配線上の電位レ
ベルを測定する非接触型の装置である。測定した電位レ
ベル情報は画像処理が施され、電位レベルに応じて濃淡
を付けた画像情報として出力される。
２からの情報に基づいてＤＵＴ２０内の配線上での電位
レベルを検出するものであり、本実施例では、電位レベ
ル検出装置６としてＥＢテスター（electron beam test
er）を使用する。ＥＢテスターは、真空中でＤＵＴ２０
内の各配線上に電子ビームを照射し、その部分から発生
する二次電子のエネルギー変化に基づき配線上の電位レ
ベルを測定する非接触型の装置である。測定した電位レ
ベル情報は画像処理が施され、電位レベルに応じて濃淡
を付けた画像情報として出力される。
【００１３】電位期待値記憶部８は、テストパターン毎
にＤＵＴ２０の各素子がその仕様にしたがって動作した
ときに期待される各配線上の電位レベルのデータ群、す
なわち期待値（expectation value ）を記憶する。電位
期待値には論理シミュレーション実行時に検証した内部
端子の値を用いればよく、本実施例のために新たな検証
手法を必要としない。また、電位期待値の出力形式は、
電位レベル検出装置６からの出力形式と対応するように
設定する。比較器１２は、電位レベル検出装置６から出
力された画像情報と電位期待値記憶部８から出力された
電位期待値とを比較し、その結果を出力する。
にＤＵＴ２０の各素子がその仕様にしたがって動作した
ときに期待される各配線上の電位レベルのデータ群、す
なわち期待値（expectation value ）を記憶する。電位
期待値には論理シミュレーション実行時に検証した内部
端子の値を用いればよく、本実施例のために新たな検証
手法を必要としない。また、電位期待値の出力形式は、
電位レベル検出装置６からの出力形式と対応するように
設定する。比較器１２は、電位レベル検出装置６から出
力された画像情報と電位期待値記憶部８から出力された
電位期待値とを比較し、その結果を出力する。
【００１４】次に、本実施例装置の動作について説明す
る。まず、テストパターン発生器４から発生させたテス
トパターンをＤＵＴ２０の外部入力端子に印加すると、
電位レベル検出装置６はテストパターンに同期して、レ
イアウト記憶部２からの配線の配列に関する情報に基づ
いてＤＵＴ２０内の各配線上の電位レベルを検出し、検
出した測定結果を画像情報として比較器１２に出力す
る。このとき、入力したテストパターンに対応する電位
期待値も電位期待値記憶部８から比較器１２に出力され
る。そして、比較器１２は電位レベル検出装置６からの
画像情報と電位期待値記憶部８からの電位期待値とを各
配線上の位置ごとに比較し、一致した場合はpass、不一
致の場合はfailを出力する。尚、必要に応じて故障箇所
の情報を出力するように比較器１２を構成することも可
能である。
る。まず、テストパターン発生器４から発生させたテス
トパターンをＤＵＴ２０の外部入力端子に印加すると、
電位レベル検出装置６はテストパターンに同期して、レ
イアウト記憶部２からの配線の配列に関する情報に基づ
いてＤＵＴ２０内の各配線上の電位レベルを検出し、検
出した測定結果を画像情報として比較器１２に出力す
る。このとき、入力したテストパターンに対応する電位
期待値も電位期待値記憶部８から比較器１２に出力され
る。そして、比較器１２は電位レベル検出装置６からの
画像情報と電位期待値記憶部８からの電位期待値とを各
配線上の位置ごとに比較し、一致した場合はpass、不一
致の場合はfailを出力する。尚、必要に応じて故障箇所
の情報を出力するように比較器１２を構成することも可
能である。
【００１５】本実施例の半導体試験装置では、ＤＵＴ内
の各配線上の電位レベルを測定し、対応する電位期待値
との一致／不一致を判定することにより故障を検出する
ので、使用するテストパターンは従来のものに比べて簡
略化される。すなわち、本実施例で使用するテストパタ
ーンとしては基本的には各素子のオン／オフのトグル状
態を発生させるものであればよく、従来必要であった、
ＤＵＴ内の各素子の出力値を外部出力端子に伝搬させる
ためのテストパターンは必要としない。このように本実
施例によれば、簡易なテストパターンで試験を行うこと
ができ、テストパターンの作成も極めて容易となる。ま
た、ＤＵＴ内の特定の部分における故障検出を行う必要
がある場合には、内部素子をいくつかのグループに分け
て測定点を減らし、その各グループに対して故障検出を
行うことが可能である。この場合も、テストパターンを
従来のものに比べてはるかに簡略となり、しかも容易に
故障が検出できる。さらに、内部の各配線上の電位レベ
ルを同時に測定して、測定点を多く設定できるので、測
定の並列性が増加し、測定時間も短縮される。
の各配線上の電位レベルを測定し、対応する電位期待値
との一致／不一致を判定することにより故障を検出する
ので、使用するテストパターンは従来のものに比べて簡
略化される。すなわち、本実施例で使用するテストパタ
ーンとしては基本的には各素子のオン／オフのトグル状
態を発生させるものであればよく、従来必要であった、
ＤＵＴ内の各素子の出力値を外部出力端子に伝搬させる
ためのテストパターンは必要としない。このように本実
施例によれば、簡易なテストパターンで試験を行うこと
ができ、テストパターンの作成も極めて容易となる。ま
た、ＤＵＴ内の特定の部分における故障検出を行う必要
がある場合には、内部素子をいくつかのグループに分け
て測定点を減らし、その各グループに対して故障検出を
行うことが可能である。この場合も、テストパターンを
従来のものに比べてはるかに簡略となり、しかも容易に
故障が検出できる。さらに、内部の各配線上の電位レベ
ルを同時に測定して、測定点を多く設定できるので、測
定の並列性が増加し、測定時間も短縮される。
【００１６】また、本実施例では、ＤＵＴ内の配線上の
電位レベルを測定するため、ゲート出力のステートが中
間電位にショートしている場合等も検出できる。いま、
このことを図２を参照して具体的に説明する。
電位レベルを測定するため、ゲート出力のステートが中
間電位にショートしている場合等も検出できる。いま、
このことを図２を参照して具体的に説明する。
【００１７】たとえば、図２に示すＣＭＯＳインバータ
においてＮチャネルトランジスタ３２が常にオンしてい
る故障（stuck-on）が生じていたとする。この場合、入
力ＩＮが“１”のときは、出力４２には“０”が出力さ
れ、外部出力端子３８への出力バッファである次段のイ
ンバータ３６からは“１”が出力される。入力ＩＮが
“０”のときには、この回路はレシオ回路となり、本来
“１”となるべき出力４２の値は、 Ｖout ＝Ｖdd×Ｒn ／（Ｒn ＋Ｒp ） に示すような中間値をとる。ここで、Ｖout は出力値、
Ｖddは電源電圧、Ｒn ，Ｒp はそれぞれＮチャネルトラ
ンジスタ３２、Ｐチャネルトランジスタ３４のオン抵抗
である。
においてＮチャネルトランジスタ３２が常にオンしてい
る故障（stuck-on）が生じていたとする。この場合、入
力ＩＮが“１”のときは、出力４２には“０”が出力さ
れ、外部出力端子３８への出力バッファである次段のイ
ンバータ３６からは“１”が出力される。入力ＩＮが
“０”のときには、この回路はレシオ回路となり、本来
“１”となるべき出力４２の値は、 Ｖout ＝Ｖdd×Ｒn ／（Ｒn ＋Ｒp ） に示すような中間値をとる。ここで、Ｖout は出力値、
Ｖddは電源電圧、Ｒn ，Ｒp はそれぞれＮチャネルトラ
ンジスタ３２、Ｐチャネルトランジスタ３４のオン抵抗
である。
【００１８】このＶout がインバータ３６を“１”から
“０”に反転させる入力しきい値ＶTHより常に小さく論
理的に“０”と等価であればインバータ３６の出力は
“１”となり、期待値と異なるため故障が検出される。
しかし、逆に、Ｖout がＶTHより大きく論理的に“１”
のとき、インバータ３６は“０”を出力し外部出力端子
３８での測定では正常動作と判定され検査をパスする。
Ｖout は上記のようにトランジスタのオン抵抗の比で決
まり、これらは製造上パラメータや温度等のばらつきに
より変動する。このため、検査時に正常と判定された場
合でも、使用時にＶout ＜ＶTHとなり誤動作することは
十分起こりうる。
“０”に反転させる入力しきい値ＶTHより常に小さく論
理的に“０”と等価であればインバータ３６の出力は
“１”となり、期待値と異なるため故障が検出される。
しかし、逆に、Ｖout がＶTHより大きく論理的に“１”
のとき、インバータ３６は“０”を出力し外部出力端子
３８での測定では正常動作と判定され検査をパスする。
Ｖout は上記のようにトランジスタのオン抵抗の比で決
まり、これらは製造上パラメータや温度等のばらつきに
より変動する。このため、検査時に正常と判定された場
合でも、使用時にＶout ＜ＶTHとなり誤動作することは
十分起こりうる。
【００１９】従来の半導体試験装置ではこのような内部
端子での中間電位を検出できない。しかし、本実施例の
半導体試験装置では、配線上の電位レベルを測定するた
め、電位レベル検出装置６において“１”検出及び
“０”検出のレベルとは別に中間電位のレベルを設定し
ておくことより、たとえば画像情報の濃淡で配線上の不
良を容易に検出できる。このように、本実施例では、従
来検出できなかった故障モードをも検出することができ
るので、あらゆる故障モードを加味した厳密な意味での
故障検出率を向上させ、半導体試験装置の信頼性を高め
ることができる。
端子での中間電位を検出できない。しかし、本実施例の
半導体試験装置では、配線上の電位レベルを測定するた
め、電位レベル検出装置６において“１”検出及び
“０”検出のレベルとは別に中間電位のレベルを設定し
ておくことより、たとえば画像情報の濃淡で配線上の不
良を容易に検出できる。このように、本実施例では、従
来検出できなかった故障モードをも検出することができ
るので、あらゆる故障モードを加味した厳密な意味での
故障検出率を向上させ、半導体試験装置の信頼性を高め
ることができる。
【００２０】尚、上記の実施例では、ＤＵＴ内の配線上
の電位レベルを測定する場合についてのみ説明したが、
本発明はこれに限定されるものではなく、たとえば従来
手法による外部出力端子からだけでは検出できない故障
箇所に本実施例装置を用いた故障検出手法を適用し、外
部出力端子による測定と組み合わせることにより、故障
検出率を向上させ、テストパターンを効率よく作成する
ことも可能である。
の電位レベルを測定する場合についてのみ説明したが、
本発明はこれに限定されるものではなく、たとえば従来
手法による外部出力端子からだけでは検出できない故障
箇所に本実施例装置を用いた故障検出手法を適用し、外
部出力端子による測定と組み合わせることにより、故障
検出率を向上させ、テストパターンを効率よく作成する
ことも可能である。
【００２１】また、上記の実施例では、電位レベル検出
装置において画像情報を出力する場合について説明した
が、本発明はこれに限定されるものではなく、レイアウ
ト記憶部からの情報に基づいて測定位置ごとの電圧値を
出力するように電位レベル検出装置を構成してもよい。
装置において画像情報を出力する場合について説明した
が、本発明はこれに限定されるものではなく、レイアウ
ト記憶部からの情報に基づいて測定位置ごとの電圧値を
出力するように電位レベル検出装置を構成してもよい。
【００２２】
【発明の効果】以上説明したように本発明によれば、被
試験半導体内の配線上での電位レベルを検出する電位レ
ベル検出手段を設けたことにより、テストパターンとし
ては基本的に各素子のオン／オフのトグル状態を発生さ
せるものを使用することができるため、テストパターン
の作成を簡略化でき、しかも各配線上において実際に検
出した電位レベルと期待される電位レベルとを比較する
ため、従来検出が困難であった故障モードも検出できる
ので、故障検出率を飛躍的に向上させることができ、し
たがってＬＳＩ等の試験に好適な半導体試験装置を提供
することができる。
試験半導体内の配線上での電位レベルを検出する電位レ
ベル検出手段を設けたことにより、テストパターンとし
ては基本的に各素子のオン／オフのトグル状態を発生さ
せるものを使用することができるため、テストパターン
の作成を簡略化でき、しかも各配線上において実際に検
出した電位レベルと期待される電位レベルとを比較する
ため、従来検出が困難であった故障モードも検出できる
ので、故障検出率を飛躍的に向上させることができ、し
たがってＬＳＩ等の試験に好適な半導体試験装置を提供
することができる。
【図１】本発明の一実施例である半導体試験装置の概略
構成ブロック図である。
構成ブロック図である。
【図２】中間電位が生じる故障モードを説明するための
ＣＭＯＳインバータの回路図である。
ＣＭＯＳインバータの回路図である。
２ レイアウト記憶部 ４ テストパターン発生器 ６ 電位レベル検出装置 ８ 電位期待値記憶部 １２ 比較器 ２０ 被試験半導体 ３２ Ｎチャネルトランジスタ ３４ Ｐチャネルトランジスタ ３６ インバータ ３８ 外部出力端子 ４２ 出力
Claims (1)
- 【請求項１】 被試験半導体内の配線の配列に関する情
報を記憶するレイアウト記憶手段と、前記被試験半導体
に供給するテストパターンを発生するテストパターン発
生手段と、前記レイアウト記憶手段からの情報に基づい
て前記配線上での電位レベルを検出する電位レベル検出
手段と、前記テストパターン毎に前記配線上で期待され
る電位レベルを記憶する電位期待値記憶手段と、前記電
位レベル検出手段により検出された電位レベルと前記期
待される電位レベルとを比較しその結果を出力する比較
手段とを備えることを特徴とする半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4059589A JPH05223893A (ja) | 1992-02-14 | 1992-02-14 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4059589A JPH05223893A (ja) | 1992-02-14 | 1992-02-14 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05223893A true JPH05223893A (ja) | 1993-09-03 |
Family
ID=13117574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4059589A Withdrawn JPH05223893A (ja) | 1992-02-14 | 1992-02-14 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05223893A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7591855B2 (en) | 2001-04-25 | 2009-09-22 | Waldemar Link Gmbh & Co. Kg | Knee prosthesis with rotation bearing |
-
1992
- 1992-02-14 JP JP4059589A patent/JPH05223893A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7591855B2 (en) | 2001-04-25 | 2009-09-22 | Waldemar Link Gmbh & Co. Kg | Knee prosthesis with rotation bearing |
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