JPH0522147A - デイジタル／アナログ変換装置 - Google Patents

Abstract

(57)【要約】 【目的】 低レベルの入力信号を損なうことなくかつ
高レベルの入力信号に対してもノイズや歪みを生ずるこ
とのないＤ／Ａ変換装置を提供することを目的とする。 【構成】 入力ディジタルデータの上位ビットのデー
タに基づいて、入力ディジタルデータの属する範囲を特
定するレベルを判定し、そのレベルに基づいて上位デー
タと発生し、またこのレベルに基づいて入力ディジタル
データから所定ビットを取出しシフトダウンして下位デ
ータを発生し、これら上位データと下位データとを加算
して、アナログ信号に変換して出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ディジタル／アナロ
グ変換装置に関し、例えば電子楽器などにおいてディジ
タル楽音信号をアナログ楽音信号に変換する際に用いる
ディジタル／アナログ変換装置に関する。

【０００２】

【従来の技術】従来、電子楽器では、音源から出力され
るディジタルの楽音信号をディジタル／アナログ変換器
（Ｄ／Ａ変換器）を用いてアナログデータに変換し、サ
ウンドシステムにより発音させることが行われている。
このようなＤ／Ａ変換器は、入力データ値に比例するア
ナログデータを出力するいわゆるリニアな入出力特性を
有するものである。

【０００３】ここで、Ｄ／Ａ変換器は限られたビット数
の範囲で入力データを受け付ける。一方、入力となるデ
ィジタル楽音信号はＤ／Ａ変換器のビット数を越えるビ
ット数を有する場合がある。例えば、音源から時分割で
２８チャンネル分のディジタル楽音信号（１６ビット）
を出力し、これらの楽音信号を累算器で累算して２１ビ
ットのデータとし、このディジタルデータをＤ／Ａ変換
器を介してサウンドシステムに送出するような場合であ
る。

【０００４】このような場合に、２１ビットのＤ／Ａ変
換器を用いれば何ら問題を生じない。しかし、２１ビッ
トのＤ／Ａ変換器はコストが高い。また、２８チャンネ
ルのうち発音中のチャンネルが少ないときは、上位ビッ
トが無駄になる。

【０００５】このような方式に対し、入力データのビッ
ト数より少ないビット数のＤ／Ａ変換器を用いることも
できる。例えば２１ビットのうち下位３ビットを捨てて
１８ビットデータとし、１８ビットのＤ／Ａ変換器でア
ナログデータに変換する方式もある。しかし、このよう
な方式では低レベル時（入力データの値が小さいとき）
でも下位ビットが捨てられ、楽音の再現性が悪い。そこ
で、Ｄ／Ａ変換器のビット数を越えるような入力があっ
た場合に、正負の各最大値をホールドする方式がよく用
いられる。いわゆる、リミッタをかける方式である。

【０００６】

【発明が解決しようとする課題】しかし、リミッタをか
けることにより、いわゆるハードクリップ特性特有の大
きな歪みが急に発生し、非常に耳障りになるという問題
がある。

【０００７】この発明は、上述の従来例における問題点
に鑑み、低レベルの入力信号を損なうことなくかつ高レ
ベルの入力信号に対してもノイズや歪みを生ずることの
ないＤ／Ａ変換装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
め、この発明は、ｉビットの入力ディジタルデータをア
ナログデータに変換するディジタル／アナログ変換装置
であって、前記入力ディジタルデータの上位ｊビットの
データに基づいて、前記入力ディジタルデータの属する
範囲を特定するレベルを判定し、レベル特定信号を出力
するレベル判定手段と、前記レベル特定信号に基づい
て、所定の上位データを発生する上位データ発生手段
と、前記レベル特定信号に基づいて、前記入力ディジタ
ルデータから所定ビットを取出しシフトダウンして下位
データを発生する下位データ発生手段と、前記上位デー
タと下位データとを加算して、前記ｉビットよりビット
数の少ないｋビットのディジタルデータを出力する加算
手段と、前記加算手段のｋビットのディジタルデータ出
力をアナログ信号に変換して出力する変換手段とを具備
することを特徴とする。

【０００９】また、ｉビットの入力ディジタルデータを
アナログデータに変換するディジタル／アナログ変換装
置であって、前記入力ディジタルデータの上位ｊビット
のデータに基づいて、前記入力ディジタルデータの属す
る範囲を特定するレベルを判定し、レベル特定信号を出
力するレベル判定手段と、前記レベル特定信号に基づい
て、所定の上位アナログ信号を発生する上位アナログ信
号発生手段と、前記レベル特定信号に基づいて、前記入
力ディジタルデータから所定ビットを取出しシフトダウ
ンして下位ディジタルデータを発生する下位ディジタル
データ発生手段と、前記下位ディジタルデータをアナロ
グ信号に変換し下位アナログ信号として出力する変換手
段と、前記上位アナログ信号と下位アナログ信号とを加
算する加算手段とを具備することを特徴とする。

【００１０】さらに、ｉビットの入力ディジタルデータ
をアナログデータに変換するディジタル／アナログ変換
装置であって、前記入力ディジタルデータの上位ｊビッ
トのデータに基づいて、前記入力ディジタルデータの属
する範囲を特定するレベルを判定し、レベル特定信号を
出力するレベル判定手段と、前記レベル特定信号に基づ
いて、所定の上位データを発生する上位データ発生手段
と、前記レベル特定信号に基づいて、前記入力ディジタ
ルデータから所定ビットを取出しシフトダウンして下位
データを発生する下位データ発生手段と、時分割で前記
上位データと下位データとをそれぞれアナログ信号に変
換して出力する変換手段と、前記変換手段から時分割で
出力されるアナログ信号に変換された上位データと下位
データとを加算して出力する加算手段とを具備すること
を特徴とする。

【００１１】入力ディジタルデータのビット数ｉは任意
に定めることができる。

【００１２】

【作用】ｉビットの入力ディジタルデータの上位ｊビッ
トのデータに基づいて、この入力ディジタルデータの属
する範囲を特定するレベル特定信号が生成される。これ
により、入力ディジタルデータの値の大きさが大まかに
特定される。このレベル特定信号に基づいて新たに上位
データが生成される。この上位データはレベル特定信号
に基づく偏倚分に相当する。また、レベル特定信号に基
づいて、入力ディジタルデータから所定ビットを取出し
シフトダウンして下位データが生成される。そして、上
位データと下位データとを加算し、ｉビットよりビット
数の少ないｋビットのディジタルデータを生成してこれ
をアナログ信号に変換する。

【００１３】レベル特定信号に基づく上位データをアナ
ログ信号とし、下位データをアナログ信号に変換した
後、アナログ信号どうしで加算してもよい。

【００１４】

【実施例】以下、図面を用いてこの発明の実施例を説明
する。

【００１５】図１は、この発明の一実施例に係るＤ／Ａ
変換装置を用いた電子楽器のブロック構成を示す。この
図において、１は鍵盤、２は音色を指定するための音色
スイッチ、３はマイクロコンピュータである。マイクロ
コンピュータ３は、音色スイッチ２で指定された音色で
鍵盤１の操作に対応する楽音信号を発生するように、音
源４に指令を発する。音源４は、マイクロコンピュータ
３からの指令に基づいて２８チャンネル分のディジタル
楽音信号を時分割で発生する音源である。各チャンネル
のディジタル楽音信号は、１６ビットである。５は音源
４から時分割で出力されるこれらの２８チャンネル分の
ディジタル楽音信号を累算して２１ビットの楽音信号を
出力する累算器、６はこの累算器５から出力される２１
ビットの楽音信号をＤ／Ａ変換するＤ／Ａ変換部、７は
Ｄ／Ａ変換部６から出力されるアナログ楽音信号を入力
して楽音を発生するサウンドシステムである。

【００１６】このような構成において、Ｄ／Ａ変換部６
は２１ビットの楽音信号を入力してＤ／Ａ変換するが、
従来のリニアな２１ビット入力のＤ／Ａ変換器ではな
く、この発明に係るＤ／Ａ変換装置を用いている。その
詳細な構成は図３〜５を参照して後述する。Ｄ／Ａ変換
部６の構成を説明する前に、そのＤ／Ａ変換特性を説明
する。

【００１７】図２は、Ｄ／Ａ変換部６のＤ／Ａ変換特性
を示すグラフである。横軸は入力データであるディジタ
ルデータの値を示し、縦軸は出力データであるアナログ
データの値を示す。この実施例のＤ／Ａ変換部６は後述
するように、２１ビットのデータを１８ビットに変換
し、この１８ビットデータをリニアなＤ／Ａ変換器を介
してアナログデータに変換する。したがって、縦軸は０
Ｖ〜５Ｖのアナログデータの値を示すと同時にこのアナ
ログデータに対応する１８ビットのディジタルデータの
値をも示す。横軸の範囲は正負を考慮した２１ビットの
値の範囲であるから、−２²⁰から２²⁰（２²⁰は含まな
い）までの範囲となる。縦軸はアナログでは０ボルトか
ら５ボルトの範囲でありディジタルでは正数のみで０か
ら２¹⁸（２¹⁸は含まない）の範囲である。

【００１８】表１は、２１ビットの入力ＩＮと１８ビッ
トの変換後データＯＵＴとの関係を示す。

【００１９】

【表１】 図２のグラフおよび表１から分かるように、この実施例
のＤ／Ａ変換部６は、−２²⁰≦ＩＮ＜−２¹⁹の範囲を０
≦ＯＵＴ＜２¹³の範囲に、−２¹⁹≦ＩＮ＜−２¹⁸の範囲
を２¹³≦ＯＵＴ＜２¹⁴の範囲に、−２¹⁸≦ＩＮ＜−２¹⁷
の範囲を２¹⁴≦ＯＵＴ＜２¹⁵の範囲に、……それぞれ変
換（圧縮）した後、得られた変換後の１８ビットデータ
ＯＵＴをリニアにアナログデータに変換して出力する。
ここで、入力データＩＮが与えられたとき、まずこの入
力データＩＮが表１の２１ビット入力データのどの範囲
に属するかを特定する。入力データの属する範囲をレベ
ルと呼ぶ。このレベルの特定は入力データＩＮの２¹⁶以
上のビットで判定できる。すなわち、２１ビットの入力
データＩＮの符号ビットも含めた上位５ビットで判定で
きる。入力データＩＮのレベルが特定できたら、それに
対応する１８ビット変換後データＯＵＴの範囲も特定さ
れる。

【００２０】ここで入力データは２１ビット、変換後は
１８ビットであるので、データ幅（範囲の上限と下限と
の差）が異なる。そのため、変換に際してはシフトダウ
ンを行っている。例えば、−２²⁰≦ＩＮ＜−２¹⁹の範囲
の２１ビットデータＩＮを０≦ＯＵＴ＜２¹³の範囲の１
８ビットデータＯＵＴに変換するが、−２²⁰≦ＩＮ＜−
２¹⁹はデータ幅が２¹⁹であり、０≦ＯＵＴ＜２¹³はデー
タ幅が２¹³であるので、６ビットのシフトダウンが必要
となる。他の範囲についても、表１に示すようにそれぞ
れのシフト数でシフトダウンするようにしている。

【００２１】さらに、入力データＩＮのレベルが特定で
きれば、それに対応する１８ビット変換後の出力データ
ＯＵＴの範囲の下限も分かる。そこで、この実施例のＤ
／Ａ変換部６では、入力データＩＮのレベルを特定した
後、その結果から変換後データＯＵＴの下限の値を上位
データ（いわゆるゲタの分）として生成している。そし
て、その上位データに加算すべき所定のデータ幅のデー
タを入力データＩＮから所定のビットデータを取出しシ
フトダウンして生成している。

【００２２】例えば、２１ビットの入力データＩＮのレ
ベルが０≦ＩＮ＜２¹⁶であったとき（表１のＮｏ．６）
は、この入力データＩＮのレベルに対応する１８ビット
変換後データＯＵＴの範囲は２¹⁷≦ＯＵＴ＜２¹⁷＋２¹⁶
となる。そこで、上位データとしてＯＵＴの下限２¹⁷を
生成し、さらにＯＵＴのデータ幅は２¹⁶でシフト数は０
ビットであるから入力データＩＮの下位１６ビットをシ
フトダウンなしで下位データとし、これらの上位データ
と下位データとを加算して、対応する１８ビットの変換
後データＯＵＴを得る。

【００２３】また、例えば２１ビットの入力データＩＮ
のレベルが２¹⁶≦ＩＮ＜２¹⁷の範囲であったとき（表１
のＮｏ．７）は、この入力データＩＮのレベルに対応す
る１８ビット変換後データＯＵＴの範囲は２¹⁷＋２¹⁶≦
ＯＵＴ＜２¹⁷＋２¹⁶＋２¹⁵となる。そこで、上位データ
としてＯＵＴの下限２¹⁷＋２¹⁶を生成し、さらにＯＵＴ
のデータ幅は２¹⁵でシフト数は１ビットであるから入力
データＩＮの下位１６ビットを１ビット右へシフトダウ
ン（最下位の１ビットを捨てる）して１５ビットの下位
データとし、これらの上位データと下位データとを加算
して、対応する１８ビットの変換後データＯＵＴを得
る。以下、その他の範囲の場合も同様の方式で２１ビッ
トデータを１８ビットに変換している。１８ビットに変
換したデータはリニアなＤ／Ａ変換がなされアナログデ
ータとされる。このようにして、図２に示す入出力特性
を実現している。

【００２４】次に、このようなＤ／Ａ変換部６の具体的
な構成を説明する。

【００２５】図３は、Ｄ／Ａ変換部６のブロック構成を
示す。この図において、Ｄ／Ａ変換部６は、レベル判定
部１１、特性付与部１２、および１８ビットのリニアな
Ｄ／Ａ変換器１６を具備する。特性付与部１２は、シフ
ト部１３、上位データ発生部１４、および加算器１５を
具備する。２１ビットの入力データＩＮを｛ＤＳ，Ｄ1
9，Ｄ18，…，Ｄ1 ，Ｄ0 ｝で表す。ＤＳは最上位の符
号（サイン）ビット、Ｄ19，Ｄ18，…，Ｄ1 ，Ｄ0 は絶
対値を表す各ビットを示す。

【００２６】レベル判定部１１は、入力データＩＮの符
号ビットＤＳと符号を除いた上位４ビット｛Ｄ19，Ｄ1
8，Ｄ17，Ｄ16｝を入力する。そして、５ビットのシフ
トデータ｛Ｓ0 ，Ｓ1 ，Ｓ3 ，Ｓ5 ，Ｓ6 ｝を生成す
る。シフトデータ（および入力データＩＮの正負の別Ｄ
Ｓ）は、入力データＩＮのレベルを特定するデータであ
る。シフトデータ｛Ｓ0 ，Ｓ1 ，Ｓ3 ，Ｓ5 ，Ｓ6 ｝は
いずれか１つのビットのみ「１」であとは「０」をと
る。ビットＳ0 が「１」のときは入力データＩＮが表１
のＮｏ．１またはＮｏ．１０のレベル（−２²⁰≦ＩＮ＜
−２¹⁹の範囲または２¹⁹≦ＩＮ＜２²⁰の範囲）であるこ
とを示す。ビットＳ1 が「１」のときは入力データＩＮ
が表１のＮｏ．２またはＮｏ．９のレベルであることを
示す。ビットＳ3 が「１」のときは入力データＩＮが表
１のＮｏ．３またはＮｏ．８のレベルであることを示
す。ビットＳ5 が「１」のときは入力データＩＮが表１
のＮｏ．４またはＮｏ．７のレベルであることを示す。
ビットＳ6 が「１」のときは入力データＩＮが表１のＮ
ｏ．５またはＮｏ．６のレベルであることを示す。シフ
トデータのビットＳx の添字x はシフト数を表してい
る。

【００２７】上位データ発生部１４は、入力データＩＮ
の最上位ビットＤＳとシフトデータとを入力して、上位
データ（上述した１８ビット変換後データＯＵＴの上位
ビット）を生成する。シフト部１３は、入力データＩＮ
の下位１９ビット｛Ｄ18，Ｄ17，…，Ｄ1 ，Ｄ0 ｝およ
びレベル判定部１１から出力されるシフトデータを入力
して、下位データ（上述した１８ビット変換後データＯ
ＵＴの下位ビット）を生成する。加算器１５は、これら
の上位データと下位データとを加算して、対応する１８
ビットの変換後データＯＵＴを出力する。この１８ビッ
トのデータは１８ビットのリニアなＤ／Ａ変換器１６に
入力して、アナログデータに変換され出力される。この
ようにして、図２および表１で説明したような入出力特
性を有するＤ／Ａ変換部６が実現される。

【００２８】次に、レベル判定部１１を詳細に説明す
る。図４は、レベル判定部１１の構成を示す。レベル判
定部１１は、入力データＩＮの符号ビットＤＳと符号を
除いた上位４ビット｛Ｄ19，Ｄ18，Ｄ17，Ｄ16｝を入力
する。排他的ＯＲ回路２１は、符号ビットＤＳと上位４
ビット｛Ｄ19，Ｄ18，Ｄ17，Ｄ16｝との排他的ＯＲ演算
を実行する。演算結果は以下の４ビットのデータ｛Ｄ1
9′，Ｄ18′，Ｄ17′，Ｄ16′｝となる。ただし、ＥＯ
Ｒは排他的ＯＲ演算を示す。

【００２９】 Ｄ19′＝Ｄ19ＥＯＲ ＤＳ Ｄ18′＝Ｄ18ＥＯＲ ＤＳ Ｄ17′＝Ｄ17ＥＯＲ ＤＳ Ｄ16′＝Ｄ16ＥＯＲ ＤＳ 図２の下段に、レベル判定部１１に入力する入力データ
ＩＮの上位５ビット（符号付き）の値と、対応する排他
的ＯＲ回路２１の演算の結果の一部を示す。再び図４を
参照して、排他的ＯＲ回路２１の演算の結果｛Ｄ19′，
Ｄ18′，Ｄ17′，Ｄ16′｝は、それぞれインバータ２
２，２３，２４，２５に入力して反転される。これらの
排他的ＯＲ出力｛Ｄ19′，Ｄ18′，Ｄ17′，Ｄ16′｝お
よびその反転出力からシフトデータ｛Ｓ0 ，Ｓ1 ，Ｓ3
，Ｓ5 ，Ｓ6 ｝が生成される。ＡＮＤ回路３４は、シ
フトデータのうちビットＳ0 を出力する。ＡＮＤ回路３
４の入力ライン３０上の丸印は、その丸印で交差してい
る信号線がＡＮＤ回路３４の入力に接続されていること
を示す。以下のＡＮＤ回路３１，３２，３３の入力に関
しても同様とする。ライン３０上の丸印より、ＡＮＤ回
路３４にはインバータ２２〜２５の出力である４ビット
のデ−タが入力している。したがって、レベル判定部１
１への５ビットの入力｛ＤＳ，Ｄ19，Ｄ18，Ｄ17，Ｄ1
6｝が｛０００００｝あるいは｛１１１１１｝のときビ
ットＳ0 が「１」となる。このとき他のビットＳ1 ，Ｓ
3 ，Ｓ5，Ｓ6 はいずれも「０」である。

【００３０】ＡＮＤ回路３３は、シフトデータのうちビ
ットＳ1 を出力する。ＡＮＤ回路３３の入力ライン２９
上の丸印より、ＡＮＤ回路３３にはインバータ２２，２
３，２４の出力と排他的ＯＲ出力Ｄ16′の４ビットのデ
−タが入力している。したがって、レベル判定部１１へ
の５ビットの入力｛ＤＳ，Ｄ19，Ｄ18，Ｄ17，Ｄ16｝が
｛００００１｝あるいは｛１１１１０｝のときビットＳ
1 が「１」となる。このとき他のビットＳ0 ，Ｓ3 ，Ｓ
5 ，Ｓ6 はいずれも「０」である。

【００３１】ＡＮＤ回路３２は、シフトデータのうちビ
ットＳ3 を出力する。ＡＮＤ回路３２の入力ライン２８
上の丸印より、ＡＮＤ回路３２にはインバータ２２，２
３の出力と排他的ＯＲ出力Ｄ17′の３ビットのデ−タが
入力している。したがって、レベル判定部１１への５ビ
ットの入力｛ＤＳ，Ｄ19，Ｄ18，Ｄ17，Ｄ16｝が｛００
０１ｘ｝あるいは｛１１１０ｘ｝のときビットＳ3 が
「１」となる。ｘビットは任意の１ビットである。この
とき他のビットＳ0 ，Ｓ1 ，Ｓ5 ，Ｓ6 はいずれも
「０」である。

【００３２】ＡＮＤ回路３１は、シフトデータのうちビ
ットＳ5 を出力する。ＡＮＤ回路３１の入力ライン２７
上の丸印より、ＡＮＤ回路３１にはインバータ２２の出
力と排他的ＯＲ出力Ｄ18′の２ビットのデ−タが入力し
ている。したがって、レベル判定部１１への５ビットの
入力｛ＤＳ，Ｄ19，Ｄ18，Ｄ17，Ｄ16｝が｛００１ｘ
ｘ｝あるいは｛１１０ｘｘ｝のときビットＳ5 が「１」
となる。ｘｘビットは任意の２ビットである。このとき
他のビットＳ0 ，Ｓ1 ，Ｓ3 ，Ｓ6 はいずれも「０」で
ある。

【００３３】シフトデータのうちビットＳ6 は、排他的
ＯＲ出力Ｄ19′をそのまま用いる。したがって、レベル
判定部１１への５ビットの入力｛ＤＳ，Ｄ19，Ｄ18，Ｄ
17，Ｄ16｝が｛０１ｘｘｘ｝あるいは｛１０ｘｘｘ｝の
ときビットＳ6 が「１」となる。ｘｘｘビットは任意の
３ビットである。このとき他のビットＳ0 ，Ｓ1 ，Ｓ3
，Ｓ5 はいずれも「０」である。

【００３４】排他的ＯＲ回路２１の出力とシフトデータ
との対応は、図２の下段に示す。シフトデータ｛Ｓ0 ，
Ｓ1 ，Ｓ3 ，Ｓ5 ，Ｓ6 ｝は、図２および表１から分か
るように入力データＩＮのレベルに対応するシフト数を
特定する。

【００３５】以上のようにして、レベル判定部１１は、
符号ビットＤＳと符号を除いた上位４ビット｛Ｄ19，Ｄ
18，Ｄ17，Ｄ16｝を入力して、２１ビットの入力データ
ＩＮの属する範囲すなわちレベルを判定する。そして、
シフトデータ｛Ｓ0 ，Ｓ1 ，Ｓ3 ，Ｓ5 ，Ｓ6 ｝を出力
する。

【００３６】次に、特性付与部１２を詳細に説明する。
図５は、特性付与部１２の構成を示す。特性付与部１２
内の上位データ発生部１４は、入力データＩＮの最上位
ビットＤＳとシフトデータとを入力して、上位データを
生成する。

【００３７】表２は、生成する上位データの一覧を示
す。

【００３８】

【表２】 ＨＤ0 ，ＨＤ1 ，ＨＤ3 ，ＨＤ5 ，ＨＤ6 は、シフトデ
ータのそれぞれのビットＳ0 ，Ｓ1 ，Ｓ3 ，Ｓ5，Ｓ6
が「１」のときにそれぞれ出力される上位データを示
す。これらの上位データＨＤ0 ，ＨＤ1 ，ＨＤ3 ，ＨＤ
5 ，ＨＤ6 の具体的な値は、符号ビットＤＳの値により
異なる。例えば、シフトデータＳ0 ＝１のとき出力され
る上位データＨＤ0 は、ＤＳ＝０では２進表記でＨＤ0
＝｛１０｝であり、ＤＳ＝１ではＨＤ0 ＝｛０１｝であ
る。

【００３９】再び図５を参照して、特性付与部１２に入
力した入力データＩＮの下位１９ビットはシフト部１３
により所定ビットが取り出される。シフト部１３は、５
つのビット取出し部４１，４２，４３，４４，４５から
なる。実際には各ビット取出し部は、取出したいビット
の信号ラインを引き出して配線しているのみである。ビ
ット取出し部４１は入力データの内１６ビットのデータ
｛Ｄ15，Ｄ14，…，Ｄ1 ，Ｄ0 ｝を取出す。ビット取出
し部４２は入力データの内１５ビットのデータ｛Ｄ15，
Ｄ14，…，Ｄ2 ，Ｄ1 ｝を取出す。ビット取出し部４３
は入力データの内１４ビットのデータ｛Ｄ16，Ｄ15，
…，Ｄ4 ，Ｄ3 ｝を取出す。ビット取出し部４４は入力
データの内１３ビットのデータ｛Ｄ17，Ｄ16，…，Ｄ6
，Ｄ5 ｝を取出す。ビット取出し部４５は入力データ
の内１３ビットのデータ｛Ｄ18，Ｄ17，…，Ｄ7 ，Ｄ6
｝を取出す。これらの取出したビットデータが入力デ
ータＩＮのレベルに対応する下位データとなる。

【００４０】各ビット取出し部の出力データは、それぞ
れ上位データ発生部１４からの出力データと加算され
る。ここでは特に加算器は設けていないが、上位データ
発生部１４からの上位データの信号線とビット取出し部
からの信号線とを合わせてセレクタ４６に入力するよう
にしており、このような配線が加算器に相当している。
セレクタ４６は５ビットのシフトデータ｛Ｓ0 ，Ｓ1 ，
Ｓ3 ，Ｓ5 ，Ｓ6 ｝を入力し、これに基づいて端子ＳＬ
0〜ＳＬ6 の各入力を選択して出力する。セレクタ４６
の端子ＳＬ0 には、下位側にビット取出し部４１からの
１６ビットの出力｛Ｄ15，Ｄ14，…，Ｄ1 ，Ｄ0 ｝、上
位側に上位データ発生部１４からの２ビットの上位デー
タＨＤ0 が入力する。セレクタ４６の端子ＳＬ1には、
下位側にビット取出し部４２からの１５ビットの出力
｛Ｄ15，Ｄ14，…，Ｄ2 ，Ｄ1 ｝、上位側に上位データ
発生部１４からの３ビットの上位データＨＤ1 が入力す
る。セレクタ４６の端子ＳＬ3には、下位側にビット取
出し部４３からの１４ビットの出力｛Ｄ16，Ｄ15，…，
Ｄ4 ，Ｄ3 ｝、上位側に上位データ発生部１４からの４
ビットの上位データＨＤ3 が入力する。セレクタ４６の
端子ＳＬ5には、下位側にビット取出し部４４からの１
３ビットの出力｛Ｄ17，Ｄ16，…，Ｄ6 ，Ｄ5｝、上位
側に上位データ発生部１４からの５ビットの上位データ
ＨＤ5 が入力する。セレクタ４６の端子ＳＬ6 には、下
位側にビット取出し部４５からの１３ビットの出力｛Ｄ
18，Ｄ17，…，Ｄ7 ，Ｄ6 ｝、上位側に上位データ発生
部１４からの５ビットの上位データＨＤ6 が入力する。
そして、シフトデータＳ0，Ｓ1，Ｓ3 ，Ｓ5 ，Ｓ6 に対
応してこれらの入力が選択出力される。

【００４１】表３は、特性付与部１２の出力データをま
とめた一覧表である。

【００４２】

【表３】 セレクタ４６の出力ビットを｛ＯＤ17，ＯＤ16，…，Ｏ
Ｄ1 ，ＯＤ0 ｝で表すものとする。この１８ビット出力
データを図３の１８ビットＤ／Ａ変換器１６によりアナ
ログデータに変換する。以上のようにして、図２の入出
力特性のＤ／Ａ変換が行われる。

【００４３】上記実施例によれば、入力データＩＮの上
位４ビットのみからレベルを判定し、レベルに対応した
上位データが生成されるので、回路構成は非常に簡易で
ある。また、掛算器などを用いずにシフトダウン（実際
には所定のビットの信号ラインの配線のみ）により、下
位データを作成でき、これも回路構成が非常に簡易であ
る。したがって、非常に簡単な回路構成で図２のような
低レベルの入力には再現性が良くかつ高レベルの入力に
もノイズを発生しない特性を有するＤ／Ａ変換が実現で
きる。

【００４４】次に、上位データと下位データとを電流出
力にて加算する第２の実施例を説明する。図６は、この
第２の実施例に係るＤ／Ａ変換部１０６の構成を示す。
図６のＤ／Ａ変換部１０６は上記の第１の実施例のＤ／
Ａ変換部６に入替えて用いることができるものである。

【００４５】表４は、このＤ／Ａ変換部１０６の各入力
レベルに対応する各点のデータなどを示す。

【００４６】

【表４】 ここでは、符号が正の場合のみを示し、負の場合は省略
している。図７は、Ｄ／Ａ変換部１０６のＤ／Ａ変換特
性を示すグラフである。横軸は入力データであるディジ
タルデータの値を示し、縦軸は出力データであるアナロ
グデータの値（相対値）を示す。

【００４７】図６，７および表４を参照してＤ／Ａ変換
部１０６を説明する。Ｄ／Ａ変換部１０６は、レベル判
定部１１１、シフト部１１２、およびＤ／Ａ変換器１１
６、および電圧変換回路１１５を具備する。Ｄ／Ａ変換
器１１６は、上位アナログデータを発生する上位Ｄ／Ａ
変換器１２１と、下位アナログデータを発生する下位Ｄ
／Ａ変換器１２２からなる。上位Ｄ／Ａ変換器１２１は
マルチビットＤ／Ａ変換器であり、下位Ｄ／Ａ変換器１
２２は１ビットＤ／Ａ変換器である。ここではＤ／Ａ変
換器１１６として、マルチビットＤ／Ａ変換器と１ビッ
トＤ／Ａ変換器とを単一の半導体製造プロセスで１チッ
プ上に形成した集積回路（ＬＳＩ）を用いた。なお、Ｄ
／Ａ変換器１１６にはビットごとの電流源を模式的に図
示した。例えば、下位Ｄ／Ａ変換器１２２は１ビットＤ
／Ａ変換器であるが、１６ビットデータを入力してアナ
ログデータに変換するので１６個の電流源を模式的に図
示した。

【００４８】レベル判定部１１１は、入力データＩＮの
符号ビットＤＳと符号を除いた上位４ビット｛Ｄ19，Ｄ
18，Ｄ17，Ｄ16｝を入力する。そして、表４に示すよう
に入力データＩＮが属する範囲（レベル）を判定する。
判定結果は５ビットのシフトデータ｛Ｓ0 ，Ｓ1 ，Ｓ
3，Ｓ5 ，Ｓ6 ｝としてＣ点およびＤ点に出力される。
上位Ｄ／Ａ変換器１２１は、このシフトデータと符号ビ
ットＤＳを入力し、所定の上位アナログデータを生成す
る。表４に、アナログ変換する前のディジタルデータの
値と、対応する上位アナログデータを示す。図７に示す
ように、上位アナログデータは、シフトデータのビット
Ｓ0 が「１」のときは「２」、ビットＳ1 が「１」のと
きは「３」、ビットＳ3 が「１」のときは「３．５」、
ビットＳ5 が「１」のときは「３．７５」、ビットＳ6
が「１」のときは「３．８７５」となる。なお、出力信
号であるアナログデータの値すなわち図７の縦軸の値は
下位Ｄ／Ａ変換器１２２のフルスケールを「１」とした
相対値で示している。上位Ｄ／Ａ変換器１２１は、シフ
トデータに基づく上記の上位アナログデータの値の電流
を出力する幾つかの電流源を有する。

【００４９】シフト部１１２は、Ｃ点のシフトデータを
入力して所定のシフトを行い、Ｂ点に出力する。表４に
各レベルのシフト数を示す。このシフト数だけシフトダ
ウンすると、Ｂ点における値（シフト結果）は表４に示
すようになる。この値は下位Ｄ／Ａ変換器１２２に入力
して下位アナログデータに変換される。図７のＧ0 ，Ｇ
1 ，Ｇ3 ，Ｇ5 ，Ｇ6 は、各レベルにおける下位アナロ
グデータのグラフを示す。

【００５０】上位Ｄ／Ａ変換器１２１からの上位アナロ
グデータと下位Ｄ／Ａ変換器１２２からの下位アナログ
データは、Ｄ／Ａ変換器１１６の内部で電流加算され、
電圧変換回路１１５で電圧値に変換され、最終のアナロ
グ出力データとなる。図７のＧＧに最終的なアナログ出
力データのグラフを示す。

【００５１】なお、入力データＩＮの符号が負の場合も
同様に処理することができる。

【００５２】この第２の実施例によれば、下記のような
利点がある。シリアルインターフェースのＤ／Ａ変換
器であれば、シフト部をシフトレジスタＳ／Ｒのタップ
切替えにより簡単に構成できる。すなわち、シリアルに
転送されるディジタルデータのシフトは単にディレイの
段数で制御できるから、Ｓ／Ｒのタップ切替えにより所
定のシフトが可能となる。電流加算ビットは同一のＤ
／Ａ変換器のチップ内ならばメインのＤ／Ａ変換器と同
じ精度が得られる。すなわち、共通のプロセスで各段の
１ビットＤ／Ａ変換器とマルチビットＤ／Ａ変換器を作
ると同じくらいの精度のＤ／Ａ変換器になり、好適であ
る。この方式は、レベル判定回路、シフト回路など非
常に簡単な構成であり、従来方式で同じ効果を得ようと
することに比較すると加算器、掛算機、非線形テーブル
などが不要で、大変ローコストとすることができる。

【００５３】次に、２つのＤ／Ａ変換器を用いる変わり
に１つのＤ／Ａ変換器を時分割使用する第３の実施例を
説明する。図８は、この第３の実施例に係るＤ／Ａ変換
部２０６の構成を示す。図８のＤ／Ａ変換部２０６は上
記の第１の実施例のＤ／Ａ変換部６に入替えて用いるこ
とができるものである。

【００５４】Ｄ／Ａ変換部２０６は、レベル判定部２１
１、インバータ２１２、シフト部２１３、オフセット発
生部２１４、セレクタ２１５、１６ビットのリニアなＤ
／Ａ変換器２１６およびローパスフィルタ２１７を具備
する。この第３の実施例において、入力データは１チャ
ンネルが１６ビットで１６チャンネル分を累算した２０
ビットのデータ（符号ビットを除くと最大値は２進表記
で｛１００１１１１…１｝）とする。

【００５５】レベル判定部２１１は、入力信号ＩＮの符
号ビットＤＳと符号を除いた上位４ビットを入力する。
そして、３ビットのシフトデータ｛Ｓ0 ，Ｓ2 ，Ｓ5 ｝
を生成する。図９は、レベル判定部２１１の構成を示
す。レベル判定部２１１は、入力データの符号を除く上
位４ビットから絶対値作成部２２１により絶対値を作成
し、判別器２２２によりシフトデータを作成する。絶対
値が「１」より小さいときビットＳ0 を「１」とし、絶
対値が「１」以上で「２」より小さいときビットＳ2 を
「１」とし、絶対値が「２」以上のときビットＳ5 を
「１」とする。

【００５６】シフト部２１３は、入力データの下位の所
定ビットとシフトデータとを入力する。シフトデータの
ビットＳ0 が「１」のとき、シフト部２１３は入力デー
タの下位１５ビットをそのまま出力する。シフトデータ
のビットＳ2 が「１」のとき、シフト部２１３は入力デ
ータの下位１６ビットを２ビットシフトダウンして出力
する。シフトデータのビットＳ5 が「１」のとき、シフ
ト部２１３は入力データの下位１８ビットを５ビットシ
フトダウンして出力する。シフト部２１３からの出力デ
ータはセレクタ２１５の一方の端子ＳＬ１に入力する。
このとき、入力データの符号ビットＤＳをインバータ２
１２で反転した１ビットが最上位のビットとしてシフト
部２１３からの出力データに付加され、セレクタ２１５
に入力する。結果として、セレクタ２１５の端子ＳＬ１
に入力するデータは、入力データが正数の範囲で所定の
偏倚分が加えられる。したがって、セレクタ２１５の端
子ＳＬ１に入力するデータは図１０の実線のグラフＯＵ
Ｔ１のようになる。

【００５７】オフセット発生部２１４は、入力データの
符号ビットとシフトデータとを入力する。そして、これ
らの入力に応じて図１０の破線のグラフＯＵＴ２のよう
な出力データをセレクタ２１５の端子ＳＬ２に出力す
る。セレクタ２１５は所定のタイムスロットのクロック
信号φにより、端子ＳＬ１のデータＯＵＴ１と端子ＳＬ
２のデータＯＵＴ２とをタイムスロットごとに切り替え
て出力する。これらのデータＯＵＴ１，ＯＵＴ２は１６
ビットのＤ／Ａ変換器２１６によりアナログデータに変
換される。そして、ローパスフィルタ２１７を介して出
力される。ローパスフィルタ２１７には、第１のタイム
スロットではデータＯＵＴ１をＤ／Ａ変換したアナログ
データが入力し、第２のタイムスロットではデータＯＵ
Ｔ２をＤ／Ａ変換したアナログデータが入力する。した
がって、ローパスフィルタ２１７の出力はこれら時分割
で入力するアナログデータを加算したものとなる。結果
として、ローパスフィルタ２１７は、図１１に示すよう
なアナログデータを出力する。

【００５８】この第３の実施例によれば、１つのＤ／Ａ
変換器を時分割で使用し、ローパスフィルタにより加算
の作用を実現している。したがって、構成が非常に簡易
である。

【００５９】なお、入力データのビット数は上記実施例
に限らず適宜変更することができる。また、入出力特性
も図２，７，１１に示したものに限らず適宜変更するこ
とができる。

【００６０】

【発明の効果】以上説明したように、この発明によれ
ば、入力データの上位のビットから入力データのレベル
を判定し、そのレベルに応じて上位データと下位データ
を作成し、これらを加算して最終的なアナログ信号を得
ているので、入力データのビット数が大きく過大な入力
がある場合でも、いわゆるソフトクリップ特性を実現で
き、低レベルの信号を損なうことなく、かつ高レベルの
入力信号に対してもノイズや歪みを生ずることがない。
なお、この発明の方式においても歪みは発生するが、こ
の歪みの発生する信号レンジをアナログ回路のダイナミ
ックレンジにマッチさせておけば気にならない。また、
入力データの上位ビットのみからレベルを判定して上位
データを作成し、掛算器などを用いずにシフトダウンで
下位データを作成しているので、構成は非常に簡易であ
る。

【図面の簡単な説明】

【図１】 この発明の一実施例に係るＤ／Ａ変換装置を
用いた電子楽器のブロック構成図

【図２】 図１のＤ／Ａ変換部のＤ／Ａ変換特性を示す
グラフ

【図３】 図１のＤ／Ａ変換部のブロック構成図

【図４】 図３のＤ／Ａ変換部におけるレベル判定部の
構成図

【図５】 図３のＤ／Ａ変換部における特性付与部の構
成図

【図６】 第２の実施例に係るＤ／Ａ変換部のブロック
構成図

【図７】 図６のＤ／Ａ変換部のＤ／Ａ変換特性を示す
グラフ

【図８】 第３の実施例に係るＤ／Ａ変換部のブロック
構成図

【図９】 図８のＤ／Ａ変換部におけるレベル判定部の
構成図

【図１０】 図８のＤ／Ａ変換部の動作説明のためのグ
ラフ

【図１１】 図８のＤ／Ａ変換部のＤ／Ａ変換特性を示
すグラフ

【符号の説明】

１：鍵盤、２：音色スイッチ、３：マイクロコンピュー
タ、４：音源、５：累算器、６：Ｄ／Ａ変換部、７：サ
ウンドシステム、１１：レベル判定部、１２：特性付与
部、１３：シフト部、１４：上位データ発生部、１５：
加算器、１６：Ｄ／Ａ変換器。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ｉビットの入力ディジタルデータをアナ
   ログデータに変換するディジタル／アナログ変換装置で
   あって、 前記入力ディジタルデータの上位ｊビットのデータに基
   づいて、前記入力ディジタルデータの属する範囲を特定
   するレベルを判定し、レベル特定信号を出力するレベル
   判定手段と、 前記レベル特定信号に基づいて、所定の上位データを発
   生する上位データ発生手段と、 前記レベル特定信号に基づいて、前記入力ディジタルデ
   ータから所定ビットを取出しシフトダウンして下位デー
   タを発生する下位データ発生手段と、 前記上位データと下位データとを加算して、前記ｉビッ
   トよりビット数の少ないｋビットのディジタルデータを
   出力する加算手段と、 前記加算手段のｋビットのディジタルデータ出力をアナ
   ログ信号に変換して出力する変換手段とを具備すること
   を特徴とするディジタル／アナログ変換装置。
2. 【請求項２】 ｉビットの入力ディジタルデータをアナ
   ログデータに変換するディジタル／アナログ変換装置で
   あって、 前記入力ディジタルデータの上位ｊビットのデータに基
   づいて、前記入力ディジタルデータの属する範囲を特定
   するレベルを判定し、レベル特定信号を出力するレベル
   判定手段と、 前記レベル特定信号に基づいて、所定の上位アナログ信
   号を発生する上位アナログ信号発生手段と、 前記レベル特定信号に基づいて、前記入力ディジタルデ
   ータから所定ビットを取出しシフトダウンして下位ディ
   ジタルデータを発生する下位ディジタルデータ発生手段
   と、 前記下位ディジタルデータをアナログ信号に変換し下位
   アナログ信号として出力する変換手段と、 前記上位アナログ信号と下位アナログ信号とを加算する
   加算手段とを具備することを特徴とするディジタル／ア
   ナログ変換装置。
3. 【請求項３】 ｉビットの入力ディジタルデータをアナ
   ログデータに変換するディジタル／アナログ変換装置で
   あって、 前記入力ディジタルデータの上位ｊビットのデータに基
   づいて、前記入力ディジタルデータの属する範囲を特定
   するレベルを判定し、レベル特定信号を出力するレベル
   判定手段と、 前記レベル特定信号に基づいて、所定の上位データを発
   生する上位データ発生手段と、 前記レベル特定信号に基づいて、前記入力ディジタルデ
   ータから所定ビットを取出しシフトダウンして下位デー
   タを発生する下位データ発生手段と、 時分割で前記上位データと下位データとをそれぞれアナ
   ログ信号に変換して出力する変換手段と、 前記変換手段から時分割で出力されるアナログ信号に変
   換された上位データと下位データとを加算して出力する
   加算手段とを具備することを特徴とするディジタル／ア
   ナログ変換装置。