JP3044890B2 - エンベロープ発生装置 - Google Patents
エンベロープ発生装置Info
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Description
【0001】
【産業上の利用分野】本発明は、電子楽器における楽音
の振幅等を制御するためのエンベロープ値を発生するエ
ンベロープ発生装置に関する。
の振幅等を制御するためのエンベロープ値を発生するエ
ンベロープ発生装置に関する。
【0002】
【従来の技術】従来、電子楽器における楽音制御技術の
一つとして、エンベロープと称する楽音振幅(音量)の
時間変化を制御する技術があり、このようなエンベロー
プの形状を例えば鍵盤におけるタッチ情報などによって
制御することにより、表現力豊かな楽音を得るようにし
ている。
一つとして、エンベロープと称する楽音振幅(音量)の
時間変化を制御する技術があり、このようなエンベロー
プの形状を例えば鍵盤におけるタッチ情報などによって
制御することにより、表現力豊かな楽音を得るようにし
ている。
【0003】例えば図7に示したように、ピアノ等の楽
音のエンベロープ形状は2段減衰の特徴を有しており、
押鍵直後に立ち上がるアタック部、最大振幅から比較的
速い速度で減衰するディケイ部、このディケイ部に続い
て遅い速度で減衰するサスティン部および離鍵等による
ダンパーの効果を生むためにサスティン部の途中から強
制的に減衰されるリリース部で構成されている。
音のエンベロープ形状は2段減衰の特徴を有しており、
押鍵直後に立ち上がるアタック部、最大振幅から比較的
速い速度で減衰するディケイ部、このディケイ部に続い
て遅い速度で減衰するサスティン部および離鍵等による
ダンパーの効果を生むためにサスティン部の途中から強
制的に減衰されるリリース部で構成されている。
【0004】このエンベロープ形状は、各屈曲点におけ
るエンベロープ値(目標値)とこの屈曲点に至るまでの
線の傾き(レート)によって設定され、この目標値とレ
ートは、楽音制御時にエンベロープデータとして指定さ
れる。
るエンベロープ値(目標値)とこの屈曲点に至るまでの
線の傾き(レート)によって設定され、この目標値とレ
ートは、楽音制御時にエンベロープデータとして指定さ
れる。
【0005】ところで、近年、楽音の振幅に相当する数
値データからなるディジタル楽音信号を生成することに
より、楽音を発生させるようにした所謂ディジタル処理
を行なう電子楽器が普及している。
値データからなるディジタル楽音信号を生成することに
より、楽音を発生させるようにした所謂ディジタル処理
を行なう電子楽器が普及している。
【0006】このようなディジタル処理では、例えば、
楽音波形のサンプリングデータ(波形データ)を発生さ
せるとともに、演算型のエンベロープ発生装置(エンベ
ロープジェネレータ)によってエンベロープの高さを示
すエンベロープ値を発生させ、波形データにエンベロー
プ値を乗算することによりエンベロープの付与された楽
音信号を生成するようにしている。
楽音波形のサンプリングデータ(波形データ)を発生さ
せるとともに、演算型のエンベロープ発生装置(エンベ
ロープジェネレータ)によってエンベロープの高さを示
すエンベロープ値を発生させ、波形データにエンベロー
プ値を乗算することによりエンベロープの付与された楽
音信号を生成するようにしている。
【0007】ここで、従来の演算型のエンベロープ発生
装置は、レートに相当する所定値を一定クロックで加算
または減算してエンベロープ値を生成し、このエンベロ
ープ値がエンベロープの屈曲点における目標値に達する
と次のレートの加算または減算を行なって、所定のエン
ベロープ形状を形成するエンベロープ値を出力するよう
にしている。
装置は、レートに相当する所定値を一定クロックで加算
または減算してエンベロープ値を生成し、このエンベロ
ープ値がエンベロープの屈曲点における目標値に達する
と次のレートの加算または減算を行なって、所定のエン
ベロープ形状を形成するエンベロープ値を出力するよう
にしている。
【0008】
【発明が解決しようとする課題】しかしながら、従来の
エンベロープ発生装置によれば次のような問題が生じ
る。例えば、図5に概念的に示したように、A点からレ
ートCを加算して点Bの目標値に近づけていくとき、同
図(A)のように加算値が点Bの目標値に一致すればよ
いが、レートCと点Bの目標値は独立に指定されるもの
であるので、同図(B)に示したように加算値が目標値
に一致せずにオーバーしてしまうことがある。このこと
は、レートを減算して目標値に近づける場合にも同様に
生じる。
エンベロープ発生装置によれば次のような問題が生じ
る。例えば、図5に概念的に示したように、A点からレ
ートCを加算して点Bの目標値に近づけていくとき、同
図(A)のように加算値が点Bの目標値に一致すればよ
いが、レートCと点Bの目標値は独立に指定されるもの
であるので、同図(B)に示したように加算値が目標値
に一致せずにオーバーしてしまうことがある。このこと
は、レートを減算して目標値に近づける場合にも同様に
生じる。
【0009】したがって、例えばピアノのアタック部か
らディケイ部に移行するときのように直ぐにエンベロー
プを減少させる場合にはさほど問題とならないが、目標
値をしばらく維持したいような場合には、この目標値と
のずれが楽音に顕著に現れるという問題がある。
らディケイ部に移行するときのように直ぐにエンベロー
プを減少させる場合にはさほど問題とならないが、目標
値をしばらく維持したいような場合には、この目標値と
のずれが楽音に顕著に現れるという問題がある。
【0010】また、目標値をオーバーした後、直ぐに目
標値の値に戻してその値を維持するようにしても、例え
ば図5の破線で囲った部分のように、エンベロープ形状
に不自然な変化が生じ、楽音に影響を与えるという問題
がある。
標値の値に戻してその値を維持するようにしても、例え
ば図5の破線で囲った部分のように、エンベロープ形状
に不自然な変化が生じ、楽音に影響を与えるという問題
がある。
【0011】本発明は、演算型のエンベロープ発生装置
において、エンベロープ値を目標値に自然に収束させる
ことを課題とする。
において、エンベロープ値を目標値に自然に収束させる
ことを課題とする。
【0012】
【課題を解決するための手段】上記の課題を解決するた
めになした本発明のエンベロープ発生装置は、エンベロ
ープ値の変化率に対応する増減値およびエンベロープ目
標値とに応じて、演算によりエンベロープ値を出力する
ようにしたエンベロープ発生装置であって、前記増減値
を出力する増減値出力手段と、この増減値出力手段から
出力される増減値を累算する累算手段と、この累算手段
の累算値が前記エンベロープ目標値の近傍に達した場合
に、前記エンベロープ目標値と前記累算手段の累算値と
の差分に応じて前記増減値出力手段から出力される増減
値を小さくする制御手段と、を備え、上記制御手段によ
り、前記増減値出力手段から出力される増減値を前記差
分を越えないように制御するようにしたことを特徴とす
る。
めになした本発明のエンベロープ発生装置は、エンベロ
ープ値の変化率に対応する増減値およびエンベロープ目
標値とに応じて、演算によりエンベロープ値を出力する
ようにしたエンベロープ発生装置であって、前記増減値
を出力する増減値出力手段と、この増減値出力手段から
出力される増減値を累算する累算手段と、この累算手段
の累算値が前記エンベロープ目標値の近傍に達した場合
に、前記エンベロープ目標値と前記累算手段の累算値と
の差分に応じて前記増減値出力手段から出力される増減
値を小さくする制御手段と、を備え、上記制御手段によ
り、前記増減値出力手段から出力される増減値を前記差
分を越えないように制御するようにしたことを特徴とす
る。
【0013】
【作用】本発明のエンベロープ発生装置において、増減
値出力手段はエンベロープ値の変化率に対応する増減値
を出力する。累算手段は増減値出力手段から出力される
増減値を累算し、制御手段は、この累算手段の累算値が
前記エンベロープ目標値の近傍に達した場合に、前記エ
ンベロープ目標値と前記累算手段の累算値との差分に応
じて前記増減値出力手段から出力される増減値を小さく
する。そして、制御手段により、前記増減値出力手段か
ら出力される増減値を前記差分を越えないように制御す
る。したがって、累算値がエンベロープ目標値を越える
ことがない。
値出力手段はエンベロープ値の変化率に対応する増減値
を出力する。累算手段は増減値出力手段から出力される
増減値を累算し、制御手段は、この累算手段の累算値が
前記エンベロープ目標値の近傍に達した場合に、前記エ
ンベロープ目標値と前記累算手段の累算値との差分に応
じて前記増減値出力手段から出力される増減値を小さく
する。そして、制御手段により、前記増減値出力手段か
ら出力される増減値を前記差分を越えないように制御す
る。したがって、累算値がエンベロープ目標値を越える
ことがない。
【0014】
【実施例】図1は本発明実施例のエンベロープ発生装置
のブロック図であり、この装置は電子楽器において楽音
振幅を制御するエンベロープ値を出力する。また、この
回路はディジタル回路であり、数値データは複数ビット
によって二進数として処理する。なお、これら各データ
のビットと制御信号の状態を“1”または“0”として
説明する。
のブロック図であり、この装置は電子楽器において楽音
振幅を制御するエンベロープ値を出力する。また、この
回路はディジタル回路であり、数値データは複数ビット
によって二進数として処理する。なお、これら各データ
のビットと制御信号の状態を“1”または“0”として
説明する。
【0015】レート指示回路1は、図示しない回路から
入力されるエンベロープデータ等に基づいてレートCを
発生する。確率発生器2は平均してレートCの値となる
ような増減値C′を出力する回路であり、この増減値
C′は、次表1に示したように、6桁の二進数で表現し
たとき最下位から“1”が連続するような値、すなわ
ち、“1”,“3”,“7”,“15”,“31”,
“63”の値である。
入力されるエンベロープデータ等に基づいてレートCを
発生する。確率発生器2は平均してレートCの値となる
ような増減値C′を出力する回路であり、この増減値
C′は、次表1に示したように、6桁の二進数で表現し
たとき最下位から“1”が連続するような値、すなわ
ち、“1”,“3”,“7”,“15”,“31”,
“63”の値である。
【表1】
【0016】例えば、レート指示回路1からレートCと
して“4”の値が指示されたとすると、確率発生器2
は、3→3→3→7→3→3→3→7→…のように時間
的な平均値が“4”になるような増減値C′を出力す
る。また、この確率発生器2の出力は6桁の二進数の各
桁にビットを対応させた6ビットの信号線を介して出力
される。
して“4”の値が指示されたとすると、確率発生器2
は、3→3→3→7→3→3→3→7→…のように時間
的な平均値が“4”になるような増減値C′を出力す
る。また、この確率発生器2の出力は6桁の二進数の各
桁にビットを対応させた6ビットの信号線を介して出力
される。
【0017】ゲート回路3は、図2に示したように、確
率発生器2の6ビットの各出力信号線211 〜216 を
それぞれ一方の入力とするとともに後述説明するコント
ロール信号線7a1 〜7a6 を他方の入力とするする6
つのANDゲート311 〜316 で構成されており、コ
ントロール信号線7a1 〜7a6 の状態に応じて確率発
生器2からの6ビットの信号をゲート制御する回路であ
る。また、このゲート回路3の各ANDゲート311 〜
316 の出力は加減算器4のB入力端に入力される。
率発生器2の6ビットの各出力信号線211 〜216 を
それぞれ一方の入力とするとともに後述説明するコント
ロール信号線7a1 〜7a6 を他方の入力とするする6
つのANDゲート311 〜316 で構成されており、コ
ントロール信号線7a1 〜7a6 の状態に応じて確率発
生器2からの6ビットの信号をゲート制御する回路であ
る。また、このゲート回路3の各ANDゲート311 〜
316 の出力は加減算器4のB入力端に入力される。
【0018】加減算器4はゲート回路3から入力される
6ビットのB入力とRAM5から入力される13ビット
のA入力とについて加算または減算を行なう回路であ
り、入力される切換え信号GREATの状態に応じて加
算と減算の動作が切換えられる。
6ビットのB入力とRAM5から入力される13ビット
のA入力とについて加算または減算を行なう回路であ
り、入力される切換え信号GREATの状態に応じて加
算と減算の動作が切換えられる。
【0019】すなわち、加減算器4は切換え信号GRE
AT=0のときB入力とA入力を加算し、切換え信号G
REAT=1のときA入力からB入力を減算する。この
加減算器4による加算値または減算値は現在のエンベロ
ープ値としてRAM5に書き込まれ、このRAM5に書
き込まれた値は次の動作クロックでさらに加減算器4の
A入力とされるとともに比較制御回路7に出力される。
AT=0のときB入力とA入力を加算し、切換え信号G
REAT=1のときA入力からB入力を減算する。この
加減算器4による加算値または減算値は現在のエンベロ
ープ値としてRAM5に書き込まれ、このRAM5に書
き込まれた値は次の動作クロックでさらに加減算器4の
A入力とされるとともに比較制御回路7に出力される。
【0020】目標値指示回路6は、図示しない回路から
入力されるエンベロープデータ等に基づいて目標値を発
生し、これを13ビットのデータとして比較制御回路7
に出力する。
入力されるエンベロープデータ等に基づいて目標値を発
生し、これを13ビットのデータとして比較制御回路7
に出力する。
【0021】比較制御回路7は、RAM5から出力され
る13ビットの現在値と目標値指示回路6から出力され
る13ビットの目標値とに応じて、切換え信号GREA
T、一致信号EQおよび6ビットのコントロール信号を
出力する。
る13ビットの現在値と目標値指示回路6から出力され
る13ビットの目標値とに応じて、切換え信号GREA
T、一致信号EQおよび6ビットのコントロール信号を
出力する。
【0022】図3は比較制御回路7の回路図であり、比
較器71はA入力の現在値とB入力の目標値とを比較
し、現在値が目標値より小さいときは切換え信号GRE
AT=0を出力し、現在値が目標値より大きいときは切
換え信号GREAT=1を出力する。
較器71はA入力の現在値とB入力の目標値とを比較
し、現在値が目標値より小さいときは切換え信号GRE
AT=0を出力し、現在値が目標値より大きいときは切
換え信号GREAT=1を出力する。
【0023】これにより、前記加減算器4は、現在値が
目標値より小さいときは加算器となってエンベロープ値
を増加させるように働き、現在値が目標値より大きいと
きは減算器となってエンベロープ値を減少させるように
働く。
目標値より小さいときは加算器となってエンベロープ値
を増加させるように働き、現在値が目標値より大きいと
きは減算器となってエンベロープ値を減少させるように
働く。
【0024】また、比較器71は、現在値と目標値との
上位7ビット同志と下位6ビット同志をそれぞれ比較
し、上位の一致と下位の一致についてそれぞれ一致信号
を出力し、各一致信号はAND回路72を介して前記レ
ート指示回路1および目標値指示回路6に出力される。
上位7ビット同志と下位6ビット同志をそれぞれ比較
し、上位の一致と下位の一致についてそれぞれ一致信号
を出力し、各一致信号はAND回路72を介して前記レ
ート指示回路1および目標値指示回路6に出力される。
【0025】加算器73は6ビットの加算器であり、各
入力端には現在値と目標値の各々の下位6ビットのデー
タがそれぞれEXOR回路74,75を介して入力さ
れ、さらにキャリーインには“1”が入力されている。
入力端には現在値と目標値の各々の下位6ビットのデー
タがそれぞれEXOR回路74,75を介して入力さ
れ、さらにキャリーインには“1”が入力されている。
【0026】また、現在値の下位6ビットが入力される
EXOR回路74の他方の入力端にはインバータ76を
介して切換え信号GREATが入力され、目標値の下位
6ビットが入力されるEXOR回路75の他方の入力端
には切換え信号GREATがそのまま入力される。
EXOR回路74の他方の入力端にはインバータ76を
介して切換え信号GREATが入力され、目標値の下位
6ビットが入力されるEXOR回路75の他方の入力端
には切換え信号GREATがそのまま入力される。
【0027】したがって、加算器73に対して、目標値
と現在値のうち大きい方の下位6ビットはそのまま入力
され、小さい方の下位6ビットは反転されて入力され
る。そしてこれらの6ビットとキャリーインの“1”が
加算されるので、加算器73の6ビットの加算出力は、
目標値と現在値の下位6ビットが示す値の差分の絶対値
となる。
と現在値のうち大きい方の下位6ビットはそのまま入力
され、小さい方の下位6ビットは反転されて入力され
る。そしてこれらの6ビットとキャリーインの“1”が
加算されるので、加算器73の6ビットの加算出力は、
目標値と現在値の下位6ビットが示す値の差分の絶対値
となる。
【0028】加算器73の6ビットの出力線のうち、下
位から第1,第2ビットはOR回路771 に接続され、
第3ビットはOR回路771 ,772 、第4ビットはO
R回路771 〜773 、第5ビットはOR回路771 〜
774 、第6ビットはOR回路771 〜775 にそれぞ
れ接続されている。また、OR回路771 〜776 には
比較器71の上位7ビットの一致信号を入力とするイン
バータ78の出力線が接続されている。
位から第1,第2ビットはOR回路771 に接続され、
第3ビットはOR回路771 ,772 、第4ビットはO
R回路771 〜773 、第5ビットはOR回路771 〜
774 、第6ビットはOR回路771 〜775 にそれぞ
れ接続されている。また、OR回路771 〜776 には
比較器71の上位7ビットの一致信号を入力とするイン
バータ78の出力線が接続されている。
【0029】そして、このOR回路771 〜776 の各
出力線7a1 〜7a6 が増減値C′の第1〜第6ビット
にそれぞれ対応付けられて、図2のコントロール信号線
7a 1 〜7a6 としてANDゲート311 〜316 に接
続されている。
出力線7a1 〜7a6 が増減値C′の第1〜第6ビット
にそれぞれ対応付けられて、図2のコントロール信号線
7a 1 〜7a6 としてANDゲート311 〜316 に接
続されている。
【0030】いま、エンベロープ値を増加させる場合す
なわち目標値が現在値より大きい場合について説明す
る。目標値と現在値との差分が大きい場合は、比較器7
1における上位7ビットの比較による一致信号が出力さ
れないので、インバータ78の出力が“1”となり、O
R回路771 〜776 の出力すなわち6ビットのコント
ロール信号が全て“1”となる。
なわち目標値が現在値より大きい場合について説明す
る。目標値と現在値との差分が大きい場合は、比較器7
1における上位7ビットの比較による一致信号が出力さ
れないので、インバータ78の出力が“1”となり、O
R回路771 〜776 の出力すなわち6ビットのコント
ロール信号が全て“1”となる。
【0031】したがって、ゲート回路3では6ビットと
も導通状態にされ、確率発生器2からの増減値C′がそ
のままのデータとして加減算器4に入力される。いま、
切換え信号GREAT=0であるので加減算器4は加算
器として機能し、増減値C′を順次加算してRAM5に
エンベロープ値として出力する。
も導通状態にされ、確率発生器2からの増減値C′がそ
のままのデータとして加減算器4に入力される。いま、
切換え信号GREAT=0であるので加減算器4は加算
器として機能し、増減値C′を順次加算してRAM5に
エンベロープ値として出力する。
【0032】この状態は、比較器71における上位7ビ
ットの比較で一致信号が出力されるまで続くが、現在値
と目標値との上位7ビットが一致すると、この一位信号
によりインバータ78の出力が“0”となってコントロ
ール信号の第6ビットに相当するOR回路776 の出力
が“0”になり、OR回路771 〜775 の出力は加算
器73の6ビット出力に応じたものとなる。
ットの比較で一致信号が出力されるまで続くが、現在値
と目標値との上位7ビットが一致すると、この一位信号
によりインバータ78の出力が“0”となってコントロ
ール信号の第6ビットに相当するOR回路776 の出力
が“0”になり、OR回路771 〜775 の出力は加算
器73の6ビット出力に応じたものとなる。
【0033】OR回路771 〜775 は加算器73の出
力端に対して図3および前記のように接続されているの
で、加算器73の出力値が“1”以外のときは、コント
ロール信号は、加算器73の6ビット出力のうち“1”
が立っている最も高位のビット番号より小さいビット番
号となるビットが全て“1”となる。なお、加算器73
の出力値が“1”のときは、コントロール信号の第1ビ
ットだけが“1”となる。
力端に対して図3および前記のように接続されているの
で、加算器73の出力値が“1”以外のときは、コント
ロール信号は、加算器73の6ビット出力のうち“1”
が立っている最も高位のビット番号より小さいビット番
号となるビットが全て“1”となる。なお、加算器73
の出力値が“1”のときは、コントロール信号の第1ビ
ットだけが“1”となる。
【0034】例えば、加算器73の6ビット出力のうち
第5および第6ビットが“0”で第4ビットで“1”が
立っていたとすると、第3ビット以下がどのようになっ
ていてもコントロール信号の第1〜第3ビットまでが全
て“1”となり、コントロール信号の第4〜第6ビット
は全て“0”となる。
第5および第6ビットが“0”で第4ビットで“1”が
立っていたとすると、第3ビット以下がどのようになっ
ていてもコントロール信号の第1〜第3ビットまでが全
て“1”となり、コントロール信号の第4〜第6ビット
は全て“0”となる。
【0035】また、上記のように上位7ビットが一致し
ているときは、加算器73の出力は現在値と目標値との
差分そのものになり、この差分の値は、例えば上記のよ
うに第4ビットに“1”が立っている場合は、少なくと
も“8”(二進数で“1000”)以上の値である。
ているときは、加算器73の出力は現在値と目標値との
差分そのものになり、この差分の値は、例えば上記のよ
うに第4ビットに“1”が立っている場合は、少なくと
も“8”(二進数で“1000”)以上の値である。
【0036】ところが、このときのコントロール信号は
第1〜第3までしか“1”が立っていないので、ゲート
回路3(図2参照)を通過できる信号は3ビットまで
で、その値は“7”(二進数で“111”)以下の値で
ある。
第1〜第3までしか“1”が立っていないので、ゲート
回路3(図2参照)を通過できる信号は3ビットまで
で、その値は“7”(二進数で“111”)以下の値で
ある。
【0037】すなわち、加算器73の出力値(差分)が
“1”以外のときは、その出力値を二進数で表したとき
の桁数より一桁小さい桁数の二進数がゲート回路3を通
過できることになり、その値が加減算器4により現在ま
でのエンベロープ値に加算される。また、加算器73の
出力値が“1”のときは、値“1”だけがゲート回路3
を通過でき、これが加減算器4で現在までのエンベロー
プ値に加算される。
“1”以外のときは、その出力値を二進数で表したとき
の桁数より一桁小さい桁数の二進数がゲート回路3を通
過できることになり、その値が加減算器4により現在ま
でのエンベロープ値に加算される。また、加算器73の
出力値が“1”のときは、値“1”だけがゲート回路3
を通過でき、これが加減算器4で現在までのエンベロー
プ値に加算される。
【0038】このように、目標値と現在値との上位7ビ
ットが一致していないときは目標値と現在値との差分は
確率発生器2から出力可能な増減値C′の最大値よりも
大きいので、ゲート回路3は確率発生器2から出力され
る増減値C′をそのまま通過して加減算器4に与えてエ
ンベロープ値が更新される。
ットが一致していないときは目標値と現在値との差分は
確率発生器2から出力可能な増減値C′の最大値よりも
大きいので、ゲート回路3は確率発生器2から出力され
る増減値C′をそのまま通過して加減算器4に与えてエ
ンベロープ値が更新される。
【0039】そして、目標値と現在値との上位7ビット
が一致した後すなわち目標値と現在値との差分が確率発
生器2から出力可能な増減値C′の最大値以下になった
ときは、コントロール信号によりゲート回路3が働くよ
うになる。
が一致した後すなわち目標値と現在値との差分が確率発
生器2から出力可能な増減値C′の最大値以下になった
ときは、コントロール信号によりゲート回路3が働くよ
うになる。
【0040】これによって、目標値と現在値との差分が
増減値C′以下になったときはこの増減値C′の値を小
さくするように制御され、この差分より常に小さな値が
それまでのエンベロープ値に加算されることになる。ま
た、差分が“1”になったときには“1”が加算される
ので、RAM5に書き込まれるエンベロープ値は、目標
値を越えることなく、最終的に目標値に一致するように
なる。
増減値C′以下になったときはこの増減値C′の値を小
さくするように制御され、この差分より常に小さな値が
それまでのエンベロープ値に加算されることになる。ま
た、差分が“1”になったときには“1”が加算される
ので、RAM5に書き込まれるエンベロープ値は、目標
値を越えることなく、最終的に目標値に一致するように
なる。
【0041】なお、エンベロープ値と目標値とが一致す
ると、比較制御回路7の比較器71において、上位7ビ
ットと下位6ビットが共に一致するので、レート指示回
路1と目標値指示回路6にそれぞれ一致信号EQが出力
され、レート指示回路1はエンベロープ形状における次
の部分のレートを出力し、目標値指示回路6は次の目標
値を出力する。
ると、比較制御回路7の比較器71において、上位7ビ
ットと下位6ビットが共に一致するので、レート指示回
路1と目標値指示回路6にそれぞれ一致信号EQが出力
され、レート指示回路1はエンベロープ形状における次
の部分のレートを出力し、目標値指示回路6は次の目標
値を出力する。
【0042】これによって、例えばピアノの場合であれ
ば、アタック部から次のディケイ部、ディケイ部からサ
スティン部へというように、エンベロープ形状に応じて
設定されるレートおよび目標値について制御が順次移行
される。
ば、アタック部から次のディケイ部、ディケイ部からサ
スティン部へというように、エンベロープ形状に応じて
設定されるレートおよび目標値について制御が順次移行
される。
【0043】図4は実施例の動作の一例を示す図であ
り、目標値が“37”でレートが“4”の場合を示して
いる。図示のように、エンベロープ値が“32”になる
までは3→3→7→3→3→7…というように時間的平
均値が“4”になるような増減値が加算されてエンベロ
ープ値が更新されているが、エンベロープ値が“32”
になった時点で目標値“37”との差分は“5”(二進
数で“101”)となるので、コントロール信号は下位
2ビットだけが“1”となり、次の増減値“7”がゲー
ト回路3によって“3”(二進数で“11”)に変換さ
れて加算されている。
り、目標値が“37”でレートが“4”の場合を示して
いる。図示のように、エンベロープ値が“32”になる
までは3→3→7→3→3→7…というように時間的平
均値が“4”になるような増減値が加算されてエンベロ
ープ値が更新されているが、エンベロープ値が“32”
になった時点で目標値“37”との差分は“5”(二進
数で“101”)となるので、コントロール信号は下位
2ビットだけが“1”となり、次の増減値“7”がゲー
ト回路3によって“3”(二進数で“11”)に変換さ
れて加算されている。
【0044】これによって、エンベロープ値は“35”
になり、次の差分は“2”なるので、コントロール信号
が下位1ビットだけが“1”となり、その後はゲート回
路3からは“1”だけが出力されてエンベロープ値に加
算され、最終的にエンベロープ値が目標値“37”に一
致するようになる。
になり、次の差分は“2”なるので、コントロール信号
が下位1ビットだけが“1”となり、その後はゲート回
路3からは“1”だけが出力されてエンベロープ値に加
算され、最終的にエンベロープ値が目標値“37”に一
致するようになる。
【0045】以上の例では、エンベロープ値を増加させ
る場合について説明したが、例えばピアノのエンベロー
プのディケイ部のように、エンベロープ値を減少させる
場合についても上記同様に目標値を越える(下回る)こ
となくエンベロープ値を自然に目標値に一致させること
ができる。
る場合について説明したが、例えばピアノのエンベロー
プのディケイ部のように、エンベロープ値を減少させる
場合についても上記同様に目標値を越える(下回る)こ
となくエンベロープ値を自然に目標値に一致させること
ができる。
【0046】また、このエンベロープ発生装置は、楽音
の振幅制御以外の楽音周波数制御、音色の制御にも適用
できる。
の振幅制御以外の楽音周波数制御、音色の制御にも適用
できる。
【0047】
【発明の効果】以上説明したように本発明によれば、エ
ンベロープ値の変化率に対応する増減値およびエンベロ
ープ目標値とに応じて、演算によりエンベロープ値を出
力するようにしたエンベロープ発生装置において、増減
値出力手段から出力される増減値を累算し、この累算値
がエンベロープ目標値の近傍に達した場合に、エンベロ
ープ目標値と該累算値との差分に応じて前記増減値出力
手段から出力される増減値を小さくするようにしたの
で、エンベロープ値を目標値に自然に収束させることが
できる。また、累算手段の累算結果がエンベロープ目標
値の近傍に達するまでは、エンベロープ値が直線的に変
化することになるため、エンベロープ値が目標値に達す
るまでの時間を演奏者が容易に把握でき、制御性がよく
なる。
ンベロープ値の変化率に対応する増減値およびエンベロ
ープ目標値とに応じて、演算によりエンベロープ値を出
力するようにしたエンベロープ発生装置において、増減
値出力手段から出力される増減値を累算し、この累算値
がエンベロープ目標値の近傍に達した場合に、エンベロ
ープ目標値と該累算値との差分に応じて前記増減値出力
手段から出力される増減値を小さくするようにしたの
で、エンベロープ値を目標値に自然に収束させることが
できる。また、累算手段の累算結果がエンベロープ目標
値の近傍に達するまでは、エンベロープ値が直線的に変
化することになるため、エンベロープ値が目標値に達す
るまでの時間を演奏者が容易に把握でき、制御性がよく
なる。
【図1】本発明実施例のエンベロープ発生装置のブロッ
ク図である。
ク図である。
【図2】実施例におけるゲート回路の回路図である。
【図3】実施例における比較制御回路の回路図である。
【図4】実施例における制御動作の一例を示す図であ
る。
る。
【図5】従来の累算の仕方とその不都合を説明する図で
ある。
ある。
【図6】従来のエンベロープ形状の歪みを説明する図で
ある。
ある。
【図7】本発明に係わるエンベロープの一例を示す図で
ある。
ある。
3…ゲート回路、4…加減算器、7…比較制御回路、3
11 〜316 …AND回路、71…比較器、73…加算
器、74,75…EXOR回路、76,78…インバー
タ、771 〜776 …OR回路。
11 〜316 …AND回路、71…比較器、73…加算
器、74,75…EXOR回路、76,78…インバー
タ、771 〜776 …OR回路。
Claims (1)
- 【請求項1】 エンベロープ値の変化率に対応する増減
値およびエンベロープ目標値とに応じて、演算によりエ
ンベロープ値を出力するようにしたエンベロープ発生装
置であって、 前記増減値を出力する増減値出力手段と、この増減値出力手段から出力される増減値を累算する累
算手段と、 この累算手段の累算値が前記エンベロープ目標値の近傍
に達した場合に、前記エンベロープ目標値と前記累算手
段の累算値との差分に応じて前記増減値出力手段から出
力される増減値を小さくする制御手段と、 を備え、上記制御手段により、前記増減値出力手段から
出力される増減値を前記差分を越えないように制御する
ようにしたことを特徴とするエンベロープ発生装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3327394A JP3044890B2 (ja) | 1991-12-11 | 1991-12-11 | エンベロープ発生装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3327394A JP3044890B2 (ja) | 1991-12-11 | 1991-12-11 | エンベロープ発生装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05165473A JPH05165473A (ja) | 1993-07-02 |
JP3044890B2 true JP3044890B2 (ja) | 2000-05-22 |
Family
ID=18198663
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3327394A Expired - Fee Related JP3044890B2 (ja) | 1991-12-11 | 1991-12-11 | エンベロープ発生装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3044890B2 (ja) |
-
1991
- 1991-12-11 JP JP3327394A patent/JP3044890B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05165473A (ja) | 1993-07-02 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000215 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
R350 | Written notification of registration of transfer |
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