JPH0522053A - 平衡入力型増幅回路 - Google Patents
平衡入力型増幅回路Info
- Publication number
- JPH0522053A JPH0522053A JP3197326A JP19732691A JPH0522053A JP H0522053 A JPH0522053 A JP H0522053A JP 3197326 A JP3197326 A JP 3197326A JP 19732691 A JP19732691 A JP 19732691A JP H0522053 A JPH0522053 A JP H0522053A
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- Japan
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- amplifier circuit
- transistor
- differential amplifier
- resistor
- transistors
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Abstract
(57)【要約】
【目的】 差動増幅回路を入力段に持つ平衡入力型増幅
回路において出力のノイズレベルをさらに低減する。 【構成】 トランジスタＱ1 ，Ｑ2 から成る一方の差動
増幅回路とトランジスタＱ3 ，Ｑ4 から成る他方の差動
増幅回路は直流電源＋Ｂ，−Ｂ間に並列に接続される。
コールド入力信号はトランジスタＱ2 ，Ｑ3 のベースに
供給され、ホット入力信号はトランジスタＱ1 のベース
に供給される。演算増幅回路Ｑ5 の帰還電圧はトランジ
スタＱ4 のベースに印加される。抵抗Ｒ7に誘起する電
流は１個のトランジスタＱ2 を介して流れ、抵抗Ｒ11に
誘起する電流は１個のトランジスタＱ3 を介して流れ
る。このためトランジスタの素子雑音の影響は少なくな
って出力のノイズレベルが低減される。
回路において出力のノイズレベルをさらに低減する。 【構成】 トランジスタＱ1 ，Ｑ2 から成る一方の差動
増幅回路とトランジスタＱ3 ，Ｑ4 から成る他方の差動
増幅回路は直流電源＋Ｂ，−Ｂ間に並列に接続される。
コールド入力信号はトランジスタＱ2 ，Ｑ3 のベースに
供給され、ホット入力信号はトランジスタＱ1 のベース
に供給される。演算増幅回路Ｑ5 の帰還電圧はトランジ
スタＱ4 のベースに印加される。抵抗Ｒ7に誘起する電
流は１個のトランジスタＱ2 を介して流れ、抵抗Ｒ11に
誘起する電流は１個のトランジスタＱ3 を介して流れ
る。このためトランジスタの素子雑音の影響は少なくな
って出力のノイズレベルが低減される。
Description
【０００１】
【産業上の利用分野】本発明は計測用アンプや音声処理
装置などに用いられる平衡入力型増幅回路に関する。
装置などに用いられる平衡入力型増幅回路に関する。
【０００２】
【従来の技術】差動増幅回路を入力段に持った平衡入力
型増幅回路は従来、例えば図２のように構成されてい
た。図２において入力段（初段）を構成する増幅部はト
ランジスタＱ1 ，Ｑ2 から成る一方の差動増幅回路と、
トランジスタＱ3 ，Ｑ4 から成る他方の差動増幅回路を
直流電源＋Ｂ，−Ｂ間に直列に接続される。ホット
（Ｈ）入力信号は抵抗Ｒ1 を介してトランジスタＱ1 の
ベースに供給され、コールド（Ｃ）入力信号は抵抗Ｒ2
を介してトランジスタＱ2 のベースに供給される。トラ
ンジスタＱ1 のベースと接地間には抵抗Ｒ3 が接続さ
れ、トランジスタＱ2 のベースと接地間には抵抗Ｒ4 が
接続されている。トランジスタＱ1 ，Ｑ2 の各コレクタ
は抵抗Ｒ5 ，Ｒ6 を各々介して直流電源＋Ｂラインに接
続されている。トランジスタＱ1 のエミッタはトランジ
スタＱ3 のコレクタ，エミッタおよび抵抗Ｒ7 を介して
直流電源−Ｂラインに接続されている。トランジスタＱ
2 のエミッタはトランジスタＱ4 のコレクタ，エミッタ
および抵抗Ｒ8 を介して直流電源−Ｂラインに接続され
ている。前記抵抗Ｒ5 とトランジスタＱ1 の共通接続点
は後段増幅部を構成する演算増幅回路Ｑ5の反転入力端
に接続されている。前記抵抗Ｒ6 とトランジスタＱ2 の
共通接続点は前記演算増幅回路Ｑ5 の非反転入力端に接
続されている。トランジスタＱ3 のベースは抵抗Ｒ9 を
介して接地されている。トランジスタＱ4 のベースは抵
抗Ｒ10を介して前記演算増幅回路Ｑ5 の出力端に接続さ
れている。トランジスタＱ3 のベースと直流電源−Ｂラ
インの間には抵抗Ｒ11と図示極性のツェナーダイオード
Ｄ1 が直列に接続されている。ツェナーダイオードＤ1
のカソード４トランジスタＱ4 のベース間には抵抗Ｒ12
が接続されている。トランジスタＱ3 ，Ｑ4 の各コレク
タ間には抵抗Ｒ13が接続され、トランジスタＱ3 ，Ｑ4
の各エミッタ間には抵Ｒ14が接続されている。トランジ
スタＱ1 ，Ｑ2 の各コレクタ間にはコンデンサＣおよび
抵抗Ｒ15が直列に接続されている。
型増幅回路は従来、例えば図２のように構成されてい
た。図２において入力段（初段）を構成する増幅部はト
ランジスタＱ1 ，Ｑ2 から成る一方の差動増幅回路と、
トランジスタＱ3 ，Ｑ4 から成る他方の差動増幅回路を
直流電源＋Ｂ，−Ｂ間に直列に接続される。ホット
（Ｈ）入力信号は抵抗Ｒ1 を介してトランジスタＱ1 の
ベースに供給され、コールド（Ｃ）入力信号は抵抗Ｒ2
を介してトランジスタＱ2 のベースに供給される。トラ
ンジスタＱ1 のベースと接地間には抵抗Ｒ3 が接続さ
れ、トランジスタＱ2 のベースと接地間には抵抗Ｒ4 が
接続されている。トランジスタＱ1 ，Ｑ2 の各コレクタ
は抵抗Ｒ5 ，Ｒ6 を各々介して直流電源＋Ｂラインに接
続されている。トランジスタＱ1 のエミッタはトランジ
スタＱ3 のコレクタ，エミッタおよび抵抗Ｒ7 を介して
直流電源−Ｂラインに接続されている。トランジスタＱ
2 のエミッタはトランジスタＱ4 のコレクタ，エミッタ
および抵抗Ｒ8 を介して直流電源−Ｂラインに接続され
ている。前記抵抗Ｒ5 とトランジスタＱ1 の共通接続点
は後段増幅部を構成する演算増幅回路Ｑ5の反転入力端
に接続されている。前記抵抗Ｒ6 とトランジスタＱ2 の
共通接続点は前記演算増幅回路Ｑ5 の非反転入力端に接
続されている。トランジスタＱ3 のベースは抵抗Ｒ9 を
介して接地されている。トランジスタＱ4 のベースは抵
抗Ｒ10を介して前記演算増幅回路Ｑ5 の出力端に接続さ
れている。トランジスタＱ3 のベースと直流電源−Ｂラ
インの間には抵抗Ｒ11と図示極性のツェナーダイオード
Ｄ1 が直列に接続されている。ツェナーダイオードＤ1
のカソード４トランジスタＱ4 のベース間には抵抗Ｒ12
が接続されている。トランジスタＱ3 ，Ｑ4 の各コレク
タ間には抵抗Ｒ13が接続され、トランジスタＱ3 ，Ｑ4
の各エミッタ間には抵Ｒ14が接続されている。トランジ
スタＱ1 ，Ｑ2 の各コレクタ間にはコンデンサＣおよび
抵抗Ｒ15が直列に接続されている。
【０００３】前記抵抗Ｒ1 〜Ｒ12の抵抗値の関係は、Ｒ
1 ＝Ｒ2 、Ｒ3 ＝Ｒ4 、Ｒ5 ＝Ｒ6 、Ｒ7 ＝Ｒ8 、
Ｒ9 ：Ｒ11＝Ｒ10：Ｒ12である。
1 ＝Ｒ2 、Ｒ3 ＝Ｒ4 、Ｒ5 ＝Ｒ6 、Ｒ7 ＝Ｒ8 、
Ｒ9 ：Ｒ11＝Ｒ10：Ｒ12である。
【０００４】図２の回路において、ホット入力信号、コ
ールド入力信号はトランジスタＱ1 ，Ｑ2 によって各々
増幅され、演算増幅回路Ｑ5 からの帰還電圧はトランジ
スタＱ3 、Ｑ4 によって電流に交換される。
ールド入力信号はトランジスタＱ1 ，Ｑ2 によって各々
増幅され、演算増幅回路Ｑ5 からの帰還電圧はトランジ
スタＱ3 、Ｑ4 によって電流に交換される。
【０００５】なお図２の回路は従来、計測用増幅器など
に低雑音高利得直流増幅回路として用いられてきた回路
である。
に低雑音高利得直流増幅回路として用いられてきた回路
である。
【０００６】
【発明が解決しようとする課題】図２の回路において
は、抵抗Ｒ5 ，Ｒ6 の電圧降下として誘起する電流は、
各々２つのトランジスタ（Ｑ1 とＱ3 、Ｑ2 とＱ4 ）を
経由して流れる。このため出力を誘起する電流に、２つ
のトランジスタの素子雑音が重畳されて増幅され、出力
のノイズレベルが非常に大きくなってしまう。
は、抵抗Ｒ5 ，Ｒ6 の電圧降下として誘起する電流は、
各々２つのトランジスタ（Ｑ1 とＱ3 、Ｑ2 とＱ4 ）を
経由して流れる。このため出力を誘起する電流に、２つ
のトランジスタの素子雑音が重畳されて増幅され、出力
のノイズレベルが非常に大きくなってしまう。
【０００７】本発明は、上記の発明に鑑みてなされたも
ので、その目的は出力ノイズレベルの低減化を図った平
衡入力型増幅回路を提供することにある。
ので、その目的は出力ノイズレベルの低減化を図った平
衡入力型増幅回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、第１、第２の
信号入力端から入力される信号の差に応じた出力を出力
する平衡入力型増幅回路において、一方の入力端が第１
の信号入力端に接続され、他方の入力端が第２の信号入
力端に接続された第１の差動増幅回路と、この第１の差
動増幅回路と並列接続され、一方の入力端が第１の信号
入力端に接続された第２の差動増幅回路と、２つの入力
端に第１、第２の差動増幅回路の出力端がそれぞれ接続
され、出力端が第２の差動増幅回路の他方の入力端に接
続された演算増幅回路とを具備したことを特徴としてい
る。
信号入力端から入力される信号の差に応じた出力を出力
する平衡入力型増幅回路において、一方の入力端が第１
の信号入力端に接続され、他方の入力端が第２の信号入
力端に接続された第１の差動増幅回路と、この第１の差
動増幅回路と並列接続され、一方の入力端が第１の信号
入力端に接続された第２の差動増幅回路と、２つの入力
端に第１、第２の差動増幅回路の出力端がそれぞれ接続
され、出力端が第２の差動増幅回路の他方の入力端に接
続された演算増幅回路とを具備したことを特徴としてい
る。
【０００９】
【作用】２個の差動増幅回路は正負電源母線間に並列に
接続されているので、２個の差動増幅回路の出力を誘起
する電流は、各差動増幅回路の一方の能動素子にのみ流
れる。このため出力のノイズレベルは著しく低減され
る。
接続されているので、２個の差動増幅回路の出力を誘起
する電流は、各差動増幅回路の一方の能動素子にのみ流
れる。このため出力のノイズレベルは著しく低減され
る。
【００１０】
【実施例】以下、図面を参照しながら本発明の一実施例
を説明する。図１において入力段（初段）を構成する増
幅部はトランジスタＱ1 ，Ｑ2 から成る一方の差動増幅
回路と、トランジスタＱ3 ，Ｑ4 から成る他方の差動増
幅回路を直流電源＋Ｂ，−Ｂ間に並列に接続される。ホ
ット（Ｈ）入力信号は抵抗Ｒ1 を介してトランジスタＱ
1 のベースに供給され、コールド（Ｃ）入力信号はトラ
ンジスタＱ2 およびＱ3 のベースに供給される。トラン
ジスタＱ1 の ベースと接地間には抵抗Ｒ2 が接続さ
れ、トランジスタＱ2 ，Ｑ3 のベースと接地間には抵抗
Ｒ3 が接続されている。トランジスタＱ1 ，Ｑ2 の各エ
ミッタは抵抗Ｒ4 ，Ｒ5 を各々介して直流電源−Ｂライ
ンに接続されている。トランジスタＱ1 ，Ｑ2 の各エミ
ッタ間には抵抗Ｒ6 が接続されている。トランジスタＱ
2 ，Ｑ3 の各コレクタは抵抗Ｒ7 ，Ｒ11を各々介して直
流電源＋Ｂラインに接続されている。前記抵抗Ｒ7 とト
ランジスタＱ2 の共通接続点は後段増幅部を構成する演
算増幅回路Ｑ5 の非反転入力端に接続されている。前記
抵抗Ｒ11とトランジスタＱ3 の共通接続点は前記演算増
幅回路Ｑ5 の反転入力端に接続されている。トランジス
タＱ3 のエミッタは抵抗Ｒ8 を介して直流電源−Ｂライ
ンに接続されている。トランジスタＱ4 のコレクタは直
流電源＋Ｂラインに接続され、エミッタは抵抗Ｒ9 を介
して直流電源−Ｂラインに接続され、ベースは演算増幅
回路Ｑ5 の出力端に接続されている。トランジスタ
Ｑ3 ，Ｑ4 のエミッタ間には抵抗Ｒ10が接続されてい
る。
を説明する。図１において入力段（初段）を構成する増
幅部はトランジスタＱ1 ，Ｑ2 から成る一方の差動増幅
回路と、トランジスタＱ3 ，Ｑ4 から成る他方の差動増
幅回路を直流電源＋Ｂ，−Ｂ間に並列に接続される。ホ
ット（Ｈ）入力信号は抵抗Ｒ1 を介してトランジスタＱ
1 のベースに供給され、コールド（Ｃ）入力信号はトラ
ンジスタＱ2 およびＱ3 のベースに供給される。トラン
ジスタＱ1 の ベースと接地間には抵抗Ｒ2 が接続さ
れ、トランジスタＱ2 ，Ｑ3 のベースと接地間には抵抗
Ｒ3 が接続されている。トランジスタＱ1 ，Ｑ2 の各エ
ミッタは抵抗Ｒ4 ，Ｒ5 を各々介して直流電源−Ｂライ
ンに接続されている。トランジスタＱ1 ，Ｑ2 の各エミ
ッタ間には抵抗Ｒ6 が接続されている。トランジスタＱ
2 ，Ｑ3 の各コレクタは抵抗Ｒ7 ，Ｒ11を各々介して直
流電源＋Ｂラインに接続されている。前記抵抗Ｒ7 とト
ランジスタＱ2 の共通接続点は後段増幅部を構成する演
算増幅回路Ｑ5 の非反転入力端に接続されている。前記
抵抗Ｒ11とトランジスタＱ3 の共通接続点は前記演算増
幅回路Ｑ5 の反転入力端に接続されている。トランジス
タＱ3 のエミッタは抵抗Ｒ8 を介して直流電源−Ｂライ
ンに接続されている。トランジスタＱ4 のコレクタは直
流電源＋Ｂラインに接続され、エミッタは抵抗Ｒ9 を介
して直流電源−Ｂラインに接続され、ベースは演算増幅
回路Ｑ5 の出力端に接続されている。トランジスタ
Ｑ3 ，Ｑ4 のエミッタ間には抵抗Ｒ10が接続されてい
る。
【００１１】上記のように構成された回路において各抵
抗Ｒ1 乃至Ｒ11の抵抗値および利得Ｇの関係は、Ｒ2 ＝
Ｒ3 、Ｒ4 ＝Ｒ5 ＝Ｒ8 ＝Ｒ9 、Ｒ7 ＝Ｒ11、Ｒ1 ：Ｒ
2 ＝Ｒ6 （Ｒ10＋Ｒ4 ）：Ｒ10（Ｒ6 ＋Ｒ4 ）＝１：Ｇ
（利得）に設定しておく。抵抗Ｒ7 に初段の出力を誘起
する電流はトランジスタＱ2 を流れるのみであり、抵抗
Ｒ11に初段の出力を誘起する電流はトランジスタＱ3 を
流れるのみである。このため例えば従来の図２の回路と
同等の素子を使用して図１の回路を構成した場合、図１
の回路のほうが、出力雑音レベルが６ｄＢ（１／２）低
減される。図１の回路の利得Ｇは次式で求められる。 Ｇ＝Ｒ10・（Ｒ6 ＋Ｒ4 ）／（Ｒ6 ・（Ｒ10＋Ｒ4 ）） 図１、図２の各回路で利得４０ｄＢの回路を試作し、そ
のノイズレベルを測定した結果、図１の回路は−７５．
３ｄＢｓ、図２の回路は６８．２ｄＢｓであり、７．１
ｄＢｓの改善が確認された。
抗Ｒ1 乃至Ｒ11の抵抗値および利得Ｇの関係は、Ｒ2 ＝
Ｒ3 、Ｒ4 ＝Ｒ5 ＝Ｒ8 ＝Ｒ9 、Ｒ7 ＝Ｒ11、Ｒ1 ：Ｒ
2 ＝Ｒ6 （Ｒ10＋Ｒ4 ）：Ｒ10（Ｒ6 ＋Ｒ4 ）＝１：Ｇ
（利得）に設定しておく。抵抗Ｒ7 に初段の出力を誘起
する電流はトランジスタＱ2 を流れるのみであり、抵抗
Ｒ11に初段の出力を誘起する電流はトランジスタＱ3 を
流れるのみである。このため例えば従来の図２の回路と
同等の素子を使用して図１の回路を構成した場合、図１
の回路のほうが、出力雑音レベルが６ｄＢ（１／２）低
減される。図１の回路の利得Ｇは次式で求められる。 Ｇ＝Ｒ10・（Ｒ6 ＋Ｒ4 ）／（Ｒ6 ・（Ｒ10＋Ｒ4 ）） 図１、図２の各回路で利得４０ｄＢの回路を試作し、そ
のノイズレベルを測定した結果、図１の回路は−７５．
３ｄＢｓ、図２の回路は６８．２ｄＢｓであり、７．１
ｄＢｓの改善が確認された。
【発明の効果】以上のように本発明によれば２個の差動
増幅回路を電源に対して並列に設けるように構成したの
で、出力を誘起する電流が経由する能動素子は１個のみ
となり、出力のノイズレベルが著しく低減される。
増幅回路を電源に対して並列に設けるように構成したの
で、出力を誘起する電流が経由する能動素子は１個のみ
となり、出力のノイズレベルが著しく低減される。
【図１】本発明の一実施例を示す回路図。
【図２】従来の直流増幅回路の一例を示す回路図。
Ｑ1 〜Ｑ4 …トランジスタ Ｑ5 …演算増幅回路 Ｒ1 〜Ｒ15…抵抗
Claims (1)
- 【特許請求の範囲】 【請求項１】 第１、第２の信号入力端から入力される
信号の差に応じた出力を出力する平衡入力型増幅回路に
おいて、 一方の入力端が第１の信号入力端に接続され、他方の入
力端が第２の信号入力端に接続された第１の差動増幅回
路と、この第１の差動増幅回路と並列接続され、一方の
入力端が第１の信号入力端に接続された第２の差動増幅
回路と、２つの入力端に第１、第２の差動増幅回路の出
力端がそれぞれ接続され、出力端が第２の差動増幅回路
の他方の入力端に接続された演算増幅回路とを具備した
ことを特徴とする平衡入力型増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197326A JPH0522053A (ja) | 1991-07-12 | 1991-07-12 | 平衡入力型増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197326A JPH0522053A (ja) | 1991-07-12 | 1991-07-12 | 平衡入力型増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0522053A true JPH0522053A (ja) | 1993-01-29 |
Family
ID=16372607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3197326A Withdrawn JPH0522053A (ja) | 1991-07-12 | 1991-07-12 | 平衡入力型増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0522053A (ja) |
-
1991
- 1991-07-12 JP JP3197326A patent/JPH0522053A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |