JPH05219475A - エンファシス回路 - Google Patents
エンファシス回路Info
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- JPH05219475A JPH05219475A JP4046164A JP4616492A JPH05219475A JP H05219475 A JPH05219475 A JP H05219475A JP 4046164 A JP4046164 A JP 4046164A JP 4616492 A JP4616492 A JP 4616492A JP H05219475 A JPH05219475 A JP H05219475A
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Abstract
(57)【要約】
【目的】例えば、ＨＤＴＶ方式のＶＴＲにおける水平ノ
ンリニアエンファシス回路を構成するエンファシス回路
で、回路規模の縮小を図る。 【構成】発散型のＩＩＲ型のディジタルフィルタ３の前
段に、このＩＩＲ型のディジタルフィルタの発散を抑制
するような特性のＦＩＲ型ディジタルフィルタ２を配設
して、バックワードエンファス特性を近似する。
ンリニアエンファシス回路を構成するエンファシス回路
で、回路規模の縮小を図る。 【構成】発散型のＩＩＲ型のディジタルフィルタ３の前
段に、このＩＩＲ型のディジタルフィルタの発散を抑制
するような特性のＦＩＲ型ディジタルフィルタ２を配設
して、バックワードエンファス特性を近似する。
Description
【０００１】
【産業上の利用分野】この発明は、例えばＨＤＴＶ方式
のＶＴＲの水平ノンリニアエンファシス回路に用いて好
適なエンファシス回路に関する。
のＶＴＲの水平ノンリニアエンファシス回路に用いて好
適なエンファシス回路に関する。
【０００２】
【従来の技術】例えばＨＤＴＶ方式のＶＴＲでは、ビデ
オ信号を時間軸処理して２チャンネル化し、ＦＭ変調し
て、テープに記録している。このようなＨＤＴＶ方式の
ＶＴＲでは、ＦＭ変調回路の前段に、水平ノンリニアエ
ンファシス回路が設けられている。この水平ノンリニア
エンファシス回路では、入力信号の前段のエッジを鋭敏
にするフォワードエンファシス特性と、後段エッジを鋭
敏にするバックワードエンファシス特性が要求される。
すなわち、図６Ａに示すような入力信号に対して、図６
Ｂに示すように、前段のエッジｔ1 を鋭敏にし、後段エ
ッジｔ2 を鋭敏にする特性が要求される。
オ信号を時間軸処理して２チャンネル化し、ＦＭ変調し
て、テープに記録している。このようなＨＤＴＶ方式の
ＶＴＲでは、ＦＭ変調回路の前段に、水平ノンリニアエ
ンファシス回路が設けられている。この水平ノンリニア
エンファシス回路では、入力信号の前段のエッジを鋭敏
にするフォワードエンファシス特性と、後段エッジを鋭
敏にするバックワードエンファシス特性が要求される。
すなわち、図６Ａに示すような入力信号に対して、図６
Ｂに示すように、前段のエッジｔ1 を鋭敏にし、後段エ
ッジｔ2 を鋭敏にする特性が要求される。
【０００３】このように、フォワードエンファシス特性
とバックワードエンファシス特性が要求される従来のエ
ンファシス回路では、フォワードエンファシス回路をＩ
ＩＲ型ディジタルフィルタで構成し、バックワードエン
ファシス回路を時間逆転メモリとＩＩＲ型ディジタルフ
ィルタで構成したフォワードエンファシス回路とを用い
て構成している。
とバックワードエンファシス特性が要求される従来のエ
ンファシス回路では、フォワードエンファシス回路をＩ
ＩＲ型ディジタルフィルタで構成し、バックワードエン
ファシス回路を時間逆転メモリとＩＩＲ型ディジタルフ
ィルタで構成したフォワードエンファシス回路とを用い
て構成している。
【０００４】つまり、フォワードエンファシス回路は図
７に示すように構成できる。図７において、入力端子５
１からの信号が加算回路５２に供給される。加算回路５
２の出力が加算回路５３に供給されると共に、遅延回路
５４に供給される。遅延回路５４の出力が乗算回路５５
を介して加算回路５２に供給されると共に、乗算回路５
６を介して加算回路５３に供給される。加算回路５３の
出力が出力端子５７から出力される。このようなＩＩＲ
型ディジタルフィルタにより、入力端子５１からの入力
信号の前段エッジが鋭敏になるように、エンファシスが
かけられる。
７に示すように構成できる。図７において、入力端子５
１からの信号が加算回路５２に供給される。加算回路５
２の出力が加算回路５３に供給されると共に、遅延回路
５４に供給される。遅延回路５４の出力が乗算回路５５
を介して加算回路５２に供給されると共に、乗算回路５
６を介して加算回路５３に供給される。加算回路５３の
出力が出力端子５７から出力される。このようなＩＩＲ
型ディジタルフィルタにより、入力端子５１からの入力
信号の前段エッジが鋭敏になるように、エンファシスが
かけられる。
【０００５】バックワードエンファシス回路は、図８に
示すように構成できる。図８において、入力端子６１か
らの信号が時間軸逆転メモリ６２に供給される。時間軸
逆転メモリ６２では、時間軸が逆転するように、入力信
号が読み出される。時間軸逆転メモリ６２の出力が、図
７で示したようなＩＩＲ型のフォワードエンファシス回
路６３に供給される。フォワードエンファシス回路６３
の出力が時間軸逆転メモリ６４に供給される。時間軸逆
転メモリ６４で、時間軸が逆転するように、信号が読み
出される。この信号が出力端子６５から取り出される。
示すように構成できる。図８において、入力端子６１か
らの信号が時間軸逆転メモリ６２に供給される。時間軸
逆転メモリ６２では、時間軸が逆転するように、入力信
号が読み出される。時間軸逆転メモリ６２の出力が、図
７で示したようなＩＩＲ型のフォワードエンファシス回
路６３に供給される。フォワードエンファシス回路６３
の出力が時間軸逆転メモリ６４に供給される。時間軸逆
転メモリ６４で、時間軸が逆転するように、信号が読み
出される。この信号が出力端子６５から取り出される。
【０００６】入力端子６１に図９Ａに示すように、
Ｐ1 、Ｐ2 、Ｐ3 …の順に信号が供給されると、時間軸
逆転メモリ６２で時間軸が逆転され、図９Ｂに示すよう
に、Ｐ5、Ｐ4 、Ｐ3 、…の順に信号が読み出される。
この信号がフォワードエンファシス回路６３に供給さ
れ、図９Ｃに示すように、フォワードエンファシス処理
される。この信号が時間軸逆転メモリ６４に供給され、
時間軸が逆転される。これにより、図９Ｄに示すよう
に、バックワードエンファシス処理された信号が得られ
る。
Ｐ1 、Ｐ2 、Ｐ3 …の順に信号が供給されると、時間軸
逆転メモリ６２で時間軸が逆転され、図９Ｂに示すよう
に、Ｐ5、Ｐ4 、Ｐ3 、…の順に信号が読み出される。
この信号がフォワードエンファシス回路６３に供給さ
れ、図９Ｃに示すように、フォワードエンファシス処理
される。この信号が時間軸逆転メモリ６４に供給され、
時間軸が逆転される。これにより、図９Ｄに示すよう
に、バックワードエンファシス処理された信号が得られ
る。
【０００７】なお、バックワード型のエンファシス回路
を、ＦＩＲ型ディジタルフィルタで構成することも考え
られるが、ＦＩＲ型ディジタルフィルタでバックワード
エンファシス回路を近似すると、タップ数が増加し、回
路規模が大きくなることが知られている。
を、ＦＩＲ型ディジタルフィルタで構成することも考え
られるが、ＦＩＲ型ディジタルフィルタでバックワード
エンファシス回路を近似すると、タップ数が増加し、回
路規模が大きくなることが知られている。
【０００８】
【発明が解決しようとする課題】ところが、図８に示し
た従来のバックワードエンファシス回路では、少なくと
も２つの時間軸逆転メモリが必要である。この時間軸逆
転メモリは、少なくとも、１Ｈ（Ｈは水平周期）の容量
のメモリを２つ切り換えるようにする必要がある。この
ため、従来のバックワードエンファシス回路では、回路
規模が大きくなるという問題がある。
た従来のバックワードエンファシス回路では、少なくと
も２つの時間軸逆転メモリが必要である。この時間軸逆
転メモリは、少なくとも、１Ｈ（Ｈは水平周期）の容量
のメモリを２つ切り換えるようにする必要がある。この
ため、従来のバックワードエンファシス回路では、回路
規模が大きくなるという問題がある。
【０００９】したがって、この発明の目的は、回路規模
の縮小が図れるエンファシス回路を提供することにあ
る。
の縮小が図れるエンファシス回路を提供することにあ
る。
【００１０】
【課題を解決するための手段】この発明は、発散型のＩ
ＩＲ型ディジタルフィルタと、この発散型のＩＩＲ型デ
ィジタルフィルタの発散を抑制するＦＩＲ型ディジタル
フィルタとを縦続接続するようにしたエンファシス回路
である。
ＩＲ型ディジタルフィルタと、この発散型のＩＩＲ型デ
ィジタルフィルタの発散を抑制するＦＩＲ型ディジタル
フィルタとを縦続接続するようにしたエンファシス回路
である。
【００１１】
【作用】発散型のＩＩＲ型ディジタルフィルタと、この
発散型のＩＩＲ型ディジタルフィルタの発散を抑制する
ＦＩＲ型ディジタルフィルタとにより、バックワードエ
ンファシス回路が構成でき、回路規模の削減を図ること
ができる。
発散型のＩＩＲ型ディジタルフィルタの発散を抑制する
ＦＩＲ型ディジタルフィルタとにより、バックワードエ
ンファシス回路が構成でき、回路規模の削減を図ること
ができる。
【００１２】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、この発明が適用されたバック
ワードエンファシス回路の基本構成を示すものである。
図１において、入力端子１からの信号がＦＩＲ型ディジ
タルフィルタ２に供給される。ＦＩＲ型ディジタルフィ
ルタ２の出力が発散型のＩＩＲ型ディジタルフィルタ３
に供給される。ＦＩＲ型ディジタルフィルタ２及びＩＩ
Ｒ型ディジタルフィルタ３には、端子４からリセット信
号が供給される。このリセット信号は、例えば、水平ブ
ランキング期間に発生される。ＩＩＲ型ディジタルフィ
ルタ３の出力が出力端子５から取り出される。
照して説明する。図１は、この発明が適用されたバック
ワードエンファシス回路の基本構成を示すものである。
図１において、入力端子１からの信号がＦＩＲ型ディジ
タルフィルタ２に供給される。ＦＩＲ型ディジタルフィ
ルタ２の出力が発散型のＩＩＲ型ディジタルフィルタ３
に供給される。ＦＩＲ型ディジタルフィルタ２及びＩＩ
Ｒ型ディジタルフィルタ３には、端子４からリセット信
号が供給される。このリセット信号は、例えば、水平ブ
ランキング期間に発生される。ＩＩＲ型ディジタルフィ
ルタ３の出力が出力端子５から取り出される。
【００１３】発散型のＩＩＲ型ディジタルフィルタ３
は、正帰還ループを含んでいる。このため、入力信号が
与えられると、図２に示すように、オーバーフローを起
こすまで、発散していく。これに対して、ＦＩＲ型ディ
ジタルフィルタ２は、ＩＩＲ型ディジタルフィルタ３の
発散を抑制するような特性とされる。すなわち、ＦＩＲ
型ディジタルフィルタ２は、入力信号（図３Ａ）に対し
て、図２Ｂに示すような信号が出力される。このため、
ＩＩＲ型ディジタフィルタ３がオーバーフローを起こす
ことが抑制できる。なお、初期時にオーバーフローが起
こらないように、例えば、水平ブランキング期間に、入
力端子４にリセット信号が供給され、ＩＩＲディジタル
フィルタ３のレジスタがリセットされる。このような発
散型のＩＩＲ型ディジタルフィルタの発散特性を利用す
ることで、バックワードエンファシスの特性が近似でき
る。
は、正帰還ループを含んでいる。このため、入力信号が
与えられると、図２に示すように、オーバーフローを起
こすまで、発散していく。これに対して、ＦＩＲ型ディ
ジタルフィルタ２は、ＩＩＲ型ディジタルフィルタ３の
発散を抑制するような特性とされる。すなわち、ＦＩＲ
型ディジタルフィルタ２は、入力信号（図３Ａ）に対し
て、図２Ｂに示すような信号が出力される。このため、
ＩＩＲ型ディジタフィルタ３がオーバーフローを起こす
ことが抑制できる。なお、初期時にオーバーフローが起
こらないように、例えば、水平ブランキング期間に、入
力端子４にリセット信号が供給され、ＩＩＲディジタル
フィルタ３のレジスタがリセットされる。このような発
散型のＩＩＲ型ディジタルフィルタの発散特性を利用す
ることで、バックワードエンファシスの特性が近似でき
る。
【００１４】図４は、この発明の一実施例を示すもので
ある。図４において、入力端子１１からの信号は、係数
ａ-1+nの乗算回路１３に供給されると共に、ｎサンプル
の遅延回路１２を介して、係数ａ-1の乗算回路１４に供
給される。ｎサンプルの遅延回路１２には、端子２３か
らクリア信号が供給される。乗算回路１３の出力及び乗
算回路１４の出力が減算回路１５に供給される。遅延回
路１２、乗算回路１３、１４及び減算回路１５により、
ＩＩＲ型ディジタルフィルタの発散を抑制するＦＩＲ型
ディジタルフィルタが構成される。
ある。図４において、入力端子１１からの信号は、係数
ａ-1+nの乗算回路１３に供給されると共に、ｎサンプル
の遅延回路１２を介して、係数ａ-1の乗算回路１４に供
給される。ｎサンプルの遅延回路１２には、端子２３か
らクリア信号が供給される。乗算回路１３の出力及び乗
算回路１４の出力が減算回路１５に供給される。遅延回
路１２、乗算回路１３、１４及び減算回路１５により、
ＩＩＲ型ディジタルフィルタの発散を抑制するＦＩＲ型
ディジタルフィルタが構成される。
【００１５】減算回路１５の出力が加算回路１６に供給
される。加算回路１６の出力が１サンプル遅延回路１７
に供給されると共に、係数ｂの乗算回路１８に供給され
る。１サンプル遅延回路１７には、端子２４からクリア
信号が供給される。遅延回路１７の出力が係数ａ-1の乗
算回路１９を介して加算回路１６に供給されると共に、
減算回路２０に供給される。乗算回路１８の出力が減算
回路２０に供給される。減算回路２０の出力が係数ｃの
乗算回路２１を介して、出力端子２２から出力される。
される。加算回路１６の出力が１サンプル遅延回路１７
に供給されると共に、係数ｂの乗算回路１８に供給され
る。１サンプル遅延回路１７には、端子２４からクリア
信号が供給される。遅延回路１７の出力が係数ａ-1の乗
算回路１９を介して加算回路１６に供給されると共に、
減算回路２０に供給される。乗算回路１８の出力が減算
回路２０に供給される。減算回路２０の出力が係数ｃの
乗算回路２１を介して、出力端子２２から出力される。
【００１６】加算回路１６、減算回路２０、遅延回路１
７、乗算回路１８、１９、２１により、ＩＩＲ型ディジ
タルフィルタが構成される。このＩＩＲ型ディジタルフ
ィルタには、遅延回路１７、乗算回路１９、加算回路１
６からなる正帰還ループが含まれている。このため、こ
のＩＩＲ型ディジタルフィルタは、発散する。遅延回路
１２、乗算回路１３、１４及び減算回路１５により構成
されるＦＩＲ型ディジタルフィルタは、この発散を抑え
る特性とされる。
７、乗算回路１８、１９、２１により、ＩＩＲ型ディジ
タルフィルタが構成される。このＩＩＲ型ディジタルフ
ィルタには、遅延回路１７、乗算回路１９、加算回路１
６からなる正帰還ループが含まれている。このため、こ
のＩＩＲ型ディジタルフィルタは、発散する。遅延回路
１２、乗算回路１３、１４及び減算回路１５により構成
されるＦＩＲ型ディジタルフィルタは、この発散を抑え
る特性とされる。
【００１７】図５は、この発明の他の実施例を示すもの
である。図５において、入力端子３１からに信号が係数
ａn の乗算回路３２に供給されると共に、ｎサンプルの
遅延回路３３に供給される。乗算回路３２の出力が減算
回路３４に供給される。遅延回路３３の出力が減算回路
３４に供給される。減算回路３４の出力が係数ａ-1の乗
算回路３５に供給される。乗算回路３２、３５、遅延回
路３３、減算回路３４により、ＦＩＲ型ディジタルフィ
ルタが構成される。ｎサンプルの遅延回路３３には、端
子４２からクリア信号が供給される。
である。図５において、入力端子３１からに信号が係数
ａn の乗算回路３２に供給されると共に、ｎサンプルの
遅延回路３３に供給される。乗算回路３２の出力が減算
回路３４に供給される。遅延回路３３の出力が減算回路
３４に供給される。減算回路３４の出力が係数ａ-1の乗
算回路３５に供給される。乗算回路３２、３５、遅延回
路３３、減算回路３４により、ＦＩＲ型ディジタルフィ
ルタが構成される。ｎサンプルの遅延回路３３には、端
子４２からクリア信号が供給される。
【００１８】乗算回路３５の出力が加算回路３６に供給
される。加算回路３６の出力が係数ｂの乗算回路３８に
供給されると共に、１サンプル遅延回路３７に供給され
る。乗算回路３８の出力が減算回路４０に供給される。
遅延回路３７の出力が係数ａ-1の乗算回路３９を介して
加算回路３６に供給されると共に、減算回路４０に供給
される。減算回路４０の出力が出力端子４１から出力さ
れる。１サンプル遅延回路３７には、端子４３からクリ
ア信号が供給される。
される。加算回路３６の出力が係数ｂの乗算回路３８に
供給されると共に、１サンプル遅延回路３７に供給され
る。乗算回路３８の出力が減算回路４０に供給される。
遅延回路３７の出力が係数ａ-1の乗算回路３９を介して
加算回路３６に供給されると共に、減算回路４０に供給
される。減算回路４０の出力が出力端子４１から出力さ
れる。１サンプル遅延回路３７には、端子４３からクリ
ア信号が供給される。
【００１９】加算回路３６、減算回路４０、遅延回路３
７、乗算回路３９により、ＩＩＲ型ディジタルフィルタ
が構成される。このフィルタは、遅延回路３７、乗算回
路３９からなる正帰還ループが含まれている。このた
め、この１ＩＲ型ディジタルフィルタは発散する。乗算
回路３２、３５、遅延回路３３、減算回路３４からなる
ＦＩＲ型ディジタルフィルタは、この発散を抑える特性
とされる。
７、乗算回路３９により、ＩＩＲ型ディジタルフィルタ
が構成される。このフィルタは、遅延回路３７、乗算回
路３９からなる正帰還ループが含まれている。このた
め、この１ＩＲ型ディジタルフィルタは発散する。乗算
回路３２、３５、遅延回路３３、減算回路３４からなる
ＦＩＲ型ディジタルフィルタは、この発散を抑える特性
とされる。
【００２０】
【発明の効果】この発明によれば、発散型のＩＩＲ型デ
ィジタルフィルタと、ＦＩＲ型ディジタルフィルタとに
より、バックワードエンファシス回路が構成でき、回路
規模の削減を図ることができる。
ィジタルフィルタと、ＦＩＲ型ディジタルフィルタとに
より、バックワードエンファシス回路が構成でき、回路
規模の削減を図ることができる。
【図１】この発明の基本構成を示すブロック図である。
【図２】この発明の一実施例の説明に用いるグラフであ
る。
る。
【図３】この発明の一実施例の説明に用いる波形図であ
る。
る。
【図４】この発明の一実施例のブロック図である。
【図５】この発明の他の実施例のブロック図である。
【図６】エンファシス回路の説明に用いる波形図であ
る。
る。
【図７】従来のフォワードエンファシス回路の一例のブ
ロック図である。
ロック図である。
【図８】従来のバックワードエンファシス回路の一例の
ブロック図である。
ブロック図である。
【図９】従来のバックワードエンファシス回路の説明に
用いる波形図である。
用いる波形図である。
２ ＦＩＲ型ディジタルフィルタ ３ 発散型のＩＩＲ型ディジタルフィルタ
Claims (1)
- 【請求項１】 発散型のＩＩＲ型ディジタルフィルタ
と、上記発散型のＩＩＲ型ディジタルフィルタの発散を
抑制するＦＩＲ型ディジタルフィルタとを縦続接続して
なるエンファシス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4046164A JPH05219475A (ja) | 1992-01-31 | 1992-01-31 | エンファシス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4046164A JPH05219475A (ja) | 1992-01-31 | 1992-01-31 | エンファシス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05219475A true JPH05219475A (ja) | 1993-08-27 |
Family
ID=12739377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4046164A Pending JPH05219475A (ja) | 1992-01-31 | 1992-01-31 | エンファシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05219475A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798954A (en) * | 1995-10-13 | 1998-08-25 | Ricoh Company, Ltd. | Digital filter device having a bit shifter unit |
-
1992
- 1992-01-31 JP JP4046164A patent/JPH05219475A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798954A (en) * | 1995-10-13 | 1998-08-25 | Ricoh Company, Ltd. | Digital filter device having a bit shifter unit |
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