JPH0521351B2 - - Google Patents
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- JPH0521351B2 JPH0521351B2 JP60216479A JP21647985A JPH0521351B2 JP H0521351 B2 JPH0521351 B2 JP H0521351B2 JP 60216479 A JP60216479 A JP 60216479A JP 21647985 A JP21647985 A JP 21647985A JP H0521351 B2 JPH0521351 B2 JP H0521351B2
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- Japan
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- region
- barrier
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- semiconductor substrate
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14831—Area CCD imagers
Landscapes
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- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は入射光に対応した信号電荷を発生する
感光画素を半導体基板上に設けた固体撮像装置に
係わり、特に感光画素と信号電荷を蓄積する蓄積
部周辺の構造に関する。
感光画素を半導体基板上に設けた固体撮像装置に
係わり、特に感光画素と信号電荷を蓄積する蓄積
部周辺の構造に関する。
CCDレジスタ等を用いた固体ラインセンサは、
カメラの自動焦点機構のイメージセンサや、
FAXのイメージセンサとして広く利用されてい
る。第５図は従来の固体ラインセンサの感光画素
付近の平面図、第６図は第５図のＡ線上の断面構
造図、第７図は第５図のＡ線上の電位分布図、第
８図は第５図のＢ面上の断面構造図、第９図は第
５図のＢ線上の電位分布図である。第５図〜第９
図において１００例えばＰ型Si基板、１はPN接
合型の画素、２はバリアゲート、３は信号電荷Ｑ
の蓄積部で、金属ゲート２，３は直流電圧が印加
されている。４は蓄積部３の信号電荷ＱのCCD
レジスタ５への転送を制御するシフトゲートであ
る。シフトゲート４下のＰ型不純物領域９は、電
荷の転送をスムーズに行うために電位段差を形成
する。６は蓄積部３の信号電荷をドレイン７へ排
出するための積分クリアゲート、８は電気的分離
を行なうためのP+型のチヤンネルストツパであ
る。
カメラの自動焦点機構のイメージセンサや、
FAXのイメージセンサとして広く利用されてい
る。第５図は従来の固体ラインセンサの感光画素
付近の平面図、第６図は第５図のＡ線上の断面構
造図、第７図は第５図のＡ線上の電位分布図、第
８図は第５図のＢ面上の断面構造図、第９図は第
５図のＢ線上の電位分布図である。第５図〜第９
図において１００例えばＰ型Si基板、１はPN接
合型の画素、２はバリアゲート、３は信号電荷Ｑ
の蓄積部で、金属ゲート２，３は直流電圧が印加
されている。４は蓄積部３の信号電荷ＱのCCD
レジスタ５への転送を制御するシフトゲートであ
る。シフトゲート４下のＰ型不純物領域９は、電
荷の転送をスムーズに行うために電位段差を形成
する。６は蓄積部３の信号電荷をドレイン７へ排
出するための積分クリアゲート、８は電気的分離
を行なうためのP+型のチヤンネルストツパであ
る。
次に上記構成の動作を説明する。第１０図は第
５図の各電極に印加される信号のパルスタイミン
グ図で、SHはシフトゲート４に、ICGはクリア
ゲート６に、φはCCDレジスタ５に印加される
パルスである、即ちの時点で積分クリアゲート
６を開いて蓄積部３の電荷を排出し、の時点で
信号電荷Ｑを蓄積部３に蓄積し、の時点でシフ
トゲート４開き、信号電荷をCCDレジスタ５へ
転送する。
５図の各電極に印加される信号のパルスタイミン
グ図で、SHはシフトゲート４に、ICGはクリア
ゲート６に、φはCCDレジスタ５に印加される
パルスである、即ちの時点で積分クリアゲート
６を開いて蓄積部３の電荷を排出し、の時点で
信号電荷Ｑを蓄積部３に蓄積し、の時点でシフ
トゲート４開き、信号電荷をCCDレジスタ５へ
転送する。
ところで以上のような構成では、信号電荷の蓄
積を蓄積部３で行なうため、光電変換で生じた電
荷以外の、空乏層内の発生再結合電流を主成分と
するにせの電流（暗電流）成分として、画素と蓄
積部の両者で発生した暗電流が含まれる。従来は
この暗電流が低照度時の感度を劣化させるほど大
きく、これを減少させることが必要となつてい
る。
積を蓄積部３で行なうため、光電変換で生じた電
荷以外の、空乏層内の発生再結合電流を主成分と
するにせの電流（暗電流）成分として、画素と蓄
積部の両者で発生した暗電流が含まれる。従来は
この暗電流が低照度時の感度を劣化させるほど大
きく、これを減少させることが必要となつてい
る。
本発明は上記実情に鑑みてなされたもので、暗
電流を減少させることにより、低照度時において
も高感度な固体撮像装置を提供しようとするもの
である。
電流を減少させることにより、低照度時において
も高感度な固体撮像装置を提供しようとするもの
である。
本発明は、半導体基板と、例えば該基板がＰ型
Siの時はPNP接合型の画素と、信号電荷を蓄積
するための蓄積部と、画素と蓄積部の間の信号電
荷の転送を制御するバリアゲートと、電荷転送部
と、蓄積部から電荷転送部へ信号電荷を転送する
シフトボードと、蓄積部の不要電荷を排出する積
分クリアゲートと、画素の過剰電荷を排出する障
壁部とを具備するものである。
Siの時はPNP接合型の画素と、信号電荷を蓄積
するための蓄積部と、画素と蓄積部の間の信号電
荷の転送を制御するバリアゲートと、電荷転送部
と、蓄積部から電荷転送部へ信号電荷を転送する
シフトボードと、蓄積部の不要電荷を排出する積
分クリアゲートと、画素の過剰電荷を排出する障
壁部とを具備するものである。
以下図面を参照して本発明の一実施例を説明す
る。第１図は同実施例の平面構造図、第２図は第
１図のＣ線上の断面構造図、第３図は同電位分布
図、第４図は第１図の電極印加パルスで、BGは
バリアゲート２への印加パルスである。なお本実
施例は前記従来例のものと対応させた場合の例で
あるから、対応個所には同一符号を付して説明を
省略し、特徴とする点の説明を行なう。本実施例
の特徴は、感光面素１の構造と、この画素１に隣
接して障壁部１０とドレイン１１が追加されたこ
とである。
る。第１図は同実施例の平面構造図、第２図は第
１図のＣ線上の断面構造図、第３図は同電位分布
図、第４図は第１図の電極印加パルスで、BGは
バリアゲート２への印加パルスである。なお本実
施例は前記従来例のものと対応させた場合の例で
あるから、対応個所には同一符号を付して説明を
省略し、特徴とする点の説明を行なう。本実施例
の特徴は、感光面素１の構造と、この画素１に隣
接して障壁部１０とドレイン１１が追加されたこ
とである。
画素１は、基板１００と同導電型のＰ型層（通
常高濃度）１２と、その下のＮ型層１３より形成
される。この構造では、画素１に電位の井戸がで
き、そこの電化は完全転送モードで転送される。
また障壁部１０も画素１と同様にＰ型層１２とＮ
型層１４で形成されているから、電位の井戸がで
き、またＮ型層１４の不純物濃度をＮ型層１３よ
り薄くすることにより、障壁部１０下の電位を画
素１下の電位より浅くしている。
常高濃度）１２と、その下のＮ型層１３より形成
される。この構造では、画素１に電位の井戸がで
き、そこの電化は完全転送モードで転送される。
また障壁部１０も画素１と同様にＰ型層１２とＮ
型層１４で形成されているから、電位の井戸がで
き、またＮ型層１４の不純物濃度をＮ型層１３よ
り薄くすることにより、障壁部１０下の電位を画
素１下の電位より浅くしている。
次に上記構成の動作例を、第３図及び第４図に
より説明する。まず始めに第４図のの時点で
BG（バリアゲート２）を閉じて、信号電荷の積
分を開始する。の期間に信号電荷は画素１に蓄
積される。積分期間が終了すると、バリアゲート
２をの時点で開いて、画素１の信号電荷を蓄積
部３に転送する。ただしの時点の前に、ICGゲ
ート６をの時点で閉じておく。最後にの時点
でシフトゲート４をクロツクパルスφに同期して
開き、信号電荷をCCDレジスタ５に転送する。
より説明する。まず始めに第４図のの時点で
BG（バリアゲート２）を閉じて、信号電荷の積
分を開始する。の期間に信号電荷は画素１に蓄
積される。積分期間が終了すると、バリアゲート
２をの時点で開いて、画素１の信号電荷を蓄積
部３に転送する。ただしの時点の前に、ICGゲ
ート６をの時点で閉じておく。最後にの時点
でシフトゲート４をクロツクパルスφに同期して
開き、信号電荷をCCDレジスタ５に転送する。
上記実施例によれば、信号電荷を画素１で蓄積
するため、蓄積部３で発生した暗電流がICGゲー
ト６で捨てられるから、蓄積部３で発生した暗電
流は信号成分に含まれない。また画素１を完全空
乏型の画素で形成しているので、信号電荷の画素
１からの転送が速やかに行なわれる。また本実施
例の画素１は画素表面がＰ型層で覆われているた
め、画素部の空乏層がSi−SiO2界面まで達しな
い。従つてSi−SiO2界面で発生する暗電流も非
常に低く抑えるこができる。また障壁部１０を画
素１と同様のPNP接合で形成しているため、障
壁部１０で発生する暗電流も低く抑えられる。
するため、蓄積部３で発生した暗電流がICGゲー
ト６で捨てられるから、蓄積部３で発生した暗電
流は信号成分に含まれない。また画素１を完全空
乏型の画素で形成しているので、信号電荷の画素
１からの転送が速やかに行なわれる。また本実施
例の画素１は画素表面がＰ型層で覆われているた
め、画素部の空乏層がSi−SiO2界面まで達しな
い。従つてSi−SiO2界面で発生する暗電流も非
常に低く抑えるこができる。また障壁部１０を画
素１と同様のPNP接合で形成しているため、障
壁部１０で発生する暗電流も低く抑えられる。
なお本発明は実施例のみに限られず種々の応用
が可能である。例えば構成のＰ型とＮ型を逆にし
た構成としてもよい。
が可能である。例えば構成のＰ型とＮ型を逆にし
た構成としてもよい。
以上説明した如く本発明によれば、画素が例え
ばPNP型の完全空乏型であるため、画素で発生
する暗電流を低レベルに抑えることができる。従
つて画素で発生した信号電荷を画素部で蓄積する
ことにより、信号電荷に含まれる暗電流成分を非
常に低く抑えることができる。また画素が完全空
乏型であるため、画素からの信号電荷の転送が速
やかに行なわれる。また画素部に過剰電荷を排出
するための障壁部を設けているため、画素の過剰
電荷が蓄積部に流入することが防げる。また障壁
部を例えばPNP接合で障壁をつくることにより、
障壁部から発生する暗電流も低く抑えられる。ま
た画素と電荷転送部との間に蓄積部と積分クリア
ゲートを設けることにより、積分時間の制御が容
易となるものである。また本発明においては、(イ)
低照度で電荷蓄積時間が長くなるときは、暗時出
力で抑えるために、低暗時出力の感光画素に信号
電荷を蓄積するし、(ロ)高照度で電荷蓄積時間を短
くしたいときは、蓄積部に電荷を蓄積して、蓄積
時間を小さくしようとするが、本発明では、バリ
アゲートをコントロールする構成だから、上記
(イ)、(ロ)の切り替えが行えるようになるものであ
る。また本発明にあつては、第３の不純物領域と
第２のドレイン領域との間は、これら領域の間に
あつて第２のドレイン領域より不純物濃度の薄い
第４の領域で隔離されるため、第３の不純物領域
と第２のドレイン領域の間の耐圧が向上し、した
がつてこの付近でブレークダウンが生じて感光画
素部に不要電荷が注入されたりの不都合が防止で
きるものである。
ばPNP型の完全空乏型であるため、画素で発生
する暗電流を低レベルに抑えることができる。従
つて画素で発生した信号電荷を画素部で蓄積する
ことにより、信号電荷に含まれる暗電流成分を非
常に低く抑えることができる。また画素が完全空
乏型であるため、画素からの信号電荷の転送が速
やかに行なわれる。また画素部に過剰電荷を排出
するための障壁部を設けているため、画素の過剰
電荷が蓄積部に流入することが防げる。また障壁
部を例えばPNP接合で障壁をつくることにより、
障壁部から発生する暗電流も低く抑えられる。ま
た画素と電荷転送部との間に蓄積部と積分クリア
ゲートを設けることにより、積分時間の制御が容
易となるものである。また本発明においては、(イ)
低照度で電荷蓄積時間が長くなるときは、暗時出
力で抑えるために、低暗時出力の感光画素に信号
電荷を蓄積するし、(ロ)高照度で電荷蓄積時間を短
くしたいときは、蓄積部に電荷を蓄積して、蓄積
時間を小さくしようとするが、本発明では、バリ
アゲートをコントロールする構成だから、上記
(イ)、(ロ)の切り替えが行えるようになるものであ
る。また本発明にあつては、第３の不純物領域と
第２のドレイン領域との間は、これら領域の間に
あつて第２のドレイン領域より不純物濃度の薄い
第４の領域で隔離されるため、第３の不純物領域
と第２のドレイン領域の間の耐圧が向上し、した
がつてこの付近でブレークダウンが生じて感光画
素部に不要電荷が注入されたりの不都合が防止で
きるものである。
第１図は本発明の一実施例の平面図、第２図は
そのＣ線上の断面図、第３図は同電位分布図、第
４図は同実施例で用いる信号波形図、第５図は従
来装置の平面図、第６図はそのＡ線上の断面図、
第７図は同電位分布図、第８図は第５図のＢ線上
の断面図、第９図は同電位分布図、第１０図は同
従来装置で用いる信号波形図である。 １……感光画素、２……バリアゲート、３……
蓄積部、４……シフトゲート、５……CCDレジ
スタ、６……積分クリアゲート、７……ドレイ
ン、１０……障壁部、１１……ドレイン、１２…
…P+層、１３……Ｎ型層、１４……Ｎ型層、１
００……半導体基板。
そのＣ線上の断面図、第３図は同電位分布図、第
４図は同実施例で用いる信号波形図、第５図は従
来装置の平面図、第６図はそのＡ線上の断面図、
第７図は同電位分布図、第８図は第５図のＢ線上
の断面図、第９図は同電位分布図、第１０図は同
従来装置で用いる信号波形図である。 １……感光画素、２……バリアゲート、３……
蓄積部、４……シフトゲート、５……CCDレジ
スタ、６……積分クリアゲート、７……ドレイ
ン、１０……障壁部、１１……ドレイン、１２…
…P+層、１３……Ｎ型層、１４……Ｎ型層、１
００……半導体基板。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板と、この基板上の感光画素と、こ
の感光画素に隣接し該画素で発生した信号電荷の
転送を制御するバリアゲートと、このバリアゲー
トに隣接し信号電荷を蓄積する蓄積部と、電荷を
排出するための第１のドレイン領域と、前記蓄積
部と第１のドレイン領域との間に設けられ電荷の
ドレイン領域への排出を制御する積分クリアゲー
トと、電荷転送部と、前記蓄積部から電荷転送部
への電荷の転送を制御するシフトゲートと、前記
感光画素と第２のドレイン領域との間に設けられ
電位障壁を形成する障壁部とを具備し、前記感光
画素は、前記半導体基板と同導電型で基板表面に
設けられた第１の不純物領域と、前記半導体基板
と逆導電型で前記第１の不純物領域の下方に接し
て設けられた第２の不純物領域とから形成され、
前記感光画素から信号電荷がすべて排出された状
態では第２の不純物領域がすべて空乏化されてな
り、前記障壁部は、前記半導体基板と同導電型で
あつて基板表面に前記第１の不純物領域と接する
ように設けられた第３の不純物領域と、前記半導
体基板と逆導電型で第３の不純物領域の下方に接
して設けられた第４の不純物領域とから形成さ
れ、前記第３の不純物領域と第２のドレイン領域
との間は、これら領域の間にあつて第２のドレイ
ン領域より不純物濃度の薄い第４の領域で隔離さ
れ、前記障壁部には完全空乏型の電位井戸がある
ことを特徴とする固体撮像装置。 ２ 前記バリアゲートは、閉じた状態となつて前
記感光画素に前記信号電荷を蓄積するように制御
することを特徴とする特許請求の範囲第１項に記
載の固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216479A JPS6276669A (ja) | 1985-09-30 | 1985-09-30 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216479A JPS6276669A (ja) | 1985-09-30 | 1985-09-30 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276669A JPS6276669A (ja) | 1987-04-08 |
| JPH0521351B2 true JPH0521351B2 (ja) | 1993-03-24 |
Family
ID=16689081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216479A Granted JPS6276669A (ja) | 1985-09-30 | 1985-09-30 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276669A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766961B2 (ja) * | 1988-10-07 | 1995-07-19 | 三菱電機株式会社 | 固体撮像素子 |
| JPH0810760B2 (ja) * | 1993-01-13 | 1996-01-31 | 日本電気株式会社 | 固体撮像装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5842370A (ja) * | 1981-09-07 | 1983-03-11 | Sharp Corp | 固体撮像装置 |
| JPS5976463A (ja) * | 1982-10-25 | 1984-05-01 | Toshiba Corp | 固体イメ−ジセンサ |
| JPS6065565A (ja) * | 1983-09-20 | 1985-04-15 | Toshiba Corp | 固体撮像素子 |
-
1985
- 1985-09-30 JP JP60216479A patent/JPS6276669A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5842370A (ja) * | 1981-09-07 | 1983-03-11 | Sharp Corp | 固体撮像装置 |
| JPS5976463A (ja) * | 1982-10-25 | 1984-05-01 | Toshiba Corp | 固体イメ−ジセンサ |
| JPS6065565A (ja) * | 1983-09-20 | 1985-04-15 | Toshiba Corp | 固体撮像素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6276669A (ja) | 1987-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |