JPH05211261A - Semiconductor device - Google Patents
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- JPH05211261A JPH05211261A JP4276294A JP27629492A JPH05211261A JP H05211261 A JPH05211261 A JP H05211261A JP 4276294 A JP4276294 A JP 4276294A JP 27629492 A JP27629492 A JP 27629492A JP H05211261 A JPH05211261 A JP H05211261A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置に係り、特
に実装時における半田付け性を良好とするためリードに
めっきが施されている半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device in which leads are plated to improve solderability during mounting.
【０００２】近年、半導体装置は多ピン化及び小型化が
要求されており、具体的には外部リードピッチが 0.5mm
で 300ピンを越えるパッケージや、外部リードピッチが
0.3mm或いは 0.4mmで 100ピンを越えるパッケージが開
発されている。In recent years, semiconductor devices are required to have a large number of pins and a small size. Specifically, the external lead pitch is 0.5 mm.
Package with more than 300 pins and external lead pitch
Packages with more than 100 pins in 0.3mm or 0.4mm have been developed.
【０００３】一方、半導体装置のリードには、実装時の
半田付け性を良好とするために導電性金属のめっき（半
田が一般的である）が行われている。上記のように半導
体装置の多ピン化，小型化が進んでくると、このめっき
の精度が半導体装置の小型化，信頼性に影響を及ぼすよ
うになる。On the other hand, the leads of a semiconductor device are plated with a conductive metal (solder is generally used) in order to improve solderability during mounting. As the number of pins of the semiconductor device increases and the miniaturization of the semiconductor device progresses as described above, the precision of the plating affects the miniaturization and reliability of the semiconductor device.
【０００４】従って、半導体装置の小型化，信頼性の向
上を図り得る導電性金属及びリード材料の選定が重要と
なる。Therefore, it is important to select the conductive metal and the lead material which can reduce the size of the semiconductor device and improve the reliability.
【０００５】[0005]
【従来の技術】従来、樹脂封止型の半導体装置のリード
は、材料に鉄（Ｆｅ）−ニッケル（Ｎｉ）合金（例えば
４２アロイ等）、または銅（Ｃｕ）合金を用いると共
に、その表面に実装性を良好とするために半田めっきを
施すのが一般的である。2. Description of the Related Art Conventionally, a lead of a resin-encapsulated semiconductor device uses an iron (Fe) -nickel (Ni) alloy (for example, 42 alloy) or a copper (Cu) alloy as a material and has a surface thereof. Solder plating is generally performed to improve the mountability.
【０００６】この半田めっきの厚さは、半導体装置のバ
ーンインでの耐熱性や、その後の保管性，耐候性等の問
題より５μｍ以上は必要である。また、めっき厚のばら
つきも考慮に入れると、結果的に実際の半田めっきの厚
さは５〜１５μｍとなってしまう。The thickness of the solder plating is required to be 5 μm or more in consideration of heat resistance during burn-in of the semiconductor device, storage stability thereafter, weather resistance and the like. Moreover, when the variation in the plating thickness is taken into consideration, the actual thickness of the solder plating is 5 to 15 μm.
【０００７】このばらつきは、多数のリードをリード加
工機にて所定形状に成形する場合、寸法精度を低下させ
る原因となり、延いては半導体装置の信頼性を低下させ
る原因となる。具体的には、成形されたリード形状にば
らつきが生じ、これに起因して実装基板に対して半田付
け不良が発生したり、隣接するリード間に短絡が発生し
てしまう。This variation causes a decrease in dimensional accuracy when a large number of leads are formed into a predetermined shape by a lead processing machine, and eventually a reliability of a semiconductor device. Specifically, variations in the shape of the molded leads occur, which results in defective soldering to the mounting substrate and short circuits between adjacent leads.
【０００８】そこで、従来の半田めっきに代わり、めっ
き厚が薄くても、半田めっきと同等の特性を持つパラジ
ウム（Ｐｄ）めっきが近年注目されてきている。このＰ
ｄめっきによれば、0.1 〜 1.5μｍの厚さで、半田めっ
きと同等の特性を得ることができる。Therefore, in place of the conventional solder plating, palladium (Pd) plating, which has the same characteristics as the solder plating even if the plating thickness is thin, has been receiving attention in recent years. This P
According to d plating, it is possible to obtain the same characteristics as solder plating with a thickness of 0.1 to 1.5 μm.
【０００９】しかし、通常用いられるリード材料（Ｆｅ
−Ｎｉ合金）にパラジウム（Ｐｄ）メッキ（0.1 〜1.5
μｍ）を施したリードを備える半導体装置に対して耐久
試験の一つである塩水噴霧試験を行なったところ、リー
ドの表面に赤錆が発生してしまった。この赤錆の発生に
よりリードは腐蝕し、半導体装置の信頼性は著しく低下
する。本発明者の実験によれば、赤錆の発生はＦｅ−Ｎ
ｉ合金内のＦｅに起因しているものと考えられる。However, the lead material (Fe
-Ni alloy) with palladium (Pd) plating (0.1 to 1.5
When a salt spray test, which is one of the endurance tests, was performed on a semiconductor device having a lead having a thickness of 100 μm), red rust was generated on the surface of the lead. Due to the generation of this red rust, the leads are corroded, and the reliability of the semiconductor device is significantly lowered. According to the experiment of the present inventor, the occurrence of red rust was Fe-N.
It is considered that this is due to Fe in the i alloy.
【００１０】また、本発明者は、この赤錆の発生を防止
するために、Ｆｅ−Ｎｉ合金のリード表面にニッケル
（Ｎｉ）めっきやすず（Ｓｎ）−ニッケル（Ｎｉ）合金
めっきによる下地層を形成し、その下地層の上にパラジ
ウム（Ｐｄ）めっきを施してみた。このような構造のリ
ードを備える半導体装置に対して、上記同様塩水噴霧試
験を行なったが、やはり赤錆は発生し、上記下地層は赤
錆防止には役立たなかった。In order to prevent the occurrence of red rust, the inventor of the present invention forms an underlayer on the lead surface of the Fe-Ni alloy by nickel (Ni) plating or tin (Sn) -nickel (Ni) alloy plating. Then, palladium (Pd) plating was applied on the underlayer. A salt water spray test was conducted on a semiconductor device having a lead having such a structure in the same manner as above, but red rust still occurred, and the underlayer did not help prevent red rust.
【００１１】更に、Ｃｕ合金のリードに0.1 〜0.5 μｍ
の厚さでパラジウム（Ｐｄ）めっきを施した場合、熱に
よるＣｕの拡散があるため、ニッケル（Ｎｉ）めっきや
Ｓｎ−Ｎｉ合金めっきによりパラジウム（Ｐｄ）めっき
の下地層を形成すると、パラジウム（Ｐｄ）めっきの機
能をある程度発揮させることができる。Furthermore, the Cu alloy lead has a thickness of 0.1 to 0.5 μm.
When the palladium (Pd) plating is performed with a thickness of 1.0 μm, Cu is diffused by heat. ) The function of plating can be exhibited to some extent.
【００１２】しかし、パッケージを構成する樹脂は改良
され、その熱膨張率が約１４×１０ -6/degに達している
にもかかわらず、リード材料として用いられるＣｕ合金
の熱膨張率は約１８×１０-6/degでパッケージを構成す
る樹脂より大きい。したがって、この熱膨張率の差によ
り、半導体装置が加熱されるときに樹脂パッケージ内で
発生する熱応力が大きくなり、半導体チップと各リード
を結ぶワイヤーが、リードとの接続部分で切断してしま
うおそれがある。However, the resin forming the package is improved.
And its coefficient of thermal expansion is about 14 × 10 -6has reached / deg
Nevertheless, Cu alloy used as lead material
Coefficient of thermal expansion is about 18 × 10-6Configure package with / deg
Larger than the resin. Therefore, due to this difference in coefficient of thermal expansion,
Inside the resin package when the semiconductor device is heated.
The generated thermal stress increases, and the semiconductor chip and each lead
The wire that connects the
There is a risk that
【００１３】[0013]
【発明が解決しようとする課題】そこで、本発明は、上
述したような問題を解決するためになされたものであ
り、詳しくは、パラジウム（Ｐｄ）膜の特性を生かし、
塩水噴霧試験での錆の発生を防止すると共に樹脂パッケ
ージ内で発生する熱応力をより小さくしようとするもの
である。その結果、信頼性を向上し得る半導体装置を提
供することを目的としている。Therefore, the present invention has been made in order to solve the above-mentioned problems, and more specifically, by utilizing the characteristics of the palladium (Pd) film,
It is intended to prevent the generation of rust in the salt spray test and to reduce the thermal stress generated in the resin package. As a result, it is an object to provide a semiconductor device which can improve reliability.
【００１４】[0014]
【課題を解決するための手段】上記課題を解決するため
に、本発明では、半導体チップと、半導体チップを搭載
するダイパッドと、半導体チップ及びダイパッドとを封
止したパッケージと、半導体チップと電気的に接続され
た複数のリードとを有する半導体装置において、各リー
ドが純度９９％以上の純ニッケル（Ｎｉ）からなるリー
ド本体と該リード本体上に形成されたパラジウム（Ｐ
ｄ）膜とから構成されるようにした。In order to solve the above problems, according to the present invention, a semiconductor chip, a die pad on which the semiconductor chip is mounted, a package in which the semiconductor chip and the die pad are sealed, and a semiconductor chip and electrical In a semiconductor device having a plurality of leads connected to each other, each lead is made of pure nickel (Ni) having a purity of 99% or more, and palladium (P
d) A film.
【００１５】[0015]
【作用】純ニッケル（Ｎｉ）のリード本体はＦｅを含ん
でおらず、塩水噴霧試験を施しても、リード上に錆の発
生はなかった。またニッケル（Ｎｉ）の熱膨張率は１３
×１０-6/degであり、樹脂パッケージの熱膨張率１４×
１０-6/degとの差は小さい。従って、半導体装置を加熱
したときに樹脂パッケージ内で発生する熱応力も小さ
い。The lead body of pure nickel (Ni) does not contain Fe, and no rust was generated on the lead even after the salt spray test. The coefficient of thermal expansion of nickel (Ni) is 13
× 10 -6 / deg, the coefficient of thermal expansion of the resin package is 14 ×
The difference with 10 -6 / deg is small. Therefore, the thermal stress generated in the resin package when the semiconductor device is heated is small.
【００１６】[0016]
【実施例】以下、本発明の実施例を説明する。図１は、
本発明の第一実施例に係る半導体装置１を示す断面図で
ある。図１において、半導体チップ２（例えば、ＬＳＩ
チップ）がダイパッド３にボンディングされ、リード４
がダイパッド３の両側に設けられている。各ワイヤ５の
第一の端部が半導体チップ２の電極パッドにボンディン
グされ、その第二の端部が対応する各リード４にボンデ
ィングされている。その結果、半導体チップ２とリード
４とは互いに電気的に接続される。半導体チップ２は樹
脂製のパッケージ６に封止されている。各リード４のパ
ッケージ６内部分をインナーリード部４ａといい、パッ
ケージ６の側壁から突出する部分を、アウタリード部４
ｂという。各リード４はリード本体４−１とリード本体
４−１上に形成されたパラジウム（Ｐｄ）膜７で構成さ
れている。ダイパッド３もまたダイパッド本体３−１と
ダイパッド本体３−１の表面に形成されたパラジウム
（Ｐｄ）膜７で構成されている。リード本体４−１及び
ダイパッド本体３−１は、純ニッケル製である。リード
本体４−１及びダイパッド本体３−１は、その表面にパ
ラジウム（Ｐｄ）膜７が形成されるようにパラジウム
（Ｐｄ）のめっきが施される。パラジウム（Ｐｄ）膜７
の厚さは0.1 〜0.5 μｍである。ここで、リード本体４
−１及びダイパッド本体３−１をつくる純ニッケル（Ｎ
ｉ）とは、９９％以上の純度を有するニッケルをいう。
以下この純ニッケルを単にニッケル（Ｎｉ）という。ニ
ッケル（Ｎｉ）とパラジウム（Ｐｄ）との接合性は良好
であり、パラジウム（Ｐｄ）膜７はリード本体４−１及
びダイパッド本体３−１に強固に形成されている。EXAMPLES Examples of the present invention will be described below. Figure 1
1 is a sectional view showing a semiconductor device 1 according to a first embodiment of the present invention. In FIG. 1, a semiconductor chip 2 (for example, an LSI
Chip) is bonded to the die pad 3 and leads 4
Are provided on both sides of the die pad 3. The first end of each wire 5 is bonded to the electrode pad of the semiconductor chip 2, and the second end thereof is bonded to the corresponding lead 4. As a result, the semiconductor chip 2 and the leads 4 are electrically connected to each other. The semiconductor chip 2 is sealed in a resin package 6. The portion of each lead 4 inside the package 6 is called an inner lead portion 4a, and the portion protruding from the side wall of the package 6 is the outer lead portion 4a.
It is called b. Each lead 4 is composed of a lead body 4-1 and a palladium (Pd) film 7 formed on the lead body 4-1. The die pad 3 is also composed of a die pad body 3-1 and a palladium (Pd) film 7 formed on the surface of the die pad body 3-1. The lead body 4-1 and the die pad body 3-1 are made of pure nickel. The lead body 4-1 and the die pad body 3-1 are plated with palladium (Pd) so that the palladium (Pd) film 7 is formed on the surfaces thereof. Palladium (Pd) film 7
Has a thickness of 0.1 to 0.5 μm. Here, the lead body 4
-1 and die pad body 3-1 pure nickel (N
i) refers to nickel having a purity of 99% or higher.
Hereinafter, this pure nickel is simply referred to as nickel (Ni). The bondability between nickel (Ni) and palladium (Pd) is good, and the palladium (Pd) film 7 is firmly formed on the lead body 4-1 and the die pad body 3-1.
【００１７】上記構造の半導体装置１は次のように製造
される。The semiconductor device 1 having the above structure is manufactured as follows.
【００１８】図２に示すようなリードフレームが半導体
装置１の製造に用いられる。図２において、リードフレ
ーム１０はリード部１１、ダイパッド部１２、タイバー
１３及び外枠部１４にて構成される。このリードフレー
ム１０はニッケル（Ｎｉ）製である。本発明は１００ピ
ン以上の半導体装置に適用可能であるが、簡単のため
に、図２に示すリードフレーム１０のリード部１１は単
に６ピンである。A lead frame as shown in FIG. 2 is used for manufacturing the semiconductor device 1. In FIG. 2, the lead frame 10 includes a lead portion 11, a die pad portion 12, a tie bar 13, and an outer frame portion 14. The lead frame 10 is made of nickel (Ni). The present invention can be applied to a semiconductor device having 100 or more pins, but for simplicity, the lead portion 11 of the lead frame 10 shown in FIG. 2 has only 6 pins.
【００１９】図２に示すリードフレーム１０は、パラジ
ウム（Ｐｄ）のめっき槽に浸漬され、パラジウム（Ｐ
ｄ）の電気メッキが行なわれる。その結果、図３に示す
ようにリードフレーム１０の全面にパラジウム（Ｐｄ）
がめっきされ、パラジウム（Ｐｄ）膜７が、リードフレ
ーム１０上に形成される。図３において、パラジウム
（Ｐｄ）膜７は点でおおわれた領域で示されている。パ
ラジウム（Ｐｄ）膜７の厚さはめっき時間を制御するこ
とによって、0.1 〜1.5 μｍの範囲内に制御される。次
に、半導体チップ２がダイパッド部１２の表面にボンデ
ィングされ、ワイヤ５がワイヤボンディング工程で、各
リード部１１と半導体チップ２の対応する電極パッドと
の間にボンディングされる。The lead frame 10 shown in FIG. 2 is dipped in a palladium (Pd) plating bath to form palladium (Pd).
The electroplating of d) is performed. As a result, as shown in FIG. 3, palladium (Pd) was formed on the entire surface of the lead frame 10.
Is plated, and a palladium (Pd) film 7 is formed on the lead frame 10. In FIG. 3, the palladium (Pd) film 7 is shown as a dotted area. The thickness of the palladium (Pd) film 7 is controlled within the range of 0.1 to 1.5 μm by controlling the plating time. Next, the semiconductor chip 2 is bonded to the surface of the die pad portion 12, and the wire 5 is bonded between each lead portion 11 and the corresponding electrode pad of the semiconductor chip 2 in the wire bonding process.
【００２０】半導体チップ２及びワイヤ５が搭載された
リードフレーム１０が成型機の金型内にセットされる。
成型機は所定の温度にて金型内に樹脂を注入し、半導体
チップ２及びダイパッド部１２を封入するように金型内
で図５に示すような樹脂製のパッケージ６が形成され
る。そして、パッケージ６が設けられたリードフレーム
１０が金型から取り出される。The lead frame 10 on which the semiconductor chip 2 and the wires 5 are mounted is set in the mold of the molding machine.
The molding machine injects resin into a mold at a predetermined temperature, and a resin package 6 as shown in FIG. 5 is formed in the mold so as to encapsulate the semiconductor chip 2 and the die pad portion 12. Then, the lead frame 10 provided with the package 6 is taken out from the mold.
【００２１】パッケージ６が設けられたリードフレーム
１０がリード加工機にセットされる。リード加工機は、
タイバー１３及び外枠部１４を切断する。タイバー１３
及び外枠部１４の切断により、パッケージ６から突出す
るリード４と、パッケージ６内のダイパッド３が形成さ
れる。リード４は、リード加工機により所定形状に曲げ
られる。その結果、図１及び図６に示すような半導体装
置１が完成する。上記製造工程において、リードフレー
ム１０がパラジウム（Ｐｄ）にてめっきされた後にタイ
バー１３及び外枠部１４が切断により除去される。した
がって、タイバー１３の切断面及び各リード４先端の切
断面４ｃはパラジウム（Ｐｄ）によって覆われていな
い。The lead frame 10 provided with the package 6 is set in the lead processing machine. The lead processing machine
The tie bar 13 and the outer frame portion 14 are cut. Tie bar 13
By cutting the outer frame portion 14, the leads 4 protruding from the package 6 and the die pad 3 in the package 6 are formed. The lead 4 is bent into a predetermined shape by a lead processing machine. As a result, the semiconductor device 1 as shown in FIGS. 1 and 6 is completed. In the above manufacturing process, the tie bar 13 and the outer frame portion 14 are removed by cutting after the lead frame 10 is plated with palladium (Pd). Therefore, the cut surface of the tie bar 13 and the cut surface 4c at the tip of each lead 4 are not covered with palladium (Pd).
【００２２】上述したような半導体装置では、半田膜と
ほぼ同様の特性をもつパラジウム（Ｐｄ）膜７が各リー
ド４のリード本体４−１表面に形成される。パラジウム
（Ｐｄ）膜７の厚さは0.1 〜1.5 μｍで５−１５μｍあ
る半田膜の厚さより小さい。従って、リード４は、半田
膜で被覆された従来のリードにくらべて容易に曲げるこ
とができる。その結果、リード４の寸法精度が上がり、
隣接するリードが接触することが防止され、半導体装置
の信頼性が向上する。In the semiconductor device as described above, the palladium (Pd) film 7 having substantially the same characteristics as the solder film is formed on the surface of the lead body 4-1 of each lead 4. The thickness of the palladium (Pd) film 7 is 0.1 to 1.5 μm, which is smaller than the thickness of the solder film of 5 to 15 μm. Therefore, the lead 4 can be bent more easily than the conventional lead coated with the solder film. As a result, the dimensional accuracy of the lead 4 is improved,
Contact between adjacent leads is prevented, and the reliability of the semiconductor device is improved.
【００２３】一般に、ダイパッドは銀（Ａｇ）めっきさ
れる。しかし、銀（Ａｇ）の硫化が発生したり、マイグ
レーションが劣るという問題がある。一方、パラジウム
（Ｐｄ）膜７がダイパッド本体３−１の表面に形成され
る場合、パラジウム（Ｐｄ）の硫化は発生せず、また銀
（Ａｇ）に比べてマイグレーションは優れている。従っ
て、半導体チップ２はダイパッド３上に安定状態でい
る。Generally, the die pad is silver (Ag) plated. However, there are problems that sulfuration of silver (Ag) occurs and migration is inferior. On the other hand, when the palladium (Pd) film 7 is formed on the surface of the die pad main body 3-1, the sulfuration of palladium (Pd) does not occur, and the migration is superior to that of silver (Ag). Therefore, the semiconductor chip 2 is on the die pad 3 in a stable state.
【００２４】また、ニッケル（Ｎｉ）及びパラジウム
（Ｐｄ）の熱膨張率は夫々約１３×１０-6/deg及び１２
×１０-6/degである。パッケージを形成する樹脂の熱膨
張率は約１４×１０-6/degである。即ち、リード本体４
−１、ダイパッド本体３−１及びパッケージ６の熱膨張
率は類似している。したがって、半導体装置１が加熱さ
れても（例えば成型機内で）、パラジウム膜７はリード
本体４−１及びダイパッド本体３−１から剥がれること
はない。更に半導体装置１が加熱された状態においてパ
ッケージ６内の熱応力も小さい。従って、ワイヤ５及び
パッケージ６が切断したり割れたりすることが防止され
る。The coefficients of thermal expansion of nickel (Ni) and palladium (Pd) are about 13 × 10 -6 / deg and 12 respectively.
× 10 −6 / deg. The coefficient of thermal expansion of the resin forming the package is about 14 × 10 −6 / deg. That is, the lead body 4
-1, the die pad body 3-1, and the package 6 have similar thermal expansion coefficients. Therefore, even if the semiconductor device 1 is heated (for example, in the molding machine), the palladium film 7 does not peel off from the lead body 4-1 and the die pad body 3-1. Further, the thermal stress in the package 6 is small when the semiconductor device 1 is heated. Therefore, the wire 5 and the package 6 are prevented from being cut or broken.
【００２５】本発明においては、ニッケル（Ｎｉ）製の
ダイパッド本体３−１は必ずしもパラジウム（Ｐｄ）に
てめっきされる必要はない。ダイパッド本体３−１が銀
（Ａｇ）めっきされた半導体装置でも通常に動作し得
る。ただし、ダイパッド本体３−１がパラジウム（Ｐ
ｄ）めっきされた半導体装置の特性の方が優れている。In the present invention, the die pad body 3-1 made of nickel (Ni) does not necessarily have to be plated with palladium (Pd). A semiconductor device in which the die pad body 3-1 is plated with silver (Ag) can also operate normally. However, the die pad body 3-1 is palladium (P
d) The characteristics of the plated semiconductor device are better.
【００２６】複数の種類の半導体装置に対して塩水噴試
験を行った。この塩水噴霧試験では、５±１％の塩化ナ
トリウム水溶液が各種の半導体装置に、３５℃にて所定
の試験時間だけ噴霧された。次の種類の半導体装置が試
験された。A salt water spray test was conducted on a plurality of types of semiconductor devices. In this salt spray test, 5 ± 1% sodium chloride aqueous solution was sprayed on various semiconductor devices at 35 ° C. for a predetermined test time. The following types of semiconductor devices have been tested.
【００２７】(1) リード本体が半田めっきされた第一タ
イプの半導体装置（従来タイプ） (2) ４２合金製のリード本体がパラジウム（Ｐｄ）めっ
きされた第二タイプの半導体装置（従来タイプ） (3) 銅合金製のリード本体がパラジウム（Ｐｄ）めっき
された第三タイプの半導体装置（従来タイプ） (4) ニッケル（Ｎｉ）製のリード本体がパラジウム（Ｐ
ｄ）めっきされた第四タイプの半導体装置（本発明） 次表に示すような塩水噴霧テストの結果が得られた。(1) First type semiconductor device having lead body solder-plated (conventional type) (2) Second type semiconductor device having lead body made of 42 alloy plated with palladium (Pd) (conventional type) (3) Third type semiconductor device (conventional type) in which the lead body made of copper alloy is plated with palladium (Pd) (4) The lead body made of nickel (Ni) is made of palladium (Pd)
d) Plated fourth type semiconductor device (invention) The results of the salt spray test as shown in the following table were obtained.
【００２８】[0028]
【表１】 [Table 1]
【００２９】第二及び第三タイプの半導体装置では、図
７に示すタイバーの切断面Ｐ1 、各リード先端の切断面
Ｐ2 、リード成形工程でついた傷Ｐ3 やクラックＰ4 で
錆が発生した。パラジウム（Ｐｄ）の膜の薄い箇所でも
錆が発生した。錆は各リード先端の切断面Ｐ2 で顕著に
表わされた。In the semiconductor devices of the second and third types, rust is caused by the cut surface P 1 of the tie bar shown in FIG. 7, the cut surface P 2 of each lead tip, the scratch P 3 and the crack P 4 formed in the lead forming process. Occurred. Rust also occurred in a thin portion of the palladium (Pd) film. Rust was prominently shown on the cut surface P 2 at the tip of each lead.
【００３０】上記表に示すように、第四タイプの半導体
装置はさびなかった。これは、鉄（Ｆｅ）を含まないニ
ッケル（Ｎｉ）製のリード本体であるから、リードがさ
びなかったと考えられる。As shown in the above table, the fourth type semiconductor device did not rust. Since this is a lead body made of nickel (Ni) containing no iron (Fe), it is considered that the lead did not rust.
【００３１】第一の実施例によれば、リード本体４−１
及びダイパッド本体３−１がニッケル（Ｎｉ）にてつく
られ、そのリード本体４−１及びダイパッド本体３−１
上にパラジウム（Ｐｄ）膜が形成される。このリード及
びダイパッドの構成により、パラジウム（Ｐｄ）の特性
を有効に機能させつつ半導体装置の信頼性を向上させる
ことができる。According to the first embodiment, the lead body 4-1
Also, the die pad body 3-1 is made of nickel (Ni), and its lead body 4-1 and die pad body 3-1.
A palladium (Pd) film is formed on top. With the configuration of the leads and the die pad, it is possible to improve the reliability of the semiconductor device while allowing the characteristics of palladium (Pd) to effectively function.
【００３２】図８及び図９を参照して本発明の第二実施
例について説明する。A second embodiment of the present invention will be described with reference to FIGS.
【００３３】図８は第二の実施例に係る半導体装置を製
造する際使用されるリードフレーム１０を示す。図８に
おいて、ニッケル（Ｎｉ）製のリードフレーム１０が部
分的にパラジウム（Ｐｄ）でめっきされている。パラジ
ウム膜２１が、リード部１１のリード４を回路基板に半
田付けする際に半田が接触する部位に形成される。パラ
ジウム膜２２がリードフレーム１０のダイパッド部１２
に形成される。パラジウム膜２１，２２の厚さは0.1 〜
1.5 μｍの範囲である。銀（Ａｇ）又は金（Ａｕ）製の
めっき膜２３がワイヤ５がボンディングされるべき各リ
ード部１１の先端に形成されている。このめっき膜２３
が銀（Ａｇ）で形成される場合、その膜厚は1.0 〜10.0
μｍであり、金（Ａｕ）で形成される場合は、その膜厚
は0.1 〜1.5 μｍである。FIG. 8 shows a lead frame 10 used in manufacturing the semiconductor device according to the second embodiment. In FIG. 8, a lead frame 10 made of nickel (Ni) is partially plated with palladium (Pd). The palladium film 21 is formed at a portion where the solder comes into contact when the leads 4 of the lead portion 11 are soldered to the circuit board. The palladium film 22 is the die pad portion 12 of the lead frame 10.
Formed in. The thickness of the palladium films 21 and 22 is 0.1-
It is in the range of 1.5 μm. A plating film 23 made of silver (Ag) or gold (Au) is formed at the tip of each lead portion 11 to which the wire 5 is to be bonded. This plating film 23
When is made of silver (Ag), its film thickness is 1.0-10.0
.mu.m, and when formed of gold (Au), the film thickness is 0.1 to 1.5 .mu.m.
【００３４】パラジウム膜２１，２２を形成すべき部位
が露出するようにリードフレーム１０をマスキングし、
このマスキングされたリードフレーム１０がパラジウム
めっきされる。その結果、パラジウム膜２１，２２が、
図８に示すようにリードフレーム１０上に部分的に形成
される。その後、リード部の先端が露出するようにリー
ドフレーム１０を再度マスキングし、このマスキングさ
れたリードフレーム１０を銀（Ａｇ）又は金（Ａｕ）め
っきする。その結果、リード部１１の先端にめっき膜２
３が形成される。The lead frame 10 is masked so that the portions where the palladium films 21 and 22 are to be formed are exposed,
This masked lead frame 10 is plated with palladium. As a result, the palladium films 21 and 22 are
As shown in FIG. 8, it is partially formed on the lead frame 10. After that, the lead frame 10 is masked again so that the tips of the lead portions are exposed, and the masked lead frame 10 is plated with silver (Ag) or gold (Au). As a result, the plating film 2 is formed on the tip of the lead portion 11.
3 is formed.
【００３５】図８に示すリードフレームを用いることに
より、上述した第一の実施例と同様のプロセスに従って
半導体装置が製造される。その結果、図９に示すような
半導体装置が得られる。By using the lead frame shown in FIG. 8, a semiconductor device is manufactured according to the same process as that of the first embodiment described above. As a result, a semiconductor device as shown in FIG. 9 is obtained.
【００３６】第二の実施例においては、第一の実施例と
同様の利点が得られると共に、更に、パラジウム膜２
１，２２に使用されるパラジウムの量が減る。従って、
半導体装置の製造コストを下げることができる。In the second embodiment, the same advantages as in the first embodiment are obtained, and further, the palladium film 2 is used.
The amount of palladium used for 1,22 is reduced. Therefore,
The manufacturing cost of the semiconductor device can be reduced.
【００３７】図１０及び図１１を参照して本発明の第三
実施例を説明する。A third embodiment of the present invention will be described with reference to FIGS.
【００３８】図１０は第三の実施例に係る半導体装置を
製造する際に使用するリードフレームを示す。図１０に
おいて、リード部３３の端部がリードフレーム３１の外
枠部３５から分離されている。リード部３２及びダイパ
ッド部３４は外枠部３５に接合する。タイバー３２によ
って支持されている。ニッケル（Ｎｉ）製のリードフレ
ーム１０の全面がパラジウム（Ｐｄ）めっきされる。FIG. 10 shows a lead frame used in manufacturing the semiconductor device according to the third embodiment. In FIG. 10, the end portion of the lead portion 33 is separated from the outer frame portion 35 of the lead frame 31. The lead portion 32 and the die pad portion 34 are joined to the outer frame portion 35. It is supported by tie bars 32. The entire surface of the lead frame 10 made of nickel (Ni) is plated with palladium (Pd).
【００３９】図１０に示すリードフレーム３１を使用す
ることにより、第一の実施例と同様のプロセスに従って
図１１に示すような半導体装置が製造される。即ち、各
リード４の先端には切断面はなく、各リード４の先端は
パラジウム（Ｐｄ）によって覆われる。この場合、タイ
バー３２の各切断面はパラジウム（Ｐｄ）によって覆わ
れない。By using the lead frame 31 shown in FIG. 10, a semiconductor device as shown in FIG. 11 is manufactured according to the same process as in the first embodiment. That is, the tip of each lead 4 has no cut surface, and the tip of each lead 4 is covered with palladium (Pd). In this case, each cut surface of the tie bar 32 is not covered with palladium (Pd).
【００４０】第三の実施例では、第一の実施例と同様の
利点が得られると共に、更に、リードフレーム３１の面
積が減る。従って、リードフレーム３１の不要部分の量
及びめっきすべきパラジウム（Ｐｄ）の量が減り、半導
体装置の製造コストを低減することができる。The third embodiment has the same advantages as the first embodiment and further reduces the area of the lead frame 31. Therefore, the amount of unnecessary portions of the lead frame 31 and the amount of palladium (Pd) to be plated are reduced, and the manufacturing cost of the semiconductor device can be reduced.
【００４１】図１２及び図１３を参照して本発明の第四
の実施例を説明する。A fourth embodiment of the present invention will be described with reference to FIGS.
【００４２】図１２は第四実施例に係る半導体装置の製
造に使用されるリードフレームを示す。図１２におい
て、リード部材４３を支持するタイバーがない。リード
部４３は外枠部４２からその内側に突出している。リー
ドフレーム４１にタイバーがないので、リードの間隔を
減らすことができる。従って、半導体装置のリード数
（ピン数）を増加することができる。ニッケル（Ｎｉ）
製のリードフレーム４１の全面がパラジウム（Ｐｄ）め
っきされる。FIG. 12 shows a lead frame used for manufacturing the semiconductor device according to the fourth embodiment. In FIG. 12, there is no tie bar that supports the lead member 43. The lead portion 43 projects inward from the outer frame portion 42. Since the lead frame 41 does not have a tie bar, the lead interval can be reduced. Therefore, the number of leads (number of pins) of the semiconductor device can be increased. Nickel (Ni)
The entire surface of the lead frame 41 made of palladium is plated with palladium (Pd).
【００４３】図１２に示されるリードフレーム４１を使
用することにより、第一の実施例と同様のプロセスに従
って図１３に示す半導体装置が製造される。即ち、タイ
バーの切断面はなく、各リード４の先端４ｃはパラジウ
ム（Ｐｄ）にて被覆されない。By using the lead frame 41 shown in FIG. 12, the semiconductor device shown in FIG. 13 is manufactured according to the same process as in the first embodiment. That is, there is no cut surface of the tie bar, and the tips 4c of the leads 4 are not covered with palladium (Pd).
【００４４】第四の実施例では、第一の実施例と同様の
利点が得られると共に、更に、第三の実施例と同様に、
リートフレーム４１の不要部分の量及び、めっきすべき
パラジウム（Ｐｄ）の量が減る。従って、半導体装置の
製造コストを低減させることができる。The fourth embodiment has the same advantages as the first embodiment, and further, like the third embodiment,
The amount of unnecessary portions of the lead frame 41 and the amount of palladium (Pd) to be plated are reduced. Therefore, the manufacturing cost of the semiconductor device can be reduced.
【００４５】上記第三及び第四の実施例では、第二の実
施例と同様にリードフレーム３１，４１を部分的にパラ
ジウム（Ｐｄ）でめっきすることも可能である。In the third and fourth embodiments, the lead frames 31, 41 can be partially plated with palladium (Pd) as in the second embodiment.
【００４６】本発明は上記実施例に限定されることな
く、適宜その変形例は可能である。The present invention is not limited to the above-mentioned embodiments, and modifications thereof can be appropriately made.
【００４７】[0047]
【発明の効果】上述の如く本発明によれば、リードの成
形性が良好とあり、成形したリードの形状のばらつきの
発生を防止することができ、また隣接するリード同士が
短絡することもなくなり、かつリードに錆が発生するこ
ともないため半導体装置の信頼性を向上させることがで
きる等の特長を有する。As described above, according to the present invention, the moldability of the leads is good, it is possible to prevent the occurrence of variations in the shape of the molded leads, and the adjacent leads are not short-circuited. In addition, since the lead is not rusted, the reliability of the semiconductor device can be improved.
【図１】本発明の第一の実施例に係る半導体装置を示す
断面図である。FIG. 1 is a sectional view showing a semiconductor device according to a first embodiment of the present invention.
【図２】図１に示す半導体装置を製造する際に使用する
リードフレームを示す平面図である。FIG. 2 is a plan view showing a lead frame used when manufacturing the semiconductor device shown in FIG.
【図３】パラジウムがめっきされたリードフレームを示
す平面図である。FIG. 3 is a plan view showing a lead frame plated with palladium.
【図４】半導体チップとワイヤがボンディングされたリ
ードフレームを示す平面図である。FIG. 4 is a plan view showing a lead frame to which a semiconductor chip and wires are bonded.
【図５】半導体チップを封止したパッケージが設けられ
たリードフレームを示す平面図である。FIG. 5 is a plan view showing a lead frame provided with a package in which a semiconductor chip is sealed.
【図６】半導体装置の完成品を示す図である。FIG. 6 is a diagram showing a completed semiconductor device.
【図７】半導体装置のリードにおける赤錆が発生する部
位を示す図である。FIG. 7 is a diagram showing a portion where red rust occurs in a lead of a semiconductor device.
【図８】本発明の第二実施例に係る半導体装置を製造す
る際に使用するリードフレームを示す平面図である。FIG. 8 is a plan view showing a lead frame used in manufacturing a semiconductor device according to a second embodiment of the present invention.
【図９】本発明の第二の実施例に係る半導体装置を示す
断面図である。FIG. 9 is a sectional view showing a semiconductor device according to a second embodiment of the present invention.
【図１０】本発明の第三の実施例に係る半導体装置の製
造に使用されるリードフレームを示す平面図である。FIG. 10 is a plan view showing a lead frame used for manufacturing a semiconductor device according to a third embodiment of the invention.
【図１１】本発明の第三の実施例に係る半導体装置を示
す部分断面図である。FIG. 11 is a partial sectional view showing a semiconductor device according to a third embodiment of the present invention.
【図１２】本発明の第四の実施例に係る半導体装置の製
造に使用されるリードフレームを示す平面図である。FIG. 12 is a plan view showing a lead frame used for manufacturing a semiconductor device according to a fourth embodiment of the invention.
【図１３】本発明の第四の実施例に係る半導体装置を示
す部分断面図である。FIG. 13 is a partial cross-sectional view showing a semiconductor device according to a fourth embodiment of the present invention.
１，２０．３０，４０ 半導体装置 ２ 半導体チップ ３ ダイパッド ３-1 ダイパッド本体 ４ リード ４-1 リード本体 ４ａ インナーリード部 ４ｂ アウターリード部 ５ ワイヤ ６ パッケージ ７，２１，２２ Ｐｄ膜 １０，３１，４１ リードフレーム １１，３３，４３ リード部 １２，３４，４４ ダイパッド部 １３，３２ タイバー １４，４２ 外枠部 1,20.30,40 Semiconductor device 2 Semiconductor chip 3 Die pad 3-1 Die pad body 4 Lead 4-1 Lead body 4a Inner lead part 4b Outer lead part 5 Wire 6 Package 7,21,22 Pd film 10,31,41 Lead frame 11,33,43 Lead part 12,34,44 Die pad part 13,32 Tie bar 14,42 Outer frame part
───────────────────────────────────────────────────── フロントページの続き (72)発明者 薗 陸郎 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Rikuro Sono 1015 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Fujitsu Limited
Claims (7)
搭載するダイパッド（３）と、半導体チップ（２）とダ
イパッドとを封止したパッケージ（６）と、半導体チッ
プ（２）と電気的に接続され、パッケージ（６）から突
出する複数のリード（４）を有する半導体装置におい
て、 各リードは純度９９％以上の純ニッケル（Ｎｉ）からな
るリード本体（４−１）と該リード本体（４−１）上に
形成されたパラジウム（Ｐｄ）の膜（７）とから構成さ
れることを特徴とする半導体装置。1. A semiconductor chip (2), a die pad (3) on which the semiconductor chip is mounted, a package (6) encapsulating the semiconductor chip (2) and the die pad, and a semiconductor chip (2) electrically. In a semiconductor device having a plurality of leads (4) connected to each other and protruding from a package (6), each lead includes a lead body (4-1) made of pure nickel (Ni) having a purity of 99% or more, and the lead body (4). -1) A semiconductor device comprising a palladium (Pd) film (7) formed on the above.
ともリード（４）を回路基板に半田付けする際に半田が
接触すべきリード本体（４−１）の部位にパラジウム
（Ｐｄ）膜（７）が形成されたことを特徴とする半導体
装置。2. The semiconductor device according to claim 1, wherein at least the lead (4) is soldered to the circuit board, and a palladium (Pd) film (7) is provided at a portion of the lead body (4-1) which the solder should contact. A semiconductor device comprising:
ジウム（Ｐｄ）膜（７）が形成された後に形成されたリ
ード（７）の切断面（Ｐ１，Ｐ２）を除き、該リード本
体（４−１）の全面にパラジウム（Ｐｄ）膜（７）が形
成されたことを特徴とする半導体装置。3. The semiconductor device according to claim 1, wherein the lead body (4) except for the cut surfaces (P1, P2) of the lead (7) formed after the palladium (Pd) film (7) is formed. A semiconductor device having a palladium (Pd) film (7) formed on the entire surface of (-1).
置において、該ダイパッド（３）が純度９９％以上の純
ニッケル（Ｎｉ）からなるダイパッド本体（３−１）と
該ダイパッド本体（３−１）上に形成されたパラジウム
（Ｐｄ）膜（７）とから構成されたことを特徴とする半
導体装置。4. The semiconductor device according to claim 1, wherein the die pad (3) is made of pure nickel (Ni) having a purity of 99% or more, and the die pad body (3-). 1) A semiconductor device comprising a palladium (Pd) film (7) formed on the semiconductor device.
ッド（３）上の半導体チップ（２）に接続されたワイヤ
（５）がボンディングされるべきリード本体（４−１）
の部位に銀（Ａｇ）又は金（Ａｕ）からなる膜（２３）
が形成されたことを特徴とする半導体装置。5. The semiconductor device according to claim 4, wherein the wire (5) connected to the semiconductor chip (2) on the die pad (3) is to be bonded to the lead body (4-1).
(23) made of silver (Ag) or gold (Au) at the site
A semiconductor device comprising:
パラジウム（Ｐｄ）膜（７）がダイパッド本体（３−
１）の全面に形成されたことを特徴とする半導体装置。6. The semiconductor device according to claim 4 or 5,
The palladium (Pd) film (7) is attached to the die pad body (3-
A semiconductor device formed on the entire surface of 1).
て、パッケージ（６）は純ニッケル（Ｎｉ）に近似した
熱膨張率を有することを特徴とする半導体装置。7. The semiconductor device according to claim 1, wherein the package (6) has a coefficient of thermal expansion close to that of pure nickel (Ni).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4276294A JPH05211261A (en) | 1991-10-14 | 1992-10-14 | Semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26466591 | 1991-10-14 | ||
| JP3-264665 | 1991-10-14 | ||
| JP4276294A JPH05211261A (en) | 1991-10-14 | 1992-10-14 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211261A true JPH05211261A (en) | 1993-08-20 |
Family
ID=26546613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4276294A Withdrawn JPH05211261A (en) | 1991-10-14 | 1992-10-14 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05211261A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003078097A (en) * | 2001-06-19 | 2003-03-14 | Sumitomo Metal Mining Co Ltd | Lead frame and manufacturing method therefor |
| CN1312748C (en) * | 2000-02-18 | 2007-04-25 | 株式会社日立制作所 | Method for mfg. semiconductor integrated circuit device |
| JP2021015936A (en) * | 2019-07-16 | 2021-02-12 | Tdk株式会社 | Electronic component package |
-
1992
- 1992-10-14 JP JP4276294A patent/JPH05211261A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1312748C (en) * | 2000-02-18 | 2007-04-25 | 株式会社日立制作所 | Method for mfg. semiconductor integrated circuit device |
| JP2003078097A (en) * | 2001-06-19 | 2003-03-14 | Sumitomo Metal Mining Co Ltd | Lead frame and manufacturing method therefor |
| JP2021015936A (en) * | 2019-07-16 | 2021-02-12 | Tdk株式会社 | Electronic component package |
| US11721618B2 (en) | 2019-07-16 | 2023-08-08 | Tdk Corporation | Electronic component package |
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