JPH05207221A - リニアセンサ駆動回路 - Google Patents
リニアセンサ駆動回路Info
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- JPH05207221A JPH05207221A JP3706792A JP3706792A JPH05207221A JP H05207221 A JPH05207221 A JP H05207221A JP 3706792 A JP3706792 A JP 3706792A JP 3706792 A JP3706792 A JP 3706792A JP H05207221 A JPH05207221 A JP H05207221A
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Abstract
(57)【要約】
【目的】 メモリを用いる必要がなく、かつデバイス自
体の端子数を削減でき、外部回路の簡略化が可能なリニ
アセンサ駆動回路を提供する。 【構成】 同一チップ上に並列配置された４ライン分の
リニアセンサの各出力信号を順次シリアルに読み出すた
めの駆動回路において、４ライン分のリニアセンサに対
し、２個のタイミング制御パルスＶ1 ，Ｖ2 および単一
の基本リードアウトパルスΦＲＯＧを入力とし、第１，
第２の論理回路１１，１２を用いて４個のリードアウト
パルスΦrog1〜Φrog4およびラインセレクトパルスΦs1
〜Φs4を内部で生成するようにする。
体の端子数を削減でき、外部回路の簡略化が可能なリニ
アセンサ駆動回路を提供する。 【構成】 同一チップ上に並列配置された４ライン分の
リニアセンサの各出力信号を順次シリアルに読み出すた
めの駆動回路において、４ライン分のリニアセンサに対
し、２個のタイミング制御パルスＶ1 ，Ｖ2 および単一
の基本リードアウトパルスΦＲＯＧを入力とし、第１，
第２の論理回路１１，１２を用いて４個のリードアウト
パルスΦrog1〜Φrog4およびラインセレクトパルスΦs1
〜Φs4を内部で生成するようにする。
Description
【０００１】
【産業上の利用分野】本発明は、リニアセンサ駆動回路
に関し、特に同一チップ上に並列配置された複数本のリ
ニアセンサの各出力信号を順次シリアルに読み出すため
の駆動回路に関する。
に関し、特に同一チップ上に並列配置された複数本のリ
ニアセンサの各出力信号を順次シリアルに読み出すため
の駆動回路に関する。
【０００２】
【従来の技術】通常の一次元リニアセンサを同一チップ
上に複数本並列に配置したものとしては、代表的には、
ディジタルカラー複写機やカラーイメージスキャナの読
取り部に使われる３ラインカラー（Ｒ列，Ｇ列，Ｂ列）
リニアセンサ等がある。これら複数本のリニアセンサの
各出力信号をシリアルに読み出すには、従来、 メモリを用いる。 ライン切換え手段を取り入れる。 の各方法が採られていた。
上に複数本並列に配置したものとしては、代表的には、
ディジタルカラー複写機やカラーイメージスキャナの読
取り部に使われる３ラインカラー（Ｒ列，Ｇ列，Ｂ列）
リニアセンサ等がある。これら複数本のリニアセンサの
各出力信号をシリアルに読み出すには、従来、 メモリを用いる。 ライン切換え手段を取り入れる。 の各方法が採られていた。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来技術のうち、の場合には、メモリをデバイスの
内部あるいは外部に設ける必要があるため、コスト面等
で不利であった。また、の場合には、各ライン毎のリ
ードアウトパルス入力と、各ラインの出力信号を切り換
えるラインセレクトパルス入力が必要であるため、ライ
ン数（リニアセンサの本数）が多くなると、デバイス自
体の端子数がそれに比例して増加し、外部回路の複雑化
を招くという欠点があった。
た従来技術のうち、の場合には、メモリをデバイスの
内部あるいは外部に設ける必要があるため、コスト面等
で不利であった。また、の場合には、各ライン毎のリ
ードアウトパルス入力と、各ラインの出力信号を切り換
えるラインセレクトパルス入力が必要であるため、ライ
ン数（リニアセンサの本数）が多くなると、デバイス自
体の端子数がそれに比例して増加し、外部回路の複雑化
を招くという欠点があった。
【０００４】そこで、本発明は、メモリを用いる必要が
なく、しかもデバイス自体の端子数を削減でき、外部回
路の簡略化が可能なリニアセンサ駆動回路を提供するこ
とを目的とする。
なく、しかもデバイス自体の端子数を削減でき、外部回
路の簡略化が可能なリニアセンサ駆動回路を提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】本発明によるリニアセン
サ駆動回路においては、一次元に配列されてなるセンサ
列と、このセンサ列の各センサの信号電荷を読み出すゲ
ート部と、このゲート部によって読み出された信号電荷
を転送する転送部と、この転送部によって転送されてき
た信号電荷を電気信号に変換する出力部とからなり、同
一チップ上に並列配置されたｎ（ｎは２以上の整数）本
のリニアセンサと、前記ｎ本のリニアセンサの各出力信
号を順次選択してシリアルに出力するスイッチング回路
と、前記ｎ本のリニアセンサの各ゲート部および前記ス
イッチング回路に対して順次印加するｎ個のリードアウ
トパルスおよびｎ個のラインセレクトパルスを生成する
タイミング回路とを具備し、前記タイミング回路は、前
記リニアセンサの本数ｎから決まるｍ（２m-1 ＜ｎ≦２
m ）個のタイミング制御パルスの論理の組み合わせによ
って前記ｎ個のラインセレクトパルスを生成する第１の
論理回路と、前記ｎ個のラインセレクトパルスと単一の
基本リードアウトパルスとの論理の組み合わせによって
前記ｎ個のリードアウトパルスを生成する第２の論理回
路とからなる構成となっている。
サ駆動回路においては、一次元に配列されてなるセンサ
列と、このセンサ列の各センサの信号電荷を読み出すゲ
ート部と、このゲート部によって読み出された信号電荷
を転送する転送部と、この転送部によって転送されてき
た信号電荷を電気信号に変換する出力部とからなり、同
一チップ上に並列配置されたｎ（ｎは２以上の整数）本
のリニアセンサと、前記ｎ本のリニアセンサの各出力信
号を順次選択してシリアルに出力するスイッチング回路
と、前記ｎ本のリニアセンサの各ゲート部および前記ス
イッチング回路に対して順次印加するｎ個のリードアウ
トパルスおよびｎ個のラインセレクトパルスを生成する
タイミング回路とを具備し、前記タイミング回路は、前
記リニアセンサの本数ｎから決まるｍ（２m-1 ＜ｎ≦２
m ）個のタイミング制御パルスの論理の組み合わせによ
って前記ｎ個のラインセレクトパルスを生成する第１の
論理回路と、前記ｎ個のラインセレクトパルスと単一の
基本リードアウトパルスとの論理の組み合わせによって
前記ｎ個のリードアウトパルスを生成する第２の論理回
路とからなる構成となっている。
【０００６】
【作用】ｎライン分のリニアセンサの各出力信号をシリ
アルに読み出すための駆動回路において、ｎライン分の
リニアセンサに対し、２m-1 ＜ｎ≦２m の条件式を満足
するｍ個のタイミング制御パルスおよび単一の基本リー
ドアウトパルスを入力とし、論理回路を用いてｎ個のリ
ードアウトパルスおよびｎ個のラインセレクトパルスを
内部で生成することで、メモリを用いなくても、ｎライ
ン分のリニアセンサの各出力信号をシリアルに出力で
き、しかも端子数を削減できる。
アルに読み出すための駆動回路において、ｎライン分の
リニアセンサに対し、２m-1 ＜ｎ≦２m の条件式を満足
するｍ個のタイミング制御パルスおよび単一の基本リー
ドアウトパルスを入力とし、論理回路を用いてｎ個のリ
ードアウトパルスおよびｎ個のラインセレクトパルスを
内部で生成することで、メモリを用いなくても、ｎライ
ン分のリニアセンサの各出力信号をシリアルに出力で
き、しかも端子数を削減できる。
【０００７】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図２は、本発明によるリニアセンサ駆動回
路の一実施例を示すブロック図である。図において、一
次元に配列されてなるセンサ列１と、このセンサ列１の
各センサの信号電荷を読み出すシフトゲート２と、この
シフトゲート２によって読み出された信号電荷を転送す
るＣＣＤアナログシフトレジスタ３と、このＣＣＤアナ
ログシフトレジスタ３によって転送されてきた信号電荷
を電気信号に変換する例えばフローティング・ディフュ
ージョン・アンプからなる出力部４により、１ライン分
のリニアセンサ５1 が構成されている。そして、このリ
ニアセンサ５1 が、同一チップ上に、ｎ（ｎは２以上の
整数）本並列に配置された構成となっている。
に説明する。図２は、本発明によるリニアセンサ駆動回
路の一実施例を示すブロック図である。図において、一
次元に配列されてなるセンサ列１と、このセンサ列１の
各センサの信号電荷を読み出すシフトゲート２と、この
シフトゲート２によって読み出された信号電荷を転送す
るＣＣＤアナログシフトレジスタ３と、このＣＣＤアナ
ログシフトレジスタ３によって転送されてきた信号電荷
を電気信号に変換する例えばフローティング・ディフュ
ージョン・アンプからなる出力部４により、１ライン分
のリニアセンサ５1 が構成されている。そして、このリ
ニアセンサ５1 が、同一チップ上に、ｎ（ｎは２以上の
整数）本並列に配置された構成となっている。
【０００８】ｎライン分のリニアセンサ５1 〜５n にお
いて、各シフトゲート２にはタイミング回路６から出力
されるリードアウトパルスΦrog1〜Φrognが印加され
る。また、ＣＣＤアナログシフトレジスタ３は、外部か
ら供給される転送クロックΦＨ1,ΦＨ2 によって２相駆
動される。これらリニアセンサ５1 〜５n の各出力信号
は、バッファ７1 〜７n を経てスイッチング回路８に供
給される。スイッチング回路８は、タイミング回路６か
ら出力されるラインセレクトパルスΦs1〜Φsnに応じて
ｎラインのリニアセンサ５1 〜５n の各出力信号を順次
選択してシリアルに出力する。
いて、各シフトゲート２にはタイミング回路６から出力
されるリードアウトパルスΦrog1〜Φrognが印加され
る。また、ＣＣＤアナログシフトレジスタ３は、外部か
ら供給される転送クロックΦＨ1,ΦＨ2 によって２相駆
動される。これらリニアセンサ５1 〜５n の各出力信号
は、バッファ７1 〜７n を経てスイッチング回路８に供
給される。スイッチング回路８は、タイミング回路６か
ら出力されるラインセレクトパルスΦs1〜Φsnに応じて
ｎラインのリニアセンサ５1 〜５n の各出力信号を順次
選択してシリアルに出力する。
【０００９】タイミング回路６は、リニアセンサ５1 〜
５n の本数ｎから決まるｍ（２m-1 ＜ｎ≦２m ）個のタ
イミング制御パルスＶ1 〜Ｖm と、単一の基本リードア
ウトパルスΦＲＯＧとに基づいてリードアウトパルスΦ
rog1〜ΦrognおよびラインセレクトパルスΦs1〜Φsnを
生成する。その回路構成の一例を図１に示す。本例で
は、リニアセンサが４本の場合を例にとって説明する。
５n の本数ｎから決まるｍ（２m-1 ＜ｎ≦２m ）個のタ
イミング制御パルスＶ1 〜Ｖm と、単一の基本リードア
ウトパルスΦＲＯＧとに基づいてリードアウトパルスΦ
rog1〜ΦrognおよびラインセレクトパルスΦs1〜Φsnを
生成する。その回路構成の一例を図１に示す。本例で
は、リニアセンサが４本の場合を例にとって説明する。
【００１０】ｎ＝４の場合は、２m-1 ＜ｎ≦２m の条件
から、２個のタイミング制御パルスＶ1 ，Ｖ2 で良いこ
とになる。そして、タイミング回路６は、２個のタイミ
ング制御パルスＶ1 〜Ｖ2 の論理の組み合わせによって
４個のラインセレクトパルスΦs1〜Φs4を生成する第１
の論理回路１１と、４個のラインセレクトパルスΦs1〜
Φs4と単一の基本リードアウトパルスΦＲＯＧの論理の
組み合わせによって４個のリードアウトパルスΦrog1〜
Φrog4を生成する第２の論理回路１２とから構成されて
いる。
から、２個のタイミング制御パルスＶ1 ，Ｖ2 で良いこ
とになる。そして、タイミング回路６は、２個のタイミ
ング制御パルスＶ1 〜Ｖ2 の論理の組み合わせによって
４個のラインセレクトパルスΦs1〜Φs4を生成する第１
の論理回路１１と、４個のラインセレクトパルスΦs1〜
Φs4と単一の基本リードアウトパルスΦＲＯＧの論理の
組み合わせによって４個のリードアウトパルスΦrog1〜
Φrog4を生成する第２の論理回路１２とから構成されて
いる。
【００１１】次に、４ライン（ｎ＝４）の場合の動作に
つき、図３のタイミング波形図を参照しつつ説明する。
外部から、基本リードアウトパルスΦＲＯＧおよびこれ
に同期した２個のタイミング制御パルスＶ1 ，Ｖ2 がタ
イミング回路６に入力される。なお、タイミング制御パ
ルスＶ1 の周期は、タイミング制御パルスＶ2 の周期の
２倍となっている。このタイミング制御パルスＶ1 ，Ｖ
2 から、第１の論理回路１１でラインセレクトパルスΦ
s1〜Φs4が生成され、そのラインセレクトパルスΦs1〜
Φs4と基本リードアウトパルスΦＲＯＧから、第２の論
理回路１２でリードアウトパルスΦrog1〜Φrog4が生成
される。
つき、図３のタイミング波形図を参照しつつ説明する。
外部から、基本リードアウトパルスΦＲＯＧおよびこれ
に同期した２個のタイミング制御パルスＶ1 ，Ｖ2 がタ
イミング回路６に入力される。なお、タイミング制御パ
ルスＶ1 の周期は、タイミング制御パルスＶ2 の周期の
２倍となっている。このタイミング制御パルスＶ1 ，Ｖ
2 から、第１の論理回路１１でラインセレクトパルスΦ
s1〜Φs4が生成され、そのラインセレクトパルスΦs1〜
Φs4と基本リードアウトパルスΦＲＯＧから、第２の論
理回路１２でリードアウトパルスΦrog1〜Φrog4が生成
される。
【００１２】時刻ｔ1 でリードアウトパルスΦrog1が発
せられ、これが１ライン目のシフトゲート２に印加され
ることにより、１ライン目のセンサ列１に蓄積された信
号電荷がシフトゲート２によってＣＣＤアナログシフト
レジスタ３に読み出され、出力部４で電気信号に変換さ
れてスイッチング回路８に供給される。同時刻ｔ1 から
次の時刻ｔ2 までの期間で、スイッチング回路８へライ
ンセレクトパルスΦs1が印加されることにより、１ライ
ン目の信号が出力される。
せられ、これが１ライン目のシフトゲート２に印加され
ることにより、１ライン目のセンサ列１に蓄積された信
号電荷がシフトゲート２によってＣＣＤアナログシフト
レジスタ３に読み出され、出力部４で電気信号に変換さ
れてスイッチング回路８に供給される。同時刻ｔ1 から
次の時刻ｔ2 までの期間で、スイッチング回路８へライ
ンセレクトパルスΦs1が印加されることにより、１ライ
ン目の信号が出力される。
【００１３】次に、時刻ｔ2 で発せられるリードアウト
パルスΦrog2が、２ライン目のシフトゲート２に印加さ
れることにより、２ライン目のセンサ列１に蓄積された
信号電荷がシフトゲート２によってＣＣＤアナログシフ
トレジスタ３に読み出され、出力部４で電気信号に変換
されてスイッチング回路８に供給される。また、時刻ｔ
2 から時刻ｔ3 の期間、スイッチング回路８へラインセ
レクトパルスΦs2が印加されることにより、２ライン目
の信号が出力される。以降、時刻ｔ3 ，ｔ4 ，……と、
上述と同様に読出し動作が順に繰り返されることによ
り、出力Ｖout として、１ライン目〜４ライン目の各信
号がシリアルに導出されることになる。
パルスΦrog2が、２ライン目のシフトゲート２に印加さ
れることにより、２ライン目のセンサ列１に蓄積された
信号電荷がシフトゲート２によってＣＣＤアナログシフ
トレジスタ３に読み出され、出力部４で電気信号に変換
されてスイッチング回路８に供給される。また、時刻ｔ
2 から時刻ｔ3 の期間、スイッチング回路８へラインセ
レクトパルスΦs2が印加されることにより、２ライン目
の信号が出力される。以降、時刻ｔ3 ，ｔ4 ，……と、
上述と同様に読出し動作が順に繰り返されることによ
り、出力Ｖout として、１ライン目〜４ライン目の各信
号がシリアルに導出されることになる。
【００１４】上述したように、４ライン分のリニアセン
サ５1 〜５4 に対し、２個のタイミング制御パルスＶ1
，Ｖ2 および単一の基本リードアウトパルスΦＲＯＧ
を入力とし、第１，第２の論理回路１１，１２を用いて
４個のリードアウトパルスΦrog1〜Φrog4およびライン
セレクトパルスΦs1〜Φs4を内部で生成するようにした
ことにより、従来技術の場合、４個のリードアウトパル
スΦrog1〜Φrog4およびラインセレクトパルスΦs1〜Φ
s4に対応した８個の入力端子が必要なところを、２個の
タイミング制御パルスＶ1 ，Ｖ2 および単一の基本リー
ドアウトパルスΦＲＯＧに対応した３個の入力端子で対
応できるため、端子数を削減できることになる。
サ５1 〜５4 に対し、２個のタイミング制御パルスＶ1
，Ｖ2 および単一の基本リードアウトパルスΦＲＯＧ
を入力とし、第１，第２の論理回路１１，１２を用いて
４個のリードアウトパルスΦrog1〜Φrog4およびライン
セレクトパルスΦs1〜Φs4を内部で生成するようにした
ことにより、従来技術の場合、４個のリードアウトパル
スΦrog1〜Φrog4およびラインセレクトパルスΦs1〜Φ
s4に対応した８個の入力端子が必要なところを、２個の
タイミング制御パルスＶ1 ，Ｖ2 および単一の基本リー
ドアウトパルスΦＲＯＧに対応した３個の入力端子で対
応できるため、端子数を削減できることになる。
【００１５】なお、本例では、４ラインの場合について
説明したが、４ラインに限定されるものではない。ただ
し、ｎ，ｍの関係は、一般に、２m-1 ＜ｎ≦２m の条件
式を満足する必要がある。
説明したが、４ラインに限定されるものではない。ただ
し、ｎ，ｍの関係は、一般に、２m-1 ＜ｎ≦２m の条件
式を満足する必要がある。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
ｎライン分のリニアセンサの各出力信号をシリアルに読
み出すための駆動回路において、ｎライン分のリニアセ
ンサに対し、２m-1 ＜ｎ≦２m の条件式を満足するｍ個
のタイミング制御パルスおよび単一の基本リードアウト
パルスを入力とし、論理回路を用いてｎ個のリードアウ
トパルスおよびｎ個のラインセレクトパルスを内部で生
成するようにしたので、メモリを用いなくても、ｎライ
ン分のリニアセンサの各出力信号をシリアルに出力で
き、しかも端子数を削減できることになる。
ｎライン分のリニアセンサの各出力信号をシリアルに読
み出すための駆動回路において、ｎライン分のリニアセ
ンサに対し、２m-1 ＜ｎ≦２m の条件式を満足するｍ個
のタイミング制御パルスおよび単一の基本リードアウト
パルスを入力とし、論理回路を用いてｎ個のリードアウ
トパルスおよびｎ個のラインセレクトパルスを内部で生
成するようにしたので、メモリを用いなくても、ｎライ
ン分のリニアセンサの各出力信号をシリアルに出力で
き、しかも端子数を削減できることになる。
【図１】本発明に係るタイミング回路の回路構成の一例
を示すブロック図である。
を示すブロック図である。
【図２】本発明によるリニアセンサ駆動回路の一実施例
を示すブロック図である。
を示すブロック図である。
【図３】４ラインの場合の動作を説明するためのタイミ
ング波形図である。
ング波形図である。
１ センサ列 ２ シフトゲート ３ ＣＣＤアナログシフトレジスタ ４ 出力部 ５1 〜５n リニアセンサ ６ タイミング回路 ８ スイッチング回路 １１ 第１の論理回路 １２ 第２の論理回路
Claims (1)
- 【請求項１】 一次元に配列されてなるセンサ列と、こ
のセンサ列の各センサの信号電荷を読み出すゲート部
と、このゲート部によって読み出された信号電荷を転送
する転送部と、この転送部によって転送されてきた信号
電荷を電気信号に変換する出力部とからなり、同一チッ
プ上に並列配置されたｎ（ｎは２以上の整数）本のリニ
アセンサと、 前記ｎ本のリニアセンサの各出力信号を順次選択してシ
リアルに出力するスイッチング回路と、 前記ｎ本のリニアセンサの各ゲート部および前記スイッ
チング回路に対して順次印加するｎ個のリードアウトパ
ルスおよびｎ個のラインセレクトパルスを生成するタイ
ミング回路とを具備し、 前記タイミング回路は、前記リニアセンサの本数ｎから
決まるｍ（２m-1 ＜ｎ≦２m ）個のタイミング制御パル
スの論理の組み合わせによって前記ｎ個のラインセレク
トパルスを生成する第１の論理回路と、前記ｎ個のライ
ンセレクトパルスと単一の基本リードアウトパルスとの
論理の組み合わせによって前記ｎ個のリードアウトパル
スを生成する第２の論理回路とからなることを特徴とす
るリニアセンサ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4037067A JP3049917B2 (ja) | 1992-01-28 | 1992-01-28 | リニアセンサ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4037067A JP3049917B2 (ja) | 1992-01-28 | 1992-01-28 | リニアセンサ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05207221A true JPH05207221A (ja) | 1993-08-13 |
| JP3049917B2 JP3049917B2 (ja) | 2000-06-05 |
Family
ID=12487207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4037067A Expired - Lifetime JP3049917B2 (ja) | 1992-01-28 | 1992-01-28 | リニアセンサ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3049917B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5235040B1 (ja) | 2012-06-26 | 2013-07-10 | 株式会社白寿生科学研究所 | 電位治療装置 |
-
1992
- 1992-01-28 JP JP4037067A patent/JP3049917B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3049917B2 (ja) | 2000-06-05 |
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Legal Events
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|---|---|---|---|
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