JPH05206837A - バッファ回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明の目的は、バイポーラとＣＭＯＳを組合
わせた、高速、低消費電力のノンインバータ型の複合バ
ッファ回路を提供することにある。 【構成】２つのｎｐｎトランジスタの、コレクタ・エミ
ッタ経路を直列接続し、一方（上側）のｎｐｎトランジ
スタのベースは入力端子に直流的に接続する。また、他
方（下側）のｎｐｎトランジスタの前段に、ソース接地
形のＭＯＳ回路を設ける。 【効果】ｎｐｎトランジスタの前段に、低速なソースフ
ォロワ回路を用いない。このため、高速、低消費電力の
ノンインバータ形バッファ回路が得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＭＯＳとバイポーラ
とを組合わせた低消費電力、高速のバッファ回路に関す
るものである。

【０００２】

【従来の技術】従来からＣＭＯＳとバイポーラ、トラン
ジスタとを組合わせてＣＭＯＳの低消費電力とバイポー
ラの高速性とを兼ね備えたバッファ回路を構成しようと
いう試みが知られている。図１はその一例のバッファ回
路でインバータである。この種の回路としては、これと
異なる構成のものも知られているが、インバータが多
い。

【０００３】本発明に関連した技術については、アイ・
イー・イー・イー・トランザクションズ・オン・エレク
トロン・デバイシズ、Ｖｏｌ．ＥＤ−１６、Ｎｏ．１
１、１９６９年１１月、第９４５頁ないし第９５１頁
（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣ
ＴＲＯＮ ＤＥＶＩＣＥＳ Ｖｏｌ．ＥＤ−１６，Ｎｏ１
１，Ｎｏｖ．１９６９，ｐｐ．９４５−９５１）に記載
されている。

【０００４】また、米国特許第３，６０９，４７９号公
報（特にＦｉｇ．９）や、特開昭４８−３５７６１号公
報（特に第９図）に記載されている。

【０００５】

【発明が解決しようとする課題】ところで、この種のバ
ッファ回路は、たとえばＣＭＯＳ論理ゲート回路に付加
した高駆動能力の高速、低消費電力の論理ゲートを構成
したり、また、ＬＳＩ内で負荷の軽い回路部分はＣＭＯ
Ｓのみで構成し、負荷の重い回路にのみこれらのバッフ
ァ回路を付加して、全体として高集積、高速、低消費電
力のＬＳＩを構成したりするのに適している。たとえ
ば、図２はそのような回路構成の一例であり、ＣＭＯＳ
ゲート（例として２入力ＮＡＮＤゲートを示している）
にバイポーラ・ＣＭＯＳバッファ回路（たとえば図１の
回路）を付加したものである。この回路構成の場合、負
荷ＣＬ（配線容量および駆動すべき次段ゲートの入力容
量の和）が小さい場合（たとえば０．１ｐＦ程度の場
合）には一般にはＣＭＯＳだけで充分に高速であり、バ
ッファ回路を付加すればかえって負荷駆動の応答は遅く
なってしまう。しかし、ＣＬが大きく（たとえば１ｐＦ
程度と）なると、ＣＭＯＳ回路は駆動能力が劣るため非
常に遅くなり、遅延時間は軽負荷の時の数倍（たとえば
３倍以上）となる。この場合、バイポーラとＣＭＯＳの
複合バッファ回路を付加することにより、付加回路部分
も含めた回路全体の遅延時間を短縮（たとえば、軽負荷
時のＣＭＯＳ回路の２倍程度に）できる。負荷ＣＬが更
に大きな場合には、バッファ回路付加による高速化効果
は更に大きくなることは言うまでもなかろう。

【０００６】なお図１の回路では、回路の下半分にＣＭ
ＯＳソースフォロワ回路が含まれている。一般にＣＭＯ
Ｓソースフォロワ回路は電圧利得をもたず、速度が遅い
ことが知られている。このため図１の回路は高速動作の
点でなお不十分という問題があった。

【０００７】ところで、図２に示すように、通常、ＣＭ
ＯＳ論理ゲートは、ＮＡＮＤおよびＮＯＲが基本回路と
なっており、これらのゲートにインバータ回路を組合せ
ると、ＡＮＤ、ＯＲなど、否定を含まない論理となる。
図２はその１例を示し、ＣＭＯＳにより構成されたＮＡ
ＮＤゲートの出力に、図１に示した如きバイポーラとＣ
ＭＯＳの複合のバッファ回路２２が接続され、ＡＮＤ回
路が得られる。

【０００８】しかしながら、このような肯定の論理回路
となる組合わせを多用したり、あるいは基本回路として
ランダム論理を組むのは困難となる。したがって、これ
らのバッファ回路として高速、低消費電力のノンインバ
ータ型のバッファ回路が望まれる。

【０００９】従って、本発明の目的は、バイポーラとＣ
ＭＯＳを組合わせた、高速、低消費電力のノンインバー
タ型の複合バッファ回路を提供することにある。

【００１０】本願発明者等は上記目的を達成するため、
バッファ回路の構成方法の検討を行なった。

【００１１】図３は本願発明者等による第１の検討回路
である。この回路はｎチャネルＭＯＳトランジスタＱＭ
１及びＱＭ４、ｐチャネルＭＯＳトランジスタＱＭ２，
及びＱＭ３，ｎｐｎバイポーラトランジスタＱＢ１，Ｑ
Ｂ２からなる。この回路は次のように動作する。まず、
入力，出力とも高レベルである状態を考える。この時、
ＱＭ２，ＱＭ３はオフであり、ＱＭ１，ＱＭ４がオンで
ある。したがってＱＢ２はオフである。また、出力ＯＵ
Ｔの負荷は容量性なので、定常状態ではＱＢ１も殆んど
オフである。この状態のもとで出力ＯＵＴが何かの原因
（たとえば出力に接続される負荷のリーク電流等）で低
レベルとなったとするとＱＭ１を経てＱＢ１にベース電
流が供給され出力ＯＵＴは高レベルに保たれる。ＯＵＴ
が高レベルにある限りほぼＱＢ１はオフであり、従って
定常状態では殆んど電流は流れない。次に、入力ＩＮが
高レベルから低レベルに切換わる状態を考える。切換わ
った直後は出力ＯＵＴはまだ高レベルにある。この状態
ではＱＭ２，ＱＭ３がオン、ＱＭ１，ＱＭ４はオフであ
る。ＱＢ１のベースに蓄積されていた電荷はＱＭ２によ
り引抜かれＱＢ１はオフとなり、一方、ＱＢ２にはＱＢ
３を経てベース電流が供給されるのでオンとなる。従っ
て、ＱＢ２のコレクタにはそのベース電流のｈ_FE倍の電
流が流れるので、出力ＯＵＴは急速に低レベルに向か
う。出力ＯＵＴが低レベルになると、出力ＯＵＴからＱ
Ｂ２へのベース電流は供給されなくなり、ＱＢ２はオフ
となる。この状態ではＱＭ２もオンとなっているが、Ｑ
Ｂ１のベース電荷は既に引抜かれているので、電流は流
れない。つまり、入出力とも低レベルの定常状態にあっ
ても、電流はリーク電流以外は流れない。次に、入力が
低レベルから高レベルへと切換わる場合について考え
る。入力が切換わった直後は、出力はまだ低レベルにあ
る。従って、ＱＭ１はオン、ＱＭ２オフ、ＱＭ３オフ、
ＱＭ４オンとなり、ＱＭ１を経てＱＢ１にベース電流が
供給される一方、ＱＢ２のベース電荷はＱＭ４により引
抜かれる。従って、ＱＢ２は急速にオフとなり、出力Ｏ
ＵＴはＱＢ１により高レベルへと向かう。出力ＯＵＴが
完全に高レベルとなるとＱＭ１を経てのベース電流は流
れなくなり、最初に説明した状態に戻る。

【００１２】以上説明したように、図３の回路では、入
出力が高または低レベルに留まっている限りはリーク電
流が流れるだけで消費電力は殆んど零であり、電力は切
換の過渡時に流れるだけである。従って、全体として消
費電力は小さく、ＣＭＯＳと同じと考えてよい。一方、
出力から見るとＭＯＳトランジスタのｇｍがｈ_FE倍（す
なわち約２桁倍）してみえるので、出力の負荷容量が大
きくても充分に高速化できる。なお、高速化のために
は、ＱＭ１（または場合によってはＱＭ３も）はデプリ
ーション型であることが望ましい。

【００１３】上記の図３の回路には、トランジスタＱＭ
１、ＱＭ２からなるＣＭＯＳソースフォロワ回路が含ま
れている。このため図３の回路も高速動作の点でなお不
十分である。

【００１４】図４は本願発明者等による第２の検討回路
である。この回路と図３の回路との違いは、図３で出力
ＯＵＴに接続されていたＱＭ２のドレーンが図４ではＱ
Ｂ２のベースに接続されている点だけである。図４の回
路では、入力が高レベルから低レベルへと切換わる時
に、ＱＢ１のベースから引抜かれた電荷はＱＢ２にベー
ス電流として供給され、従ってその分だけＱＢ２がオン
となる時間が早くなる。その他の動作については、図４
と図３は同じである。

【００１５】ところで、図３、図４の検討回路では、高
速化のためにはＱＭ１はデプリーション型であることが
望ましい。デプリーション型でなければ、入力が高レベ
ルであっても、出力を充分に高レベルにする程ベース電
流を供給できないからである。従って、出力を充分に高
レベルに保つことも高速化することも困難となる。一
方、図３、図４の他のＭＯＳトランジスタは一般にエン
ハンスメント型（勿論、必要に応じてデプリーション型
にしてもさしつかえないことは言うまでもない）である
ため、図３、図４の実施例の場合、高性能化のためには
エンハンスメント型とデプリーション型の両型のＭＯＳ
トランジスタを使用することが必要となり、プロセス的
に多少複雑となる。

【００１６】図４の回路においても、トランジスタＱＭ
１、ＱＭ２からなるＣＭＯＳソースフォロワ回路が含ま
れている。従って図４の回路も高速動作の点でなお不十
分である。

【００１７】図５は、本願発明者等による第３の検討回
路であり、上述のような欠点が除かれている。

【００１８】図５の回路はｐチャネルＭＯＳトランジス
タＱＭ１１，ＱＭ１２及びＱＭ１３、ｎチャネルＭＯＳ
トランジスタＱＭ１４、ｎｐｎバイポーラトランジスタ
ＱＢ１１及びＱＢ１２から成る。

【００１９】この回路の動作を簡単に説明する。まず、
入力、出力とも高レベルである状態を考える。この時、
ＱＭ１１，ＱＭ１２，ＱＭ１３はオフであり、ＱＭ１４
のみがオンである。従って、ＱＢ１１，ＱＢ１２ともに
オフである。この状態のもとで出力ＯＵＴが何かの原因
（たとえば出力に接続される負荷のリーク電流等）で低
レベルとなったとするとＱＭ１２がオンとなりＱＢ１１
に入力端ＩＮからベース電流が供給され出力ＯＵＴは高
レベルに保たれる。ＯＵＴが高レベルにある限りＱＢ１
１はオフであり、従って定常状態では殆んど電流は流れ
ない。次に、入力ＩＮが高レベルから低レベルに切換わ
る状態を考える。切換わつた直後は出力ＯＵＴはまだ高
レベルにある。この状態ではＱＭ１１，ＱＭ１３がオ
ン、ＱＭ１２，ＱＭ１４はオフである。ＱＢ１１のベー
スに蓄積されていた電荷はＱＭ１１により引抜かれＱＢ
１１はオフとなり、一方、ＱＢ１２にはＱＭ１３を経て
ベース電流が供給されるのでオンとなる。従って、ＱＢ
１２のコレクタにはそのベース電流のｈ_FE倍の電流が流
れるので、出力ＯＵＴは急速に低レベルに向かう。出力
ＯＵＴが低レベルになると、出力ＯＵＴからＱＢ１２へ
のベース電流は供給されなくなり、ＱＢ１２はオフとな
る。この状態ではＱＭ１１，ＱＭ１２もオンとなってい
るが、ＱＢ１１のベース電荷は既に引抜かれているの
で、電流は流れない。つまり、入出力ともに低レベルの
定常状態にあっても、電流はリーク電流以外は流れな
い。次に、入力が低レベルから高レベルと切換わる場合
について考える。入力が切換わった直後は、出力はまだ
低レベルにある。従って、ＱＭ１１はオフ，ＱＭ１２は
オン，ＱＭ１３はオフ，ＱＭ１４はオンとなり、ＱＭ１
２を経てＱＢ１１にベース電流が供給される一方、ＱＢ
１２のベース電荷はＱＭ１４により引抜かれる。従っ
て、ＱＢ１２は急速にオフとなり、出力ＯＵＴはＱＢ１
１により高レベルへと向かう。出力ＯＵＴが完全に高レ
ベルとなるとＱＭ１２はオフとなり、最初に説明した状
態に戻る。

【００２０】以上説明したように図５の回路でも入出力
が高または低レベルに留まっている限りはリーク電流が
流れるだけで消費電力は殆んど零であり、電流は切換の
過渡時に流れるだけである。従って、全体として消費電
力は、図３、図４の実施例と同様に、ＣＭＯＳと同様と
考えてよく、また実効的にＣＭＯＳゲートのｇｍがｈ_FE
倍されると考えてよいことは、図３、図４の実施例の場
合と同じである。

【００２１】図６は、本願発明者等による第４の検討回
路である。この回路と図５の回路との違いは、図５で出
力ＯＵＴに接続されていたＱＭ１１のドレーンが図６で
はＱＢ１２のベースに接続されている点だけである。図
６の回路では、入力が高レベルから低レベルへと切換わ
る時に、ＱＢ１１のベースから引抜かれた電荷はＱＢ１
２にベース電流として供給され、従ってその分だけＱＢ
１２がオンとなる時間が早くなる。その他の動作につい
ては、図６と図５は同じである。なお、図５、図６の回
路では、ＱＢ１１のベース電流を前段回路が供給しなけ
ればならないので、図３、図４の場合に比べ前段に多少
大きな駆動能力が必要とされる。

【００２２】図５及び図６の回路は、ＣＭＯＳソースフ
ォロワ回路を含まない。いずれの回路もｎｐｎトランジ
スタＱＢ１１のベースと入力端子ＩＮの間は、ｐチャネ
ルＭＯＳトランジスタＱＭ１２のドレイン・ソース電流
通路を介して、直流的に結合されている。従って上記の
ＣＭＯＳソースフォロワを用いたバッファ回路より高速
である。

【００２３】

【課題を解決するための手段】上記課題を解決するため
の手段は、ＣＭＯＳとバイポーラトランジスタとを含む
バッファ回路と、該バッファ回路の入力に接続されたＭ
ＯＳ回路とを具備してなるバイポーラＣＭＯＳ複合回路
であって、上記バッファ回路は、入力端子（ＩＮ）と、
出力端子（ＯＵＴ）と、エミッタ−コレクタ電流通路が
第１の動作電位点と上記出力端子（ＯＵＴ）との間に接
続された第１のｎｐｎトランジスタ（ＱＢ１）と、エミ
ッタ−コレクタ電流通路が上記出力端子（ＯＵＴ）と第
２の動作電位点との間に接続された第２のｎｐｎトラン
ジスタ（ＱＢ２）と、ドレイン−ソース電流通路が上記
第２のｎｐｎトランジスタ（ＱＢ２）のベースと上記出
力端子（ＯＵＴ）との間に接続されたｐチャネルＭＯＳ
トランジスタ（ＱＭ３）と、ドレイン−ソース電流通路
が上記第２のｎｐｎトランジスタ（ＱＢ２）のベースと
上記第２の動作電位点との間に接続されたｎチャネルＭ
ＯＳトランジスタ（ＱＭ４）とを有し、該ｐチャネルＭ
ＯＳトランジスタ（ＱＭ３）は、そのドレインが上記第
２のｎｐｎトランジスタ（ＱＢ２）のベースの側に、そ
のソースが上記出力端子（ＯＵＴ）の側になる向きに接
続されてなり、該ｎチャネルＭＯＳトランジスタ（ＱＭ
４）は、そのドレインが上記第２のｎｐｎトランジスタ
（ＱＢ２）のベースの側に、そのソースが上記第２の動
作電位点の側になる向きに接続されてなり、上記ｐチャ
ネルＭＯＳトランジスタ（ＱＭ３）と上記ｎチャネルＭ
ＯＳトランジスタ（ＱＭ４）のゲートは共に上記入力端
子（ＩＮ）に接続されてなり、上記第１のｎｐｎトラン
ジスタ（ＱＢ１）のベースは上記入力端子（ＩＮ）に直
接接続されてなり、上記ＭＯＳ回路はゲートに入力信号
が印加され、ドレインが上記バッファ回路の上記入力端
子に接続されたｎチャネルＭＯＳトランジスタを有して
なることを特徴とするバイポーラＣＭＯＳ複合回路とす
ることである。（図７、図８参照。）

【００２４】

【作用】上記手段によれば、ｎｐｎトランジスタＱＢ１
のベースを入力端子ＩＮに直流的に接続する。このため
ＱＢ１の前段としてはＭＯＳトランジスタを持たない。
従ってＱＢ１の立ち上がりが非常に速くなる。

【００２５】また、ｎｐｎトランジスタＱＢ２の前段の
２つのＭＯＳトランジスタが、ソースフォロワではな
く、ソース接地回路となっている。従ってこのＭＯＳト
ランジスタ回路が高速に動作する。

【００２６】これらにより、従来技術に比して大幅に高
速化されたバッファ回路が得られる。

【００２７】

【実施例】図７は本発明の一実施例の回路図である。こ
の実施例では、図３、図４、または図５、図６において
ＱＭ１，ＱＭ２、またはＱＭ１１，ＱＭ１２をとり去
り、ＱＢ１またはＱＢ１１のべースを直接入力端子に接
続した形となっている。この場合、ＱＢ１は入力が極く
低レベルにある以外の時はオン状態にあるので、入力に
乗った雑音は全て出力側に現われるという欠点を有して
いる。しかし、雑音余裕度が充分に確保されている場合
には、この回路を使用できる。なおこの回路の動作につ
いては、図３〜図６の動作説明から明らかであるので、
説明を省く。

【００２８】図７の回路もＣＭＯＳソースフォロワを用
いていないため、高速バッファ回路が得られる効果があ
る。また後に述べるように、前段にＣＭＯＳインバータ
を接続しても高速回路が得られる効果がある。

【００２９】以上説明したきた回路の使用例について簡
単に述べる。図８は３入力ＣＭＯＳＮＡＮＤゲートＡと
図６の回路Ｂとを組み合わせた例で、全体として３入力
ＮＡＮＤ回路を構成している。この回路の遅延時間を、
現在高速バイポーラ論理回路として最も標準的なＥＣＬ
回路の遅延時間と、同一レベルのプロセスを仮定して比
較した。その結果、負荷容量１ｐＦに対して、図８の回
路の遅延時間はＥＣＬとほぼ同一となることがわかっ
た。また、Ａ，Ｂ両部分での遅延時間はほぼ等しくＥＣ
Ｌの遅延時間のそれぞれ約半分であった。また、この時
の消費電力はスイッチング・サイクル時間５０ｎｓを仮
定してＥＣＬの約２０分の１と極めて僅かである。つま
り、図８の回路を使用すれば、消費電力の点からはＥＣ
Ｌの約２０倍高集積のＬＳＩを構成し、単位ゲートの遅
延時間を基本的にはＥＣＬと同程度にできることにな
る。

【００３０】また、本発明のバッファの使用法として、
別のアプローチも可能である。図９はその概念を示した
もので、ＡはＣＭＯＳゲートを複数個組合わせた論理回
路網であり、Ｂ，Ｂ´等は本願発明のバッファ回路であ
る。この場合、ＣＭＯＳゲートの回路網は、各ゲートの
負荷が充分軽いと考えられる程度の範囲でまとめられて
おり、各ＣＭＯＳゲートは軽負荷（つまり負荷ゲートが
近くに配置されており、配線容量等が少ない）の条件で
動作している。一方、チップ内の遠方に配置されている
ゲートへの入力を印加するとか、またはファンアウトが
多いとかで負荷が重い場合には、信号はバッファ回路Ｂ
等を介して伝達される。従って、負荷による遅延時間の
増加は少ない。このような使用法のいたって簡単な場合
を図１０に示す。この場合、たとえばＩ２から入力され
た信号は、ＣＭＯＳゲートＡ１，Ａ３，Ａ４を経てＢ２
でバッファされて出力Ｏ２へ出て行く。この場合、Ａ
１，Ａ３，Ａ４の負荷は軽いので各々ＥＣＬの約１／２
の遅延時間で動作する。また、出力Ｏ２の負荷が重くて
も、この部分もＥＣＬの約１／２の遅延時間で動作する
ので、全体としてＥＣＬの２倍の遅延時間でゲート３段
が動作することになる。この遅延時間の低減は、ＣＭＯ
Ｓゲート回路網部分での縦続ゲート数が多い程大きくな
る。しかし、一般にゲート数が多くなると負荷も大きく
なるので、どこかに最適点がある。この最適点は、使用
するプロセス・テクノロジー、回路設計技術のレベル等
で決まる。また、図９に示した使用方法の場合、バイポ
ーラ・ＣＭＯＳバッファの使用個数が減少するので、バ
ッファ使用によるチップ面積増加も少なく押え得る。ま
た、実際に使用する際には、論理ゲート網に対するバイ
ポーラＣＭＯＳ複合バッファとしては、ノンインバータ
型とインバータ型との両者を組合わせて使うことになろ
うが、その場合インバータ型のバッファとしては従来型
のどのようなものを本発明のバッファと組合わせて使用
してもよい。

【００３１】図１１は本発明の効果を示す計算機シミュ
レーション結果を示す図である。横軸は負荷容量ＣＬ、
縦軸はゲート遅延時間ｔｐｄである。図１１のＬ２で示
した直線は、図７の回路の入力端子（ＩＮ）に、図２中
の前段のＣＭＯＳインバータ回路を付加し、図７の回路
の出力端子（ＯＵＴ）に負荷容量ＣＬを付加した回路に
関して計算した特性である。

【００３２】図１１のＬ１で示した直線は、図３に示し
たＣＭＯＳソースフォロワを含む第１の検討回路に関し
て計算した特性である。ここでは前段にインバータ回路
は付加しておらず、図３の回路のみによる特性である。
この特性は上記のＬ２よりも遅延時間が大きいという結
果が得られている。

【００３３】この図から、図７の回路は前段にインバー
タを付加しても、図３の回路よりさらに遅延時間が小さ
く、大幅な高速化が図れるという効果が得られる。

【００３４】一般にＣＭＯＳ回路中では、ＣＭＯＳソー
スフォロワ回路が遅いため極力インバータ回路を用い
る。従って大きな負荷を駆動する場合、出力用のバッフ
ァ回路の前段のＣＭＯＳゲートはインバータ回路である
ことが多い。一方ＣＭＯＳインバータの出力を受けるバ
ッファ回路は、出力の論理の要請に応じてインバータ形
およびノンインバータ形の両方が必要とされる。このた
めインバータ形バッファ回路の前段にＣＭＯＳインバー
タをもつ回路と、ノンインバータ形バッファ回路の前段
にＣＭＯＳインバータをもつ回路のいずれもが高速であ
ることが望まれる。本発明によれば高速なノンインバー
タ形バッファ回路が得られる効果がある。なお、本発明
においてＭＯＳトランジスタのＶ_THを変えることによ
り、速度、消費電力、出力レベルなどを変え得るが、そ
れは設計の問題であり、本発明の範囲内にあることはい
うまでもない。

【００３５】また、ｎｐｎトランジスタをｐｎｐトラン
ジスタに変えｐチャンネルＭＯＳトランジスタとｎチャ
ンネルＭＯＳトランジスタとを入れ替えても、同様な動
作をさせ得ることは言うまでもない。

【００３６】

【発明の効果】以上のように本願発明により、ノンイン
バータ型の高速、低消費電力の複合バッファ回路が得ら
れ、もって駆動能力の高い所望の論理回路が容易に構成
できるのでその工業的価値は大きい。

【図面の簡単な説明】

【図１】従来のインバータ型のバッファ回路である。

【図２】本発明によるバッファ回路の使用方法を示す図
である。

【図３】本願発明者等による第１の検討回路である。

【図４】本願発明者等による第２の検討回路である。

【図５】本願発明者等による第３の検討回路である。

【図６】本願発明者等による第４の検討回路である。

【図７】本発明の一実施例を示す図である。

【図８】本発明のバッファ回路の使用方法の一実施例を
示す図である。

【図９】本発明のバッファの使用方法の他の実施例の概
念図である。

【図１０】図９の概念を具体化した、簡単な使用例であ
る。

【図１１】本発明の効果を示す計算機シミュレーション
の結果を示す図である。

【符号の説明】

ＩＮ…入力端子、ＯＵＴ…出力端子、ＱＢ１，ＱＢ２…
ｎｐｎトランジスタ、ＱＭ３…ｐチャネルＭＯＳトラン
ジスタ、ＱＭ４…ｎチャネルＭＯＳトランジスタ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】ＣＭＯＳとバイポーラトランジスタとを含
   むバッファ回路と、該バッファ回路の入力に接続された
   ＭＯＳ回路とを具備してなるバイポーラＣＭＯＳ複合回
   路であって、 上記バッファ回路は、 入力端子と、 出力端子と、 エミッタ−コレクタ電流通路が第１の動作電位点と上記
   出力端子との間に接続された第１のｎｐｎトランジスタ
   と、 エミッタ−コレクタ電流通路が上記出力端子と第２の動
   作電位点との間に接続された第２のｎｐｎトランジスタ
   と、 ドレイン−ソース電流通路が上記第２のｎｐｎトランジ
   スタのベースと上記出力端子との間に接続されたｐチャ
   ネルＭＯＳトランジスタと、 ドレイン−ソース電流通路が上記第２のｎｐｎトランジ
   スタのベースと上記第２の動作電位点との間に接続され
   たｎチャネルＭＯＳトランジスタとを有し、 該ｐチャネルＭＯＳトランジスタは、そのドレインが上
   記第２のｎｐｎトランジスタのベースの側に、そのソー
   スが上記出力端子の側になる向きに接続されてなり、 該ｎチャネルＭＯＳトランジスタは、そのドレインが上
   記第２のｎｐｎトランジスタのベースの側に、そのソー
   スが上記第２の動作電位点の側になる向きに接続されて
   なり、 上記ｐチャネルＭＯＳトランジスタと上記ｎチャネルＭ
   ＯＳトランジスタのゲートは共に上記入力端子に接続さ
   れてなり、 上記第１のｎｐｎトランジスタのベースは上記入力端子
   に直接接続されてなり、 上記ＭＯＳ回路はゲートに入力信号が印加され、ドレイ
   ンが上記バッファ回路の上記入力端子に接続されたｎチ
   ャネルＭＯＳトランジスタを有してなることを特徴とす
   るバイポーラＣＭＯＳ複合回路。