JPH05206463A - 絶縁ゲート型電界効果トランジスタ及びその製造方法 - Google Patents
絶縁ゲート型電界効果トランジスタ及びその製造方法Info
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- JPH05206463A JPH05206463A JP3294592A JP3294592A JPH05206463A JP H05206463 A JPH05206463 A JP H05206463A JP 3294592 A JP3294592 A JP 3294592A JP 3294592 A JP3294592 A JP 3294592A JP H05206463 A JPH05206463 A JP H05206463A
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Abstract
(57)【要約】
【目的】 ゲート電極の端部からソース、ドレイン領域
を十分な距離離し、電界強度が小さくなるようにする。 【構成】 ゲート電極７の端部における絶縁膜６の厚さ
を、該端部以外の絶縁膜６の厚さよりも厚くする。
を十分な距離離し、電界強度が小さくなるようにする。 【構成】 ゲート電極７の端部における絶縁膜６の厚さ
を、該端部以外の絶縁膜６の厚さよりも厚くする。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート型電界効果
トランジスタ及びその製造方法に係り、特にソース、ド
レイン領域がチャネル領域を介して形成され、該チャネ
ル領域上に絶縁膜を介してゲート電極が形成された絶縁
ゲート型電界効果トランジスタ及びその製造方法に関す
る。
トランジスタ及びその製造方法に係り、特にソース、ド
レイン領域がチャネル領域を介して形成され、該チャネ
ル領域上に絶縁膜を介してゲート電極が形成された絶縁
ゲート型電界効果トランジスタ及びその製造方法に関す
る。
【０００２】
【従来の技術】ＭＯＳ型電界効果トランジスタ（以下、
ＭＯＳＦＥＴと記す）は、低消費電力、高集積化等の点
で優れ、種々のＬＳＩに用いられているが、ＭＯＳＦＥ
Ｔの高集積化等に伴って、電界強度、特にドレイン近傍
の電界強度が大きくなって、電子−正孔対（ホットキャ
リア）が発生する問題がある。ホットキャリアが発生す
ると、エネルギーの高い電子は酸化膜中に注入され、正
孔は基板に注入されて、ドレイン電流を増大させること
となり、その結果、デバイスの信頼性に重大な影響を及
ぼすことになる。
ＭＯＳＦＥＴと記す）は、低消費電力、高集積化等の点
で優れ、種々のＬＳＩに用いられているが、ＭＯＳＦＥ
Ｔの高集積化等に伴って、電界強度、特にドレイン近傍
の電界強度が大きくなって、電子−正孔対（ホットキャ
リア）が発生する問題がある。ホットキャリアが発生す
ると、エネルギーの高い電子は酸化膜中に注入され、正
孔は基板に注入されて、ドレイン電流を増大させること
となり、その結果、デバイスの信頼性に重大な影響を及
ぼすことになる。
【０００３】ドレイン近傍の電界強度を小さくし、ホッ
トキャリアの発生を抑える構成としては、例えば次のよ
うな構成が提案されている。
トキャリアの発生を抑える構成としては、例えば次のよ
うな構成が提案されている。
【０００４】図１２及び図１３は、従来のホットキャリ
アの発生を抑えるためのＭＯＳＦＥＴの構成を示す概略
的平面図である。
アの発生を抑えるためのＭＯＳＦＥＴの構成を示す概略
的平面図である。
【０００５】図１２に示した構成は、ＬＤＤ（Lightly
Doped Drain ）構造と呼ばれるものであり、まずゲート
電極３１側部にＳｉＯ2 酸化膜３２を形成し、ソース、
ドレイン領域近傍に低不純物濃度のｎ- 領域３３，３４
を形成し、その後高不純物濃度のｎ+ 領域３５，３６を
形成して、ゲート電極３１の端部からソース、ドレイン
領域３５，３６を離すとともに、緩やかな濃度分布を形
成することで電界強度が緩和されるようにしたものであ
る。
Doped Drain ）構造と呼ばれるものであり、まずゲート
電極３１側部にＳｉＯ2 酸化膜３２を形成し、ソース、
ドレイン領域近傍に低不純物濃度のｎ- 領域３３，３４
を形成し、その後高不純物濃度のｎ+ 領域３５，３６を
形成して、ゲート電極３１の端部からソース、ドレイン
領域３５，３６を離すとともに、緩やかな濃度分布を形
成することで電界強度が緩和されるようにしたものであ
る。
【０００６】図１３に示した構成は、ゲート電極３１の
端部からソース領域３５及びドレイン領域３６をレジス
トパターニングにより一定距離離して形成することで、
電界強度が小さくなるようにしたものである。
端部からソース領域３５及びドレイン領域３６をレジス
トパターニングにより一定距離離して形成することで、
電界強度が小さくなるようにしたものである。
【０００７】
【発明が解決しようとする課題】しかしながら、図１２
に示した構成のＭＯＳＦＥＴでは、ゲート電極側部に十
分な厚さＳｉＯ2 酸化膜を形成できないため、ゲート電
極の端部からソース領域及びドレイン領域を十分な距離
離して形成することができなかった。
に示した構成のＭＯＳＦＥＴでは、ゲート電極側部に十
分な厚さＳｉＯ2 酸化膜を形成できないため、ゲート電
極の端部からソース領域及びドレイン領域を十分な距離
離して形成することができなかった。
【０００８】また、図１３に示した構成のＭＯＳＦＥＴ
では、ゲート電極に対するソース、ドレイン領域はレジ
スト規定で形成し、自己整合技術を使用していないため
アライメント精度を十分にとることができず、バラツキ
が生じていた。
では、ゲート電極に対するソース、ドレイン領域はレジ
スト規定で形成し、自己整合技術を使用していないため
アライメント精度を十分にとることができず、バラツキ
が生じていた。
【０００９】
【課題を解決するための手段】本発明の絶縁ゲート型電
界効果トランジスタは、ソース、ドレイン領域がチャネ
ル領域を介して形成され、該チャネル領域上に絶縁膜を
介してゲート電極が形成された絶縁ゲート型電界効果ト
ランジスタにおいて、前記ゲート電極の端部における絶
縁膜の厚さを、該端部以外の絶縁膜の厚さよりも厚くし
たことを特徴とする。
界効果トランジスタは、ソース、ドレイン領域がチャネ
ル領域を介して形成され、該チャネル領域上に絶縁膜を
介してゲート電極が形成された絶縁ゲート型電界効果ト
ランジスタにおいて、前記ゲート電極の端部における絶
縁膜の厚さを、該端部以外の絶縁膜の厚さよりも厚くし
たことを特徴とする。
【００１０】また、本発明の絶縁ゲート型電界効果トラ
ンジスタの製造方法は、多孔質化された第１のＳｉ基体
上の、非多孔質単結晶層の表面或いは該非多孔質単結晶
層上に形成した絶縁層表面を、絶縁層を表面に有する第
２のＳｉ基体に貼り合わせる工程と、前記多孔質化され
た第１のＳｉ基体を少なくとも湿式化学エッチングを含
む処理により除去して貼り合わせた絶縁層上に単結晶半
導体層を形成する工程と、この単結晶半導体層上に第１
の絶縁膜を形成し、この第１の絶縁膜上に第１のゲート
電極層をパターン形成し、その上に第２の絶縁層を形成
する工程と、平坦化処理により、前記第１のゲート電極
層を露出させ、この第１のゲート電極層上に、第１のゲ
ート電極層よりも大きい第２のゲート電極層をパターン
形成する工程と、この第２のゲート電極層をマスクとし
て、不純物イオンを注入してソース、ドレイン領域を前
記単結晶半導体層に形成する工程とを備えたことを特徴
とする。
ンジスタの製造方法は、多孔質化された第１のＳｉ基体
上の、非多孔質単結晶層の表面或いは該非多孔質単結晶
層上に形成した絶縁層表面を、絶縁層を表面に有する第
２のＳｉ基体に貼り合わせる工程と、前記多孔質化され
た第１のＳｉ基体を少なくとも湿式化学エッチングを含
む処理により除去して貼り合わせた絶縁層上に単結晶半
導体層を形成する工程と、この単結晶半導体層上に第１
の絶縁膜を形成し、この第１の絶縁膜上に第１のゲート
電極層をパターン形成し、その上に第２の絶縁層を形成
する工程と、平坦化処理により、前記第１のゲート電極
層を露出させ、この第１のゲート電極層上に、第１のゲ
ート電極層よりも大きい第２のゲート電極層をパターン
形成する工程と、この第２のゲート電極層をマスクとし
て、不純物イオンを注入してソース、ドレイン領域を前
記単結晶半導体層に形成する工程とを備えたことを特徴
とする。
【００１１】また、本発明の絶縁ゲート型電界効果トラ
ンジスタの製造方法は、多孔質化された第１のＳｉ基体
上の、非多孔質単結晶層の表面或いは該非多孔質単結晶
層上に形成した絶縁層表面を、絶縁層を表面に有する第
２のＳｉ基体に貼り合わせる工程と、前記多孔質化され
た第１のＳｉ基体を少なくとも湿式化学エッチングを含
む処理により除去して貼り合わせた絶縁層上に単結晶半
導体層を形成する工程と、この単結晶半導体層上に酸化
膜を形成し、この酸化膜上に第１のゲート電極層をパタ
ーン形成する工程と、この第１のゲート電極層以外の単
結晶半導体層上に前記酸化膜よりも厚い選択酸化膜を形
成し、その後前記第１のゲート電極層の表面を露出さ
せ、この第１のゲート電極層上に、第１のゲート電極層
よりも大きい第２のゲート電極層をパターン形成する工
程と、この第２のゲート電極層をマスクとして、不純物
イオンを注入してソース、ドレイン領域を前記単結晶半
導体層に形成する工程とを備えたことを特徴とする。
ンジスタの製造方法は、多孔質化された第１のＳｉ基体
上の、非多孔質単結晶層の表面或いは該非多孔質単結晶
層上に形成した絶縁層表面を、絶縁層を表面に有する第
２のＳｉ基体に貼り合わせる工程と、前記多孔質化され
た第１のＳｉ基体を少なくとも湿式化学エッチングを含
む処理により除去して貼り合わせた絶縁層上に単結晶半
導体層を形成する工程と、この単結晶半導体層上に酸化
膜を形成し、この酸化膜上に第１のゲート電極層をパタ
ーン形成する工程と、この第１のゲート電極層以外の単
結晶半導体層上に前記酸化膜よりも厚い選択酸化膜を形
成し、その後前記第１のゲート電極層の表面を露出さ
せ、この第１のゲート電極層上に、第１のゲート電極層
よりも大きい第２のゲート電極層をパターン形成する工
程と、この第２のゲート電極層をマスクとして、不純物
イオンを注入してソース、ドレイン領域を前記単結晶半
導体層に形成する工程とを備えたことを特徴とする。
【００１２】
【作用】本発明の絶縁ゲート型電界効果トランジスタ
は、ゲート電極の端部における絶縁膜の厚さを、該端部
以外の絶縁膜の厚さよりも厚くすることで、ソース、ド
レイン端部の電界強度が小さくなるようにするものであ
る。
は、ゲート電極の端部における絶縁膜の厚さを、該端部
以外の絶縁膜の厚さよりも厚くすることで、ソース、ド
レイン端部の電界強度が小さくなるようにするものであ
る。
【００１３】なお、絶縁膜の厚さを厚くした前記ゲート
電極の端部直下であって、前記ソース、ドレイン領域に
接して、前記ソース、ドレイン領域よりも低不純物濃度
の領域を設ければ、緩やかな濃度分布を形成することで
電界強度を緩和でき、且つ、ソース、ドレインの直列抵
抗も小さくなり電流駆動能力が向上する。
電極の端部直下であって、前記ソース、ドレイン領域に
接して、前記ソース、ドレイン領域よりも低不純物濃度
の領域を設ければ、緩やかな濃度分布を形成することで
電界強度を緩和でき、且つ、ソース、ドレインの直列抵
抗も小さくなり電流駆動能力が向上する。
【００１４】本発明の絶縁ゲート型電界効果トランジス
タの製造方法は、後述する多孔質Ｓｉ層の性質を利用し
たものであり、多孔質化された第１のＳｉ基体上に結晶
性の優れた非多孔質単結晶Ｓｉ層を作製するか、又は更
に非多孔質単結晶Ｓｉ層上に絶縁層を作製し、かかる非
多孔質単結晶Ｓｉ層の表面又は絶縁層の表面を、表面に
絶縁層を有する第２のＳｉ基体の絶縁層表面に貼り合わ
せ、その後多孔質化された第１のＳｉ基体を少なくとも
湿式化学エッチングを含む処理により除去することで貼
り合わせた絶縁層上に結晶性の優れた膜厚の均一な単結
晶Ｓｉ層を形成してＳＯＩ基板を作製し、このＳＯＩ基
板上の単結晶半導体層上に第１の絶縁膜を形成し、この
第１の絶縁膜上に第１のゲート電極層をパターン形成
し、その上に第２の絶縁層を形成し、平坦化処理によ
り、前記第１のゲート電極層を露出させ、その上に、第
１のゲート電極層よりも大きい第２のゲート電極層をパ
ターン形成することで逆「凸」形状のゲート電極を形成
し、この第２のゲート電極層をマスクとして、不純物イ
オンを注入してソース、ドレイン領域を前記非多孔質単
結晶層に形成することで、ソース、ドレイン領域とゲー
ト電極（第１のゲート電極層）との間隔をとるものであ
る。
タの製造方法は、後述する多孔質Ｓｉ層の性質を利用し
たものであり、多孔質化された第１のＳｉ基体上に結晶
性の優れた非多孔質単結晶Ｓｉ層を作製するか、又は更
に非多孔質単結晶Ｓｉ層上に絶縁層を作製し、かかる非
多孔質単結晶Ｓｉ層の表面又は絶縁層の表面を、表面に
絶縁層を有する第２のＳｉ基体の絶縁層表面に貼り合わ
せ、その後多孔質化された第１のＳｉ基体を少なくとも
湿式化学エッチングを含む処理により除去することで貼
り合わせた絶縁層上に結晶性の優れた膜厚の均一な単結
晶Ｓｉ層を形成してＳＯＩ基板を作製し、このＳＯＩ基
板上の単結晶半導体層上に第１の絶縁膜を形成し、この
第１の絶縁膜上に第１のゲート電極層をパターン形成
し、その上に第２の絶縁層を形成し、平坦化処理によ
り、前記第１のゲート電極層を露出させ、その上に、第
１のゲート電極層よりも大きい第２のゲート電極層をパ
ターン形成することで逆「凸」形状のゲート電極を形成
し、この第２のゲート電極層をマスクとして、不純物イ
オンを注入してソース、ドレイン領域を前記非多孔質単
結晶層に形成することで、ソース、ドレイン領域とゲー
ト電極（第１のゲート電極層）との間隔をとるものであ
る。
【００１５】また、本発明の絶縁ゲート型電界効果トラ
ンジスタの製造方法は、後述する多孔質Ｓｉ層の性質を
利用したものであり、多孔質化された第１のＳｉ基体上
に結晶性の優れた非多孔質単結晶Ｓｉ層を作製するか、
又は更に非多孔質単結晶Ｓｉ層上に絶縁層を作製し、か
かる非多孔質単結晶Ｓｉ層の表面又は絶縁層の表面を、
表面に絶縁層を有する第２のＳｉ基体の絶縁層表面に貼
り合わせ、その後多孔質化された第１のＳｉ基体を少な
くとも湿式化学エッチングを含む処理により除去するこ
とで貼り合わせた絶縁層上に結晶性の優れた膜厚の均一
な単結晶Ｓｉ層を形成してＳＯＩ基板を作製し、このＳ
ＯＩ基板上の単結晶半導体層上に酸化膜を形成し、この
酸化膜上に第１のゲート電極層をパターン形成し、この
第１のゲート電極層以外の単結晶半導体層上に前記酸化
膜よりも厚い選択酸化膜を形成することで、第１のゲー
ト電極層の端部に厚い選択酸化膜を形成し、その後前記
第１のゲート電極層の表面を露出させ、この第１のゲー
ト電極層上に、第１のゲート電極層よりも大きい第２の
ゲート電極層をパターン形成し、この第２のゲート電極
層をマスクとして、不純物イオンを注入してソース、ド
レイン領域を前記非多孔質単結晶層に形成することで、
ソース、ドレイン領域とゲート電極（第１のゲート電極
層）との間隔をとるものである。
ンジスタの製造方法は、後述する多孔質Ｓｉ層の性質を
利用したものであり、多孔質化された第１のＳｉ基体上
に結晶性の優れた非多孔質単結晶Ｓｉ層を作製するか、
又は更に非多孔質単結晶Ｓｉ層上に絶縁層を作製し、か
かる非多孔質単結晶Ｓｉ層の表面又は絶縁層の表面を、
表面に絶縁層を有する第２のＳｉ基体の絶縁層表面に貼
り合わせ、その後多孔質化された第１のＳｉ基体を少な
くとも湿式化学エッチングを含む処理により除去するこ
とで貼り合わせた絶縁層上に結晶性の優れた膜厚の均一
な単結晶Ｓｉ層を形成してＳＯＩ基板を作製し、このＳ
ＯＩ基板上の単結晶半導体層上に酸化膜を形成し、この
酸化膜上に第１のゲート電極層をパターン形成し、この
第１のゲート電極層以外の単結晶半導体層上に前記酸化
膜よりも厚い選択酸化膜を形成することで、第１のゲー
ト電極層の端部に厚い選択酸化膜を形成し、その後前記
第１のゲート電極層の表面を露出させ、この第１のゲー
ト電極層上に、第１のゲート電極層よりも大きい第２の
ゲート電極層をパターン形成し、この第２のゲート電極
層をマスクとして、不純物イオンを注入してソース、ド
レイン領域を前記非多孔質単結晶層に形成することで、
ソース、ドレイン領域とゲート電極（第１のゲート電極
層）との間隔をとるものである。
【００１６】なお、酸化膜上に前記第１のゲート電極層
をパターン形成した後、この第１のゲート電極層をマス
クとして、前記ソース、ドレイン領域よりも低濃度に不
純物イオンを注入して低不純物濃度の領域を形成すれ
ば、緩やかな濃度分布を形成することで電界強度をより
緩和することができる。
をパターン形成した後、この第１のゲート電極層をマス
クとして、前記ソース、ドレイン領域よりも低濃度に不
純物イオンを注入して低不純物濃度の領域を形成すれ
ば、緩やかな濃度分布を形成することで電界強度をより
緩和することができる。
【００１７】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。 （実施例１）図１は本発明の第１実施例となるｎ型ＭＯ
ＳＦＥＴの構成を説明するための断面図である。
説明する。 （実施例１）図１は本発明の第１実施例となるｎ型ＭＯ
ＳＦＥＴの構成を説明するための断面図である。
【００１８】図１において、１は単結晶Ｓｉ基板、２は
ＳｉＯ2 酸化膜、４，３，５はそれぞれｎ型ＭＯＳＦＥ
Ｔを構成するソース領域，チャネル領域，ドレイン領
域、６は酸化膜、７はゲート電極である。ゲート電極７
は逆「凸」形状となっており、中心部が厚くなってい
る。このためソース領域４、ドレイン領域５とゲート電
極７の中心部とは、厚い絶縁膜を介して、十分な距離離
されているため、電界が緩和しホットキャリアの発生を
防止することができる。さらに、ゲート電極に電圧が印
加されると、厚い酸化膜５１の下部Ｓｉ層にもチャネル
が形成され、ソース部の直列抵抗が小さくなる。これに
より高耐圧で且つ駆動能力の高いＭＯＳＦＥＴが実現可
能である。また、本実施例においては、ｎ型ＭＯＳＦＥ
Ｔについて記述したが、これに限定されることなく、ｐ
型ＭＯＳＦＥＴでも可能であることは言うまでもない。
ＳｉＯ2 酸化膜、４，３，５はそれぞれｎ型ＭＯＳＦＥ
Ｔを構成するソース領域，チャネル領域，ドレイン領
域、６は酸化膜、７はゲート電極である。ゲート電極７
は逆「凸」形状となっており、中心部が厚くなってい
る。このためソース領域４、ドレイン領域５とゲート電
極７の中心部とは、厚い絶縁膜を介して、十分な距離離
されているため、電界が緩和しホットキャリアの発生を
防止することができる。さらに、ゲート電極に電圧が印
加されると、厚い酸化膜５１の下部Ｓｉ層にもチャネル
が形成され、ソース部の直列抵抗が小さくなる。これに
より高耐圧で且つ駆動能力の高いＭＯＳＦＥＴが実現可
能である。また、本実施例においては、ｎ型ＭＯＳＦＥ
Ｔについて記述したが、これに限定されることなく、ｐ
型ＭＯＳＦＥＴでも可能であることは言うまでもない。
【００１９】次に上記構成のｎ型ＭＯＳＦＥＴの製造方
法について説明する。
法について説明する。
【００２０】なお、上記構成のｎ型ＭＯＳＦＥＴは絶縁
面（酸化膜）上に形成された単結晶層に作製されたもの
であるが、本発明は特にこのようなＳＯＩ基板上に形成
されたＭＯＳＦＥＴに限定されず、通常のＳｉ単結晶に
形成されるＭＯＳＦＥＴにも適用可能である。
面（酸化膜）上に形成された単結晶層に作製されたもの
であるが、本発明は特にこのようなＳＯＩ基板上に形成
されたＭＯＳＦＥＴに限定されず、通常のＳｉ単結晶に
形成されるＭＯＳＦＥＴにも適用可能である。
【００２１】まず、ＳＯＩ基板を作製する上で用いる多
孔質Ｓｉに付いて説明を行う。多孔質Ｓｉは、Uhlir 等
によって１９５６年に半導体の電解研磨の研究過程に於
て発見された（A.Uhlir, Bell Syst.Tech.J., vol 35,3
33(1956)) 。また、ウナガミ等は、陽極化成におけるＳ
ｉの溶解反応を研究し、ＨＦ溶液中のＳｉの陽極反応に
は正孔が必要であり、その反応は、次のようであると報
告している（T.ウナガミ: J. Electrochem.Soc., vol.
127, 476 (1980) ）。
孔質Ｓｉに付いて説明を行う。多孔質Ｓｉは、Uhlir 等
によって１９５６年に半導体の電解研磨の研究過程に於
て発見された（A.Uhlir, Bell Syst.Tech.J., vol 35,3
33(1956)) 。また、ウナガミ等は、陽極化成におけるＳ
ｉの溶解反応を研究し、ＨＦ溶液中のＳｉの陽極反応に
は正孔が必要であり、その反応は、次のようであると報
告している（T.ウナガミ: J. Electrochem.Soc., vol.
127, 476 (1980) ）。
【００２２】 Si + 2HF + (2-n)e+ → SiF2 + 2H+ + ne- SiF2 + 2HF → SiF4 + H2 SiF4 + 2HF → H2SiF6 又は、 Si + 4HF + (4-λ)e+ → SiF4 + 4H+ + λe- SiF4 + 2HF → H2SiF6 ここで、ｅ+ 及び、ｅ- はそれぞれ、正孔と電子を表し
ている。また、ｎ及びλは夫々Ｓｉ１原子が溶解するた
めに必要な正孔の数であり、ｎ＞２又は、λ＞４なる条
件が満たされた場合に多孔質Ｓｉが形成されるとしてい
る。
ている。また、ｎ及びλは夫々Ｓｉ１原子が溶解するた
めに必要な正孔の数であり、ｎ＞２又は、λ＞４なる条
件が満たされた場合に多孔質Ｓｉが形成されるとしてい
る。
【００２３】このように、多孔質Ｓｉを作製するために
は、正孔が必要であり、Ｎ型Ｓｉに比べてＰ型Ｓｉの方
が多孔質Ｓｉに変質しやすい。しかし、Ｎ型Ｓｉも正孔
の注入があれば、多孔質Ｓｉに変質することが知られて
いる（R.P.Holmstrom and J.Y.Chi. Appl.Phys.Lett. V
ol.42,386(1983) ）。この多孔質Ｓｉ層は、単結晶Ｓｉ
の密度２．３３ｇ／ｃｍ3 に比べて、ＨＦ溶液濃度を５
０〜２０％に変化させることで、その密度を１．１〜
０．６ｇ／ｃｍ 3 の範囲に変化させることができる。こ
の多孔質Ｓｉ層は、透過電子顕微鏡による観察によれ
ば、平均約６００オングストローム程度の径の孔が形成
される。その密度は単結晶Ｓｉに比べると、半分以下に
なるにもかかわらず、単結晶性は維持されており、多孔
質層の上部へ単結晶Ｓｉ層をエピタキシャル成長させる
ことも可能である。また、多孔質層はその内部に大量の
空隙が形成されているために、密度が半分以下に減少す
る。その結果、体積に比べて表面積が飛躍的に増大する
ため、その化学エッチング速度は、非多孔質Ｓｉ層のエ
ッチング速度に比べて、著しく増速される。
は、正孔が必要であり、Ｎ型Ｓｉに比べてＰ型Ｓｉの方
が多孔質Ｓｉに変質しやすい。しかし、Ｎ型Ｓｉも正孔
の注入があれば、多孔質Ｓｉに変質することが知られて
いる（R.P.Holmstrom and J.Y.Chi. Appl.Phys.Lett. V
ol.42,386(1983) ）。この多孔質Ｓｉ層は、単結晶Ｓｉ
の密度２．３３ｇ／ｃｍ3 に比べて、ＨＦ溶液濃度を５
０〜２０％に変化させることで、その密度を１．１〜
０．６ｇ／ｃｍ 3 の範囲に変化させることができる。こ
の多孔質Ｓｉ層は、透過電子顕微鏡による観察によれ
ば、平均約６００オングストローム程度の径の孔が形成
される。その密度は単結晶Ｓｉに比べると、半分以下に
なるにもかかわらず、単結晶性は維持されており、多孔
質層の上部へ単結晶Ｓｉ層をエピタキシャル成長させる
ことも可能である。また、多孔質層はその内部に大量の
空隙が形成されているために、密度が半分以下に減少す
る。その結果、体積に比べて表面積が飛躍的に増大する
ため、その化学エッチング速度は、非多孔質Ｓｉ層のエ
ッチング速度に比べて、著しく増速される。
【００２４】本発明に用いるＳＯＩ基板は上記多孔質Ｓ
ｉの性質を利用して作製されるものである。
ｉの性質を利用して作製されるものである。
【００２５】図２〜図６は上記実施例のｎ型ＭＯＳＦＥ
Ｔの製造工程図である。
Ｔの製造工程図である。
【００２６】まず、図２に示すように、単結晶シリコン
基体を以下の条件の陽極化成により多孔質化して多孔質
シリコン基体２３を形成する。
基体を以下の条件の陽極化成により多孔質化して多孔質
シリコン基体２３を形成する。
【００２７】 印加電圧： ２．６（Ｖ） 電流密度： １００（ｍＡ・ｃｍ-2） 陽極化成溶液： ＨＦ：Ｈ2 Ｏ＝１：１ 時間： ２（分） 多孔質Ｓｉの厚み： ２０（μｍ） Ｐｏｒｏｓｉｔｙ： ５６（％） 次に多孔質シリコン基体２３の表面に非多孔質単結晶Ｓ
ｉ層３をエピタキシャル成長する。単結晶Ｓｉ層３の厚
さは適宜設定されるが、ここでは０．５μｍとした。エ
ピタキシャル成長は一般的な熱ＣＶＤ法、減圧ＣＶＤ
法、プラズマＣＶＤ法、分子線エピタキシー法、スパッ
タ法等で行われる。
ｉ層３をエピタキシャル成長する。単結晶Ｓｉ層３の厚
さは適宜設定されるが、ここでは０．５μｍとした。エ
ピタキシャル成長は一般的な熱ＣＶＤ法、減圧ＣＶＤ
法、プラズマＣＶＤ法、分子線エピタキシー法、スパッ
タ法等で行われる。
【００２８】次に、図３に示すように、単結晶Ｓｉ層３
の表面に酸化膜２２を形成し、この単結晶Ｓｉ層３と表
面に酸化膜２１を有する他の単結晶Ｓｉ基板１とを洗浄
した後に密着させ、その後酸素、窒素、水素、希ガス等
の雰囲気中で加熱することで貼り合わせる。
の表面に酸化膜２２を形成し、この単結晶Ｓｉ層３と表
面に酸化膜２１を有する他の単結晶Ｓｉ基板１とを洗浄
した後に密着させ、その後酸素、窒素、水素、希ガス等
の雰囲気中で加熱することで貼り合わせる。
【００２９】ここで、単結晶Ｓｉ層３を、酸化膜２２を
介して単結晶Ｓｉ基板１と貼り合わせるのは、界面で薄
膜デバイスを作製する際にある程度の界面準位を形成す
る可能性があるため、界面準位の低減を図るためであ
る。
介して単結晶Ｓｉ基板１と貼り合わせるのは、界面で薄
膜デバイスを作製する際にある程度の界面準位を形成す
る可能性があるため、界面準位の低減を図るためであ
る。
【００３０】なお、一般的に熱処理の温度が高ければ高
いほど、界面の結合力が強まる。これは約２００℃以上
になると、水素結合していた水素と酸素の両原子がＨ2
Ｏの形で脱水し、そのあとに縮合したシラノール結合
（Ｓｉ−Ｏ−Ｓｉ）を形成するためである。但し脱水し
たＨ2 Ｏが界面近傍に空隙（ボイド）等の形で残存して
いる間は、まだ結合力は最も高い状態ではなく、このボ
イドが拡散して完全に消滅したときに最も結合力が高く
なる。そしてこの状態で結合力は飽和し、それ以上の高
温処理をしても結合力がさらに強まることはない。この
結合力が飽和する温度は約１１００℃である。ここでは
熱処理温度を約１０００℃とした。
いほど、界面の結合力が強まる。これは約２００℃以上
になると、水素結合していた水素と酸素の両原子がＨ2
Ｏの形で脱水し、そのあとに縮合したシラノール結合
（Ｓｉ−Ｏ−Ｓｉ）を形成するためである。但し脱水し
たＨ2 Ｏが界面近傍に空隙（ボイド）等の形で残存して
いる間は、まだ結合力は最も高い状態ではなく、このボ
イドが拡散して完全に消滅したときに最も結合力が高く
なる。そしてこの状態で結合力は飽和し、それ以上の高
温処理をしても結合力がさらに強まることはない。この
結合力が飽和する温度は約１１００℃である。ここでは
熱処理温度を約１０００℃とした。
【００３１】次に図４に示すように、Ｓｉ基板５２をバ
ックグラインドで除去した後、多孔質シリコン基体２３
を下記のエッチング液を用いてエッチング除去する。多
孔質シリコン基体２３を単結晶に対して選択的にエッチ
ングすることができるエッチング液としては、弗酸、バ
ッファード弗酸等の弗酸系のエッチング液がある。な
お、かかるエッチング液に、メタノール、エタノール、
プロパノール、イソプロパノール等のアルコールを添加
することによって、エッチングによる反応生成気体の気
泡を、瞬時にエッチング表面から、撹はんすることな
く、除去でき、均一にかつ効率よく多孔質Ｓｉをエッチ
ングすることができる。また、過酸化水素水を添加する
ことによって、Ｓｉの酸化を増速し、反応速度を無添加
にくらべて増速することが可能となり、更に過酸化水素
水の比率を変えることにより、その反応速度を制御する
ことができる。
ックグラインドで除去した後、多孔質シリコン基体２３
を下記のエッチング液を用いてエッチング除去する。多
孔質シリコン基体２３を単結晶に対して選択的にエッチ
ングすることができるエッチング液としては、弗酸、バ
ッファード弗酸等の弗酸系のエッチング液がある。な
お、かかるエッチング液に、メタノール、エタノール、
プロパノール、イソプロパノール等のアルコールを添加
することによって、エッチングによる反応生成気体の気
泡を、瞬時にエッチング表面から、撹はんすることな
く、除去でき、均一にかつ効率よく多孔質Ｓｉをエッチ
ングすることができる。また、過酸化水素水を添加する
ことによって、Ｓｉの酸化を増速し、反応速度を無添加
にくらべて増速することが可能となり、更に過酸化水素
水の比率を変えることにより、その反応速度を制御する
ことができる。
【００３２】ここでは、多孔質シリコン基体２３を４９
％弗酸とアルコールと３０％過酸化水素水との混合液
（１０：６：５０）で撹はんすることなく選択エッチン
グした。多孔質Ｓｉ基体２３は選択エッチングされ、完
全に除去された。
％弗酸とアルコールと３０％過酸化水素水との混合液
（１０：６：５０）で撹はんすることなく選択エッチン
グした。多孔質Ｓｉ基体２３は選択エッチングされ、完
全に除去された。
【００３３】このようにして作製されたＳＯＩ基板は酸
化膜上に形成されたＳｉ単結晶層の層厚が均一である。
化膜上に形成されたＳｉ単結晶層の層厚が均一である。
【００３４】次に、図５に示すように、単結晶Ｓｉ層３
上に薄い酸化膜（ゲート酸化膜となる）２６を形成し、
その上にゲート電極７の下層部となるポリシリコン層２
４をパターニングして形成し、その後酸化膜２７を形成
する。
上に薄い酸化膜（ゲート酸化膜となる）２６を形成し、
その上にゲート電極７の下層部となるポリシリコン層２
４をパターニングして形成し、その後酸化膜２７を形成
する。
【００３５】次に、図６に示すようにＳＯＧ（Spin On
Glass ）を表面にコートし、リフローにより平坦化を行
い、エッチバックでポリシリコン層２４の表面を露出さ
せる。次に、ゲート電極７の上層部となるポリシリコン
層（ポリシリコン層２４よりも大きくする）２５をパタ
ーニングして形成し、このポリシリコン層２５をマスク
にして、不純物イオンを注入し、アニール処理を施し
て、ソース，ドレイン領域４，５を形成する。
Glass ）を表面にコートし、リフローにより平坦化を行
い、エッチバックでポリシリコン層２４の表面を露出さ
せる。次に、ゲート電極７の上層部となるポリシリコン
層（ポリシリコン層２４よりも大きくする）２５をパタ
ーニングして形成し、このポリシリコン層２５をマスク
にして、不純物イオンを注入し、アニール処理を施し
て、ソース，ドレイン領域４，５を形成する。
【００３６】このようにして、図１に示したｎ型ＭＯＳ
ＦＥＴを作製した。 （実施例２）本実施例は第１実施例のｎ型ＭＯＳＦＥＴ
に、さらに電界強度を緩和するために低不純物濃度のｎ
- 領域を形成したものである。
ＦＥＴを作製した。 （実施例２）本実施例は第１実施例のｎ型ＭＯＳＦＥＴ
に、さらに電界強度を緩和するために低不純物濃度のｎ
- 領域を形成したものである。
【００３７】図７は本実施例のｎ型ＭＯＳＦＥＴを示す
断面図である。なお図１に示した構成部材と同一構成部
材については同一符号を付して説明を省略する。
断面図である。なお図１に示した構成部材と同一構成部
材については同一符号を付して説明を省略する。
【００３８】同図に示すように、本実施例では、ソース
領域４及びドレイン領域５の近傍に低不純物濃度のｎ-
領域８，９を形成しており、ゲート電極７からソース、
ドレイン領域４，５を離すとともに、緩やかな濃度分布
を形成することで電界強度が緩和され、且つ、ソース、
ドレイン直列抵抗が減少し、駆動能力が高いＭＯＳＦＥ
Ｔが作製できる。
領域４及びドレイン領域５の近傍に低不純物濃度のｎ-
領域８，９を形成しており、ゲート電極７からソース、
ドレイン領域４，５を離すとともに、緩やかな濃度分布
を形成することで電界強度が緩和され、且つ、ソース、
ドレイン直列抵抗が減少し、駆動能力が高いＭＯＳＦＥ
Ｔが作製できる。
【００３９】かかるｎ型ＭＯＳＦＥＴの製造工程は、図
５において、酸化膜２６上にゲート電極７の下層部とな
るポリシリコン層２４をパターニングして形成した後、
このポリシリコン層２４をマスクとして、低不純物濃度
に不純物イオンを注入してｎ- 領域８，９を形成するこ
とを除いて、図２〜図６を用いて説明した第１実施例の
製造工程と同じである。 （実施例３）本実施例は、第１，第２実施例のように、
ゲート電極の形状を逆「凸」形状とするのではなく、ゲ
ート電極７とソース電極４、ドレイン領域５との間に厚
い選択酸化膜を形成することで、ホットキャリアの発生
を防ぐに十分な距離離すものである。
５において、酸化膜２６上にゲート電極７の下層部とな
るポリシリコン層２４をパターニングして形成した後、
このポリシリコン層２４をマスクとして、低不純物濃度
に不純物イオンを注入してｎ- 領域８，９を形成するこ
とを除いて、図２〜図６を用いて説明した第１実施例の
製造工程と同じである。 （実施例３）本実施例は、第１，第２実施例のように、
ゲート電極の形状を逆「凸」形状とするのではなく、ゲ
ート電極７とソース電極４、ドレイン領域５との間に厚
い選択酸化膜を形成することで、ホットキャリアの発生
を防ぐに十分な距離離すものである。
【００４０】図８は本実施例のｎ型ＭＯＳＦＥＴを示す
断面図である。なお、なお図１に示した構成部材と同一
構成部材については同一符号を付する。
断面図である。なお、なお図１に示した構成部材と同一
構成部材については同一符号を付する。
【００４１】同図において、２はＳｉＯ2 酸化膜、４，
３，５，はｎ型ＭＯＳＦＥＴを構成するソース領域，チ
ャネル領域，ドレイン領域、８，９はｎ- 領域、１０，
１１は選択酸化領域、２４は第１のポリシリコン層、２
５は第２のポリシリコン層（ポリシリコン層２４，２５
はゲート電極７を構成する）である。
３，５，はｎ型ＭＯＳＦＥＴを構成するソース領域，チ
ャネル領域，ドレイン領域、８，９はｎ- 領域、１０，
１１は選択酸化領域、２４は第１のポリシリコン層、２
５は第２のポリシリコン層（ポリシリコン層２４，２５
はゲート電極７を構成する）である。
【００４２】本実施例のｎ型ＭＯＳＦＥＴは、酸化膜２
６上にポリシリコン層２４をパターニングして形成する
までの工程は図２〜図５を用いて説明した第１実施例の
製造工程と同じなので、かかる工程については説明を省
略し、また図２〜図５の構成部材と同一構成部材につい
ては同一符号を付する。
６上にポリシリコン層２４をパターニングして形成する
までの工程は図２〜図５を用いて説明した第１実施例の
製造工程と同じなので、かかる工程については説明を省
略し、また図２〜図５の構成部材と同一構成部材につい
ては同一符号を付する。
【００４３】図９〜図１１は本実施例のｎ型ＭＯＳＦＥ
Ｔの製造工程を示す図である。
Ｔの製造工程を示す図である。
【００４４】図９に示すように、酸化膜２６上にゲート
電極７の一部となる第１のポリシリコン層２４をパター
ニングして形成した後、このポリシリコン層２４をマス
クとして、低不純物濃度に不純物イオンを注入してｎ-
領域８及びｎ- 領域９を形成する。その後、ポリシリコ
ン層２４上に酸化膜１２を形成した後、ポリシリコン層
２４上のみＳｉＮ膜１３を形成する。
電極７の一部となる第１のポリシリコン層２４をパター
ニングして形成した後、このポリシリコン層２４をマス
クとして、低不純物濃度に不純物イオンを注入してｎ-
領域８及びｎ- 領域９を形成する。その後、ポリシリコ
ン層２４上に酸化膜１２を形成した後、ポリシリコン層
２４上のみＳｉＮ膜１３を形成する。
【００４５】次に図１０に示すように、選択酸化膜１
０，１１を形成した後、ポリシリコン層２４上のＳｉＮ
膜１３及びＳｉＯ2 酸化膜１２を除去する。次にゲート
電極７となる第２のポリシリコン層２５をパターニング
して形成した後、このポリシリコン層２５をマスクとし
て、不純物イオンを注入し、アニール処理を施してソー
ス，ドレイン領域４，５を形成する。 （実施例４）次に本発明の第４実施例について図１４を
用いて説明する。本発明は第１実施例のＭＯＳＦＥＴが
ソース、ドレインに対して対称構造であるのに対し、本
第４実施例は、ドレイン端のみ５５に示す如く、ゲート
酸化膜厚を厚くした構造である。通常ソース端よりもド
レイン端がより高電界になり電界緩和が要求され、又ソ
ース側は電流駆動能力を高めるためにソース抵抗を低減
することが要求されている。この両者の要求を本実施例
の構造は満たすものである。
０，１１を形成した後、ポリシリコン層２４上のＳｉＮ
膜１３及びＳｉＯ2 酸化膜１２を除去する。次にゲート
電極７となる第２のポリシリコン層２５をパターニング
して形成した後、このポリシリコン層２５をマスクとし
て、不純物イオンを注入し、アニール処理を施してソー
ス，ドレイン領域４，５を形成する。 （実施例４）次に本発明の第４実施例について図１４を
用いて説明する。本発明は第１実施例のＭＯＳＦＥＴが
ソース、ドレインに対して対称構造であるのに対し、本
第４実施例は、ドレイン端のみ５５に示す如く、ゲート
酸化膜厚を厚くした構造である。通常ソース端よりもド
レイン端がより高電界になり電界緩和が要求され、又ソ
ース側は電流駆動能力を高めるためにソース抵抗を低減
することが要求されている。この両者の要求を本実施例
の構造は満たすものである。
【００４６】次に本第４実施例の構造体の作製方法につ
いて、図１５〜図１９を用いて説明する。
いて、図１５〜図１９を用いて説明する。
【００４７】第１実施例の図５の工程より、絶縁層２７
のエッチバックにより第１ゲート２４と絶縁層２７の表
面のつらを合わせる。その後、図１５に示すように第２
ゲート電極となる導電層６０を全面に設け、６１に示す
如くレジストをパターニングする。この時、注意すべき
ことは図１５の６２に示す如く、レジストのエッジが第
１ゲート電極２４の内側に位置するようにする点であ
る。このようにパターニングを行い、ｐｏｌｉＳｉエッ
チングにおいて酸化膜との選択比が大きい条件により第
１ゲート、第２ゲートを連結してパターニングすると、
図１６に示す形状が得られる。
のエッチバックにより第１ゲート２４と絶縁層２７の表
面のつらを合わせる。その後、図１５に示すように第２
ゲート電極となる導電層６０を全面に設け、６１に示す
如くレジストをパターニングする。この時、注意すべき
ことは図１５の６２に示す如く、レジストのエッジが第
１ゲート電極２４の内側に位置するようにする点であ
る。このようにパターニングを行い、ｐｏｌｉＳｉエッ
チングにおいて酸化膜との選択比が大きい条件により第
１ゲート、第２ゲートを連結してパターニングすると、
図１６に示す形状が得られる。
【００４８】この後、このレジストマスクを用いて、酸
化膜のみエッチング（例えば、バッファード希フッ酸等
を用いることができる）し、レジストを除去する（図１
７）。
化膜のみエッチング（例えば、バッファード希フッ酸等
を用いることができる）し、レジストを除去する（図１
７）。
【００４９】次に再酸化をした後、第２ゲートの反対側
のエッジをパターニングするために、図１８の６３に示
すようにレジストをパターニングし、第２ゲート電極６
０′をパターニングする。その後、再び酸化し、この第
２ゲート電極をマスクとしてソース、ドレインのイオン
注入を行えば、本実施例の構造体が形成できる（図１
９）。イオン注入時、ソース、ドレイン上に設けられた
酸化膜厚は異なるが、ソース、ドレイン部Ｓｉ層は十分
薄く、両者の深さは裏面ＳｉＯ2 により規定されため特
に問題とはならない。
のエッジをパターニングするために、図１８の６３に示
すようにレジストをパターニングし、第２ゲート電極６
０′をパターニングする。その後、再び酸化し、この第
２ゲート電極をマスクとしてソース、ドレインのイオン
注入を行えば、本実施例の構造体が形成できる（図１
９）。イオン注入時、ソース、ドレイン上に設けられた
酸化膜厚は異なるが、ソース、ドレイン部Ｓｉ層は十分
薄く、両者の深さは裏面ＳｉＯ2 により規定されため特
に問題とはならない。
【００５０】本実施例では、第１ゲート電極にセルフア
ラインでｎ- 層を形成しなかったが、図１５の第２ゲー
ト電極を形成する前に、第１ゲート電極をマスクにｎ-
層をイオン注入により形成すれば、ソース側の第２ゲー
ト電極直下にもｎ- 層が形成できる。 （実施例５）次に本発明の第５実施例について図２０を
用いて説明する。本第５実施例は、第４実施例と同様
に、ドレイン端のみフィールド酸化層を設け、ゲート絶
縁層の厚さを厚くした構成にしたものである。これは第
３実施例において、選択酸化時、ソース側までＳｉＮ膜
をのばしておけば、第３実施例と同様な工程で作製可能
である。第５実施例も第４実施例と同様に、高耐圧且つ
電流駆動能力の高いＭＯＳＦＥＴができることは言うま
でもない。
ラインでｎ- 層を形成しなかったが、図１５の第２ゲー
ト電極を形成する前に、第１ゲート電極をマスクにｎ-
層をイオン注入により形成すれば、ソース側の第２ゲー
ト電極直下にもｎ- 層が形成できる。 （実施例５）次に本発明の第５実施例について図２０を
用いて説明する。本第５実施例は、第４実施例と同様
に、ドレイン端のみフィールド酸化層を設け、ゲート絶
縁層の厚さを厚くした構成にしたものである。これは第
３実施例において、選択酸化時、ソース側までＳｉＮ膜
をのばしておけば、第３実施例と同様な工程で作製可能
である。第５実施例も第４実施例と同様に、高耐圧且つ
電流駆動能力の高いＭＯＳＦＥＴができることは言うま
でもない。
【００５１】以上、本発明のＭＯＳＦＥＴ及びＭＯＳＦ
ＥＴ技術は通常のＬＳＩのみならず、高耐圧特性を有す
るため液晶画像表示装置等にも適用可能である。
ＥＴ技術は通常のＬＳＩのみならず、高耐圧特性を有す
るため液晶画像表示装置等にも適用可能である。
【００５２】
【発明の効果】以上詳細に説明したように、本発明の絶
縁ゲート型電界効果トランジスタによれば、ゲート電極
の端部における絶縁膜の厚さを、該端部以外の絶縁膜の
厚さよりも厚くすることで、ゲート電極の端部からソー
ス、ドレイン領域を十分な距離離し、電界強度が小さく
なるようにすることができる。
縁ゲート型電界効果トランジスタによれば、ゲート電極
の端部における絶縁膜の厚さを、該端部以外の絶縁膜の
厚さよりも厚くすることで、ゲート電極の端部からソー
ス、ドレイン領域を十分な距離離し、電界強度が小さく
なるようにすることができる。
【００５３】なお、絶縁膜の厚さを厚くした前記ゲート
電極の端部直下であって、前記ソース、ドレイン領域に
接して、前記ソース、ドレイン領域よりも低不純物濃度
の領域を設ければ、緩やかな濃度分布を形成することで
電界強度をより緩和することができる。
電極の端部直下であって、前記ソース、ドレイン領域に
接して、前記ソース、ドレイン領域よりも低不純物濃度
の領域を設ければ、緩やかな濃度分布を形成することで
電界強度をより緩和することができる。
【００５４】本発明の絶縁ゲート型電界効果トランジス
タの製造方法によれば、貼り合わせたＳＯＩ基板の絶縁
層上に結晶性の優れた膜厚の均一な単結晶Ｓｉ層を形成
し、その上に絶縁層を介して下層の第１のゲート電極層
と上層の第２のゲート電極層とからなる逆「凸」形状の
ゲート電極を形成し、上層の幅の大きいゲート電極層を
マスクとして、不純物イオンを注入してソース、ドレイ
ン領域を前記非多孔質単結晶層に形成することで、ソー
ス、ドレイン領域とゲート電極との間隔を十分とり、電
界強度が小さくなるようにすることができる。
タの製造方法によれば、貼り合わせたＳＯＩ基板の絶縁
層上に結晶性の優れた膜厚の均一な単結晶Ｓｉ層を形成
し、その上に絶縁層を介して下層の第１のゲート電極層
と上層の第２のゲート電極層とからなる逆「凸」形状の
ゲート電極を形成し、上層の幅の大きいゲート電極層を
マスクとして、不純物イオンを注入してソース、ドレイ
ン領域を前記非多孔質単結晶層に形成することで、ソー
ス、ドレイン領域とゲート電極との間隔を十分とり、電
界強度が小さくなるようにすることができる。
【００５５】また、本発明の絶縁ゲート型電界効果トラ
ンジスタの製造方法によれば、貼り合わせたＳＯＩ基板
の絶縁層上に結晶性の優れた膜厚の均一な単結晶Ｓｉ層
を形成し、その上に絶縁層を介して第１のゲート電極層
をパターン形成し、その後、この第１のゲート電極層の
端部に厚い選択酸化膜を形成し、さらにこの第１のゲー
ト電極層上に、第１のゲート電極層よりも大きい第２の
ゲート電極層をパターン形成し、この第２のゲート電極
層をマスクとして、不純物イオンを注入してソース、ド
レイン領域を前記非多孔質単結晶層に形成することで、
ソース、ドレイン領域とゲート電極との間隔を十分と
り、電界強度が小さくなるようにすることができる。
ンジスタの製造方法によれば、貼り合わせたＳＯＩ基板
の絶縁層上に結晶性の優れた膜厚の均一な単結晶Ｓｉ層
を形成し、その上に絶縁層を介して第１のゲート電極層
をパターン形成し、その後、この第１のゲート電極層の
端部に厚い選択酸化膜を形成し、さらにこの第１のゲー
ト電極層上に、第１のゲート電極層よりも大きい第２の
ゲート電極層をパターン形成し、この第２のゲート電極
層をマスクとして、不純物イオンを注入してソース、ド
レイン領域を前記非多孔質単結晶層に形成することで、
ソース、ドレイン領域とゲート電極との間隔を十分と
り、電界強度が小さくなるようにすることができる。
【００５６】なお、酸化膜上に前記第１のゲート電極層
をパターン形成した後、この第１のゲート電極層をマス
クとして、前記ソース、ドレイン領域よりも低濃度に不
純物イオンを注入して低不純物濃度の領域を形成すれ
ば、緩やかな濃度分布を形成することで電界強度をより
緩和することができる。
をパターン形成した後、この第１のゲート電極層をマス
クとして、前記ソース、ドレイン領域よりも低濃度に不
純物イオンを注入して低不純物濃度の領域を形成すれ
ば、緩やかな濃度分布を形成することで電界強度をより
緩和することができる。
【図１】本発明の第１実施例となるｎ型ＭＯＳＦＥＴの
構成を説明するための断面図である。
構成を説明するための断面図である。
【図２】本発明の第１実施例のｎ型ＭＯＳＦＥＴの製造
工程を示す図である。
工程を示す図である。
【図３】本発明の第１実施例のｎ型ＭＯＳＦＥＴの製造
工程を示す図である。
工程を示す図である。
【図４】本発明の第１実施例のｎ型ＭＯＳＦＥＴの製造
工程を示す図である。
工程を示す図である。
【図５】本発明の第１実施例のｎ型ＭＯＳＦＥＴの製造
工程を示す図である。
工程を示す図である。
【図６】本発明の第１実施例のｎ型ＭＯＳＦＥＴの製造
工程を示す図である。
工程を示す図である。
【図７】本発明の第２実施例となるｎ型ＭＯＳＦＥＴの
構成を説明するための断面図である。
構成を説明するための断面図である。
【図８】本発明の第３実施例となるｎ型ＭＯＳＦＥＴの
構成を説明するための断面図である。
構成を説明するための断面図である。
【図９】本発明の第３実施例のｎ型ＭＯＳＦＥＴの製造
工程を示す図である。
工程を示す図である。
【図１０】本発明の第３実施例のｎ型ＭＯＳＦＥＴの製
造工程を示す図である。
造工程を示す図である。
【図１１】本発明の第３実施例のｎ型ＭＯＳＦＥＴの製
造工程を示す図である。
造工程を示す図である。
【図１２】従来のホットキャリアの発生を抑えるための
ＭＯＳＦＥＴの構成を示す概略的平面図である。
ＭＯＳＦＥＴの構成を示す概略的平面図である。
【図１３】従来のホットキャリアの発生を抑えるための
ＭＯＳＦＥＴの他の構成を示す概略的平面図である。
ＭＯＳＦＥＴの他の構成を示す概略的平面図である。
【図１４】本発明の第４実施例となるｎ型ＭＯＳＦＥＴ
の構成を説明するための断面図である。
の構成を説明するための断面図である。
【図１５】本発明の第４実施例のｎ型ＭＯＳＦＥＴの製
造工程を示す図である。
造工程を示す図である。
【図１６】本発明の第４実施例のｎ型ＭＯＳＦＥＴの製
造工程を示す図である。
造工程を示す図である。
【図１７】本発明の第４実施例のｎ型ＭＯＳＦＥＴの製
造工程を示す図である。
造工程を示す図である。
【図１８】本発明の第４実施例のｎ型ＭＯＳＦＥＴの製
造工程を示す図である。
造工程を示す図である。
【図１９】本発明の第４実施例のｎ型ＭＯＳＦＥＴの製
造工程を示す図である。
造工程を示す図である。
【図２０】本発明の第５実施例となるｎ型ＭＯＳＦＥＴ
の構成を説明するための断面図である。
の構成を説明するための断面図である。
１ 単結晶Ｓｉ基板 ２ ＳｉＯ2 酸化膜 ４ ソース領域 ３ チャネル領域 ５ ドレイン領域 ６ 酸化膜 ７ ゲート電極 ８ ｎ- 領域 ９ ｎ- 領域 １０ 選択酸化領域 １１ 選択酸化領域 ２４ 第１のポリシリコン層 ２５ 第２のポリシリコン層
Claims (8)
- 【請求項１】 ソース、ドレイン領域がチャネル領域を
介して形成され、該チャネル領域上に絶縁膜を介してゲ
ート電極が形成された絶縁ゲート型電界効果トランジス
タにおいて、 前記ゲート電極の端部における絶縁膜の厚さを、該端部
以外の絶縁膜の厚さよりも厚くしたことを特徴とする絶
縁ゲート型電界効果トランジスタ。 - 【請求項２】 ゲート電極の厚さを端部のみ薄くするこ
とで、前記ゲート電極の端部における絶縁膜の厚さを、
該端部以外の絶縁膜の厚さよりも厚くしたことを特徴と
する請求項１記載の絶縁ゲート型電界効果トランジス
タ。 - 【請求項３】 ゲート電極の端部とソース、ドレイン領
域との間を選択酸化することで、前記ゲート電極の端部
における絶縁膜の厚さを、該端部以外の絶縁膜の厚さよ
りも厚くしたことを特徴とする請求項１記載の絶縁ゲー
ト型電界効果トランジスタ。 - 【請求項４】 絶縁膜の厚さを厚くした前記ゲート電極
の端部直下であって、前記ソース、ドレイン領域に接し
て、前記ソース、ドレイン領域よりも低不純物濃度の領
域を設けた請求項１〜請求項３いずれか記載の絶縁ゲー
ト型電界効果トランジスタ。 - 【請求項５】 多孔質化された第１のＳｉ基体上の、非
多孔質単結晶層の表面或いは該非多孔質単結晶層上に形
成した絶縁層表面を、絶縁層を表面に有する第２のＳｉ
基体に貼り合わせる工程と、 前記多孔質化された第１のＳｉ基体を少なくとも湿式化
学エッチングを含む処理により除去して貼り合わせた絶
縁層上に単結晶半導体層を形成する工程と、 この単結晶半導体層上に第１の絶縁膜を形成し、この第
１の絶縁膜上に第１のゲート電極層をパターン形成し、
その上に第２の絶縁層を形成する工程と、 平坦化処理により、前記第１のゲート電極層を露出さ
せ、この第１のゲート電極層上に、第１のゲート電極層
よりも大きい第２のゲート電極層をパターン形成する工
程と、 この第２のゲート電極層をマスクとして、不純物イオン
を注入してソース、ドレイン領域を前記単結晶半導体層
に形成する工程とを備えた絶縁ゲート型電界効果トラン
ジスタの製造方法。 - 【請求項６】 前記第１の絶縁膜上に前記第１のゲート
電極層をパターン形成した後、この第１のゲート電極層
をマスクとして、前記ソース、ドレイン領域よりも低濃
度に不純物イオンを注入して低不純物濃度の領域を形成
した請求項５記載の絶縁ゲート型電界効果トランジスタ
の製造方法。 - 【請求項７】 多孔質化された第１のＳｉ基体上の、非
多孔質単結晶層の表面或いは該非多孔質単結晶層上に形
成した絶縁層表面を、絶縁層を表面に有する第２のＳｉ
基体に貼り合わせる工程と、 前記多孔質化された第１のＳｉ基体を少なくとも湿式化
学エッチングを含む処理により除去して貼り合わせた絶
縁層上に単結晶半導体層を形成する工程と、 この単結晶半導体層上に酸化膜を形成し、この酸化膜上
に第１のゲート電極層をパターン形成する工程と、 この第１のゲート電極層以外の単結晶半導体層上に前記
酸化膜よりも厚い選択酸化膜を形成し、その後前記第１
のゲート電極層の表面を露出させ、この第１のゲート電
極層上に、第１のゲート電極層よりも大きい第２のゲー
ト電極層をパターン形成する工程と、 この第２のゲート電極層をマスクとして、不純物イオン
を注入してソース、ドレイン領域を前記単結晶半導体層
に形成する工程とを備えた絶縁ゲート型電界効果トラン
ジスタの製造方法。 - 【請求項８】 前記酸化膜上に前記第１のゲート電極層
をパターン形成した後、この第１のゲート電極層をマス
クとして、前記ソース、ドレイン領域よりも低濃度に不
純物イオンを注入して低不純物濃度の領域を形成した請
求項７記載の絶縁ゲート型電界効果トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3294592A JPH05206463A (ja) | 1992-01-24 | 1992-01-24 | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3294592A JPH05206463A (ja) | 1992-01-24 | 1992-01-24 | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206463A true JPH05206463A (ja) | 1993-08-13 |
Family
ID=12373090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3294592A Pending JPH05206463A (ja) | 1992-01-24 | 1992-01-24 | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206463A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003317961A (ja) * | 1999-04-27 | 2003-11-07 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置 |
-
1992
- 1992-01-24 JP JP3294592A patent/JPH05206463A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003317961A (ja) * | 1999-04-27 | 2003-11-07 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置 |
| US7843407B2 (en) | 1999-04-27 | 2010-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
| US8994711B2 (en) | 1999-04-27 | 2015-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
| US9293483B2 (en) | 1999-04-27 | 2016-03-22 | Semiconductor Energy Laboratory Co. Ltd. | Electronic device and electronic apparatus |
| US9837451B2 (en) | 1999-04-27 | 2017-12-05 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
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