JPH05206421A - Manufacture of soi-type semiconductor device - Google Patents

Manufacture of soi-type semiconductor device

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JPH05206421A
JPH05206421A JP3449192A JP3449192A JPH05206421A JP H05206421 A JPH05206421 A JP H05206421A JP 3449192 A JP3449192 A JP 3449192A JP 3449192 A JP3449192 A JP 3449192A JP H05206421 A JPH05206421 A JP H05206421A
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silicon
semiconductor device
layer
semiconductor
oxide film
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Yasuhisa Omura
泰久 大村
Katsutoshi Izumi
勝俊 泉
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Abstract

PURPOSE:To realize high integration and easy designing operation of the subject semiconductor device and to enhance the yield of the semiconductor device. CONSTITUTION:An SOI-type semiconductor device is manufactured by the following: a process wherein a groove having a prescribed width and a prescribed depth is formed in a silicon layer on a semiconductor substrate in which a silicon oxide film 22 is buried in a silicon substrate 21 and which is provided with the silicon layer on the silicon oxide layer 22 is formed and respectively independent semiconductor regions are formed; a process wherein the groove in the silicon layer and a region to be used as a silicon active layer 23' for a semiconductor device are covered with a silicon nitride film 28'; a process wherein the main face of the semiconductor substrate is exposed to an oxidizing atmosphere and one part of the silicon layer not covered with the silicon nitride film is changed to a silicon oxide film 29; and a process wherein the silicon nitride film 28' is left only at the inside of the groove and other parts are removed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、高速動作を行うSOI
型半導体装置の製造方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an SOI which operates at high speed.
The present invention relates to a method for manufacturing a semiconductor device.

【0002】[0002]

【従来の技術】図8は従来のSOI(Silicon−
On−Insulator)型半導体装置の構成を示す
断面図である。同図において、1はシリコン基板、2は
シリコン酸化膜、3は第1導電形として例えばp形のシ
リコン能動層、4は例えばシリコン酸化膜からなるゲー
ト絶縁膜、5はゲート電極、6は第2導電形として例え
ばn形のソース領域、7は第2導電形として例えばn形
のドレイン領域、8は配線間を電気的に絶縁するための
絶縁膜、9はソース電極、10はドレイン電極である。
2. Description of the Related Art FIG. 8 shows a conventional SOI (Silicon-
It is a sectional view showing composition of an On-Insulator type semiconductor device. In the figure, 1 is a silicon substrate, 2 is a silicon oxide film, 3 is a p-type silicon active layer of the first conductivity type, 4 is a gate insulating film made of, for example, a silicon oxide film, 5 is a gate electrode, and 6 is a For example, n is a source region of 2 conductivity type, 7 is an n type drain region of second conductivity type, 8 is an insulating film for electrically insulating between wirings, 9 is a source electrode, and 10 is a drain electrode. is there.

【0003】このように構成されるSOI型半導体装置
においては、ゲート電極5側から広がりうる空乏層の厚
さがシリコン能動層3の厚さよりも厚くなるようにシリ
コン能動層3の不純物濃度を設計し、半導体装置の動作
時にシリコン能動層3の全領域が空乏化するように構成
する。
In the SOI type semiconductor device having such a structure, the impurity concentration of the silicon active layer 3 is designed so that the thickness of the depletion layer which can spread from the gate electrode 5 side is thicker than the thickness of the silicon active layer 3. However, the entire region of the silicon active layer 3 is depleted during the operation of the semiconductor device.

【0004】このように構成する理由は、能動層内の実
効的な電界強度を低減することによるゲート絶縁膜直下
の反転層キャリアの移動度劣化の抑制とこれによるドレ
イン電流の増大と、能動層内の空乏層の電荷量の減少に
対応する反転層キャリアの増大によるドレイン電流の増
大とを実現できるからである。
The reason for such a configuration is to suppress the mobility deterioration of the inversion layer carrier just below the gate insulating film by reducing the effective electric field strength in the active layer, thereby increasing the drain current, and the active layer. This is because it is possible to increase the drain current by increasing the inversion layer carriers corresponding to the decrease in the charge amount of the depletion layer in the inside.

【0005】また、このように構成されるSOI型半導
体装置では、能動層内がゲート電界により空乏化されて
いるため、ドレイン接合から能動層へのドレイン電界の
侵入を抑制でき、閾値電圧の短チャネル効果を抑制でき
る。したがってこの種の半導体装置は寸法の微細化によ
る半導体装置の高集積化と高速動作との双方を期待で
き、近年その将来性が注目されている。
Further, in the SOI type semiconductor device having such a structure, since the inside of the active layer is depleted by the gate electric field, the penetration of the drain electric field from the drain junction into the active layer can be suppressed, and the threshold voltage is short. The channel effect can be suppressed. Therefore, this type of semiconductor device can be expected to have both high integration and high-speed operation of the semiconductor device due to the miniaturization of dimensions, and its future prospect has attracted attention in recent years.

【0006】図9〜図12は、図8に示した半導体装置
の製造方法を説明する工程の断面図である。まず、図9
に示すように例えばシリコン基板1中にシリコン酸化膜
11が埋め込まれてこのシリコン酸化膜11上にシリコ
ン層12を有するシリコン半導体基板を用意する。その
後、このシリコン層12の表面を酸化してシリコン酸化
膜13を形成し、引き続きこのシリコン酸化膜13上に
耐酸化性絶縁膜として例えばシリコン窒化膜14を堆積
する。
9 to 12 are sectional views of steps for explaining a method of manufacturing the semiconductor device shown in FIG. First, FIG.
As shown in, a silicon semiconductor substrate having a silicon oxide film 11 embedded in a silicon substrate 1 and having a silicon layer 12 on the silicon oxide film 11 is prepared. Then, the surface of the silicon layer 12 is oxidized to form a silicon oxide film 13, and subsequently, for example, a silicon nitride film 14 is deposited as an oxidation resistant insulating film on the silicon oxide film 13.

【0007】次に図10に示すようにこのシリコン窒化
膜14を例えば異方性プラズマエッチング法により所定
の寸法に加工し、引き続きシリコン酸化膜13を同寸法
に加工してシリコン層12の一部を露出させる。
Next, as shown in FIG. 10, the silicon nitride film 14 is processed into a predetermined size by, for example, an anisotropic plasma etching method, and then the silicon oxide film 13 is processed into the same size to form a part of the silicon layer 12. Expose.

【0008】次に図11に示すようにこのシリコン半導
体基板を酸化性雰囲気に晒してシリコン層12のうち露
出した領域のみを酸化する。このとき、シリコン酸化膜
2がシリコン基板1内に既に存在するシリコン酸化膜1
1と合体するまでシリコン半導体基板の酸化を行う。こ
のようにしてシリコン能動層12′が他の領域に同時に
形成される他の能動層と電気的に絶縁分離される。
Next, as shown in FIG. 11, this silicon semiconductor substrate is exposed to an oxidizing atmosphere to oxidize only the exposed region of the silicon layer 12. At this time, the silicon oxide film 2 already exists in the silicon substrate 1
Oxidize the silicon semiconductor substrate until it merges with 1. In this way, the silicon active layer 12 'is electrically isolated from the other active layers simultaneously formed in other regions.

【0009】次に図12に示すようにシリコン窒化膜1
4′を例えばリン酸により除去する。例えばイオン注入
法により、シリコン能動層12′中に所定の不純物例え
ばホウ素を導入し、シリコン能動層12′を第1の導電
形とする。引き続きシリコン窒化膜14′直下のシリコ
ン酸化膜を例えば弗化水素酸により除去し、再びシリコ
ン半導体基板を酸化性雰囲気に晒してゲート絶縁膜とし
てのシリコン酸化膜4を形成する。その後、ゲート電極
5を形成する。
Next, as shown in FIG. 12, a silicon nitride film 1 is formed.
4'is removed, for example with phosphoric acid. For example, by ion implantation, a predetermined impurity such as boron is introduced into the silicon active layer 12 'to make the silicon active layer 12' the first conductivity type. Subsequently, the silicon oxide film immediately below the silicon nitride film 14 'is removed by, for example, hydrofluoric acid, and the silicon semiconductor substrate is again exposed to an oxidizing atmosphere to form the silicon oxide film 4 as a gate insulating film. Then, the gate electrode 5 is formed.

【0010】その後、例えばイオン注入法などにより、
第2導電形のソース領域6とドレイン領域7とを形成
し、その後、シリコン半導体基板の主面側にシリコン酸
化膜などの絶縁膜8を堆積し、引き続いてソース領域6
およびドレイン領域7上にコンタクト孔を形成し、電極
配線用の金属層を堆積する。その後、この金属層を加工
してソース電極9,ドレイン電極10を形成することに
より半導体装置を製造してきた。
After that, for example, by an ion implantation method,
A source region 6 and a drain region 7 of the second conductivity type are formed, and then an insulating film 8 such as a silicon oxide film is deposited on the main surface side of the silicon semiconductor substrate, and then the source region 6 is formed.
A contact hole is formed on the drain region 7 and a metal layer for electrode wiring is deposited. After that, the metal layer is processed to form the source electrode 9 and the drain electrode 10 to manufacture a semiconductor device.

【0011】このような方法により実際に製造してきた
図8に示すこの種の半導体装置のX1 −X2 線の断面を
見ると、図12に示すように構成されている。この場
合、良く知られているバーズビークと呼ばれる横方向へ
の酸化膜の成長が起こる。ここでは幅lB で示した領域
に及んでいる。この横方向酸化により、シリコン能動層
12′のうち、Aで示した部分はシリコン層が底部から
酸化されて上の方向に押し上げられている。一方、Bで
示した部分ではシリコン層は上側から酸化されている。
A cross section taken along line X 1 -X 2 of the semiconductor device of this type shown in FIG. 8 which has been actually manufactured by such a method has the structure shown in FIG. In this case, the well-known bird's beak lateral growth of an oxide film occurs. Here, it extends to the region shown by the width l B. By this lateral oxidation, the portion of the silicon active layer 12 'indicated by A is oxidized from the bottom of the silicon layer and pushed upward. On the other hand, in the portion indicated by B, the silicon layer is oxidized from the upper side.

【0012】[0012]

【発明が解決しようとする課題】しかしながら、このよ
うな製造方法で形成された半導体装置では次に説明する
ような問題があつた。 図12に示すように幅lA で設計した半導体装置のゲ
ート幅がバーズビークの発生により、ゲート幅lA ′に
減少する。これは半導体装置の利得の減少につながると
いう問題があった。 ゲート幅の減少を見込んだ設計を行うと、設計上のゲ
ート幅lA が相対的に増大し、半導体装置の小型化に逆
行するという問題が生じた。 電気的特性の面からは、シリコン能動層12′の端部
Cの厚さがシリコン能動層12′の他の部分の厚さtS
に比べて薄くなる。つまり、シリコン能動層12′中の
不純物濃度が全域で均一あれば、この領域の閾値電圧が
他の領域の閾値電圧よりも低下することを意味する。こ
の場合に見られる特徴的な現象を図13に示す。
However, the semiconductor device formed by such a manufacturing method has the following problems. By generating the gate width of the bird's beak of the semiconductor device designed by the width l A as shown in FIG. 12, it decreases to the gate width l A '. This causes a problem that the gain of the semiconductor device is reduced. When the design is performed in consideration of the reduction of the gate width, the designed gate width lA relatively increases, which causes a problem that it is against the miniaturization of the semiconductor device. From the viewpoint of electrical characteristics, the thickness of the end portion C of the silicon active layer 12 'is equal to the thickness t S of the other portion of the silicon active layer 12'.
It becomes thinner than. That is, if the impurity concentration in the silicon active layer 12 'is uniform over the entire region, the threshold voltage of this region is lower than the threshold voltages of other regions. The characteristic phenomenon observed in this case is shown in FIG.

【0013】図13はゲート電圧とドレイン電流との関
係を示したものである。同図において、例えば正常なn
チャネル形半導体装置では、ゲート電圧を負値から正値
の掃引すると、初めaで示した破線のようにドレイン電
流が増大し、やがてbのように変化する。このとき、ド
レイン電流が10-7A流れるゲート電圧を閾値電圧とす
ると、その値はVT1となる。
FIG. 13 shows the relationship between the gate voltage and the drain current. In the figure, for example, normal n
In the channel-type semiconductor device, when the gate voltage is swept from a negative value to a positive value, the drain current first increases as shown by the broken line indicated by a and then changes as shown by b. At this time, assuming that the gate voltage at which the drain current flows by 10 −7 A is the threshold voltage, the value becomes V T1 .

【0014】一方、図8に示した半導体装置では、ゲー
ト電圧を同様に掃引すると、図12の領域Cを流れる電
流により、初めa′のように増大し、やがてbのように
変化する。この場合、閾値電圧はVT2となり、設計した
値VT1より大幅にずれてしまう。
On the other hand, in the semiconductor device shown in FIG. 8, when the gate voltage is similarly swept, the current initially flows in the region C shown in FIG. 12 and increases like a ', and then changes like b. In this case, the threshold voltage becomes V T2 , which deviates significantly from the designed value V T1 .

【0015】このようにこの種の半導体装置は、いくつ
かの大きな特徴を持ちながらも、同時に上記のような問
題点を持つために実用化されるには至っていなかった。
As described above, this type of semiconductor device has not been put into practical use because it has some of the great features but at the same time has the above problems.

【0016】したがって本発明は、前述した従来の課題
を解決するためになされたものであり、その目的は、横
方向酸化現象による半導体装置の小型化の難点および能
動層端部に発生する寄生的な半導体装置の影響による閾
値電圧設計の困難性を解決し、この種の半導体装置の大
規模集積化および歩留まりの飛躍的向上を実現できるS
OI型半導体装置の製造方法を提供することにある。
Therefore, the present invention has been made in order to solve the above-mentioned conventional problems, and its purpose is to reduce the size of a semiconductor device due to a lateral oxidation phenomenon and to cause parasitic parasitics at the end of an active layer. It is possible to solve the difficulty of the threshold voltage design due to the influence of various semiconductor devices, and to realize large-scale integration of this type of semiconductor device and dramatically improve the yield.
It is to provide a method for manufacturing an OI type semiconductor device.

【0017】[0017]

【課題を解決するための手段】このような目的を達成す
るために本発明は、半導体中に絶縁物層が埋め込まれこ
の絶縁物層上に半導体層を有する面を主面に持つ半導体
基板を用いてSOI型半導体装置を形成するSOI型半
導体装置の製造方法において、半導体層に所定の幅およ
び深さの溝を閉じた図柄状に形成しそれぞれ独立した半
導体領域を半導体層に形成する工程と、半導体層の溝お
よび半導体装置の能動層となる領域を耐酸化性絶縁膜で
覆う工程と、半導体基板の主面側を酸化性雰囲気に晒し
て耐酸化性絶縁膜に覆われていない半導体層の一部を酸
化物に変える工程と、耐酸化性絶縁膜を溝の内部にのみ
残して他を除去する工程と、から製造するものである。
In order to achieve such an object, the present invention provides a semiconductor substrate in which an insulating layer is embedded in a semiconductor and a surface having the semiconductor layer on the insulating layer is a main surface. A method of manufacturing an SOI type semiconductor device using the method of forming an SOI type semiconductor device, comprising: forming a groove having a predetermined width and depth in a semiconductor layer in a closed pattern, and forming independent semiconductor regions in the semiconductor layer. A step of covering the groove of the semiconductor layer and a region to be an active layer of the semiconductor device with an oxidation resistant insulating film, and a semiconductor layer exposed to an oxidizing atmosphere on the main surface side of the semiconductor substrate and not covered with the oxidation resistant insulating film Is partially converted into an oxide, and a step of leaving the oxidation-resistant insulating film only inside the groove and removing the others is performed.

【0018】[0018]

【作用】本発明による半導体装置の製造方法において
は、半導体装置のゲート幅を設計した数値通りに実現す
ることができるだけでなく、能動層端部において能動層
の厚さが薄くなることを防止できる。
In the method of manufacturing a semiconductor device according to the present invention, not only the gate width of the semiconductor device can be realized as designed, but also the active layer can be prevented from becoming thin at the end of the active layer. ..

【0019】[0019]

【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。図1〜図7は本発明によるSOI型半導体装
置の製造方法の一実施例を説明する工程の断面図であ
る。まず、図1に示すように例えばシリコン基板21中
に絶縁物層として例えばシリコン酸化膜22が埋め込ま
れ、このシリコン酸化膜22上にシリコン層23を有す
る半導体基板を用意する。その後、このシリコン層23
上にシリコン酸化膜24を形成し、引き続きこのシリコ
ン酸化膜24上に耐酸化性絶縁膜として例えばシリコン
窒化膜25を形成する。
Embodiments of the present invention will be described in detail below with reference to the drawings. 1 to 7 are sectional views of steps for explaining an embodiment of the method of manufacturing an SOI semiconductor device according to the present invention. First, as shown in FIG. 1, for example, a silicon substrate 21 is filled with a silicon oxide film 22 as an insulating layer, and a semiconductor substrate having a silicon layer 23 on the silicon oxide film 22 is prepared. Then, this silicon layer 23
A silicon oxide film 24 is formed thereon, and subsequently, for example, a silicon nitride film 25 is formed on the silicon oxide film 24 as an oxidation resistant insulating film.

【0020】次に図2に示すように異方性エッチング法
例えば反応性イオンエッチング法により、シリコン窒化
膜25に所定の寸法の溝パターンを形成し、引き続きシ
リコン酸化膜24を例えば弗化水素酸によりエッチング
し、引き続き異方性エッチング法例えば反応性イオンエ
ッチング法により、能動層領域となるシリコン能動層2
3′を取り囲む溝26を形成する。このとき、この溝2
6はシリコン層23の底面までの深さでも良く、また、
シリコン酸化膜22に底面までの深さでも良く、さらに
シリコン基板21の内部に及ぶ深さでも良い。
Next, as shown in FIG. 2, a groove pattern having a predetermined size is formed in the silicon nitride film 25 by an anisotropic etching method such as a reactive ion etching method, and then the silicon oxide film 24 is subjected to, for example, hydrofluoric acid. By etching, followed by anisotropic etching such as reactive ion etching to form the silicon active layer 2 to be the active layer region.
A groove 26 surrounding 3'is formed. At this time, this groove 2
6 may be the depth to the bottom surface of the silicon layer 23, and
The depth to the bottom surface of the silicon oxide film 22 may be sufficient, and the depth reaching the inside of the silicon substrate 21 may be sufficient.

【0021】次に図3に示すようにこの半導体基板の表
面を例えば熱酸化することによってシリコン能動層2
3′のうち、溝26において露出している領域にシリコ
ン酸化膜27を形成し、引き続いてこの半導体基板の主
面側に耐酸化性絶縁膜として例えばシリコン窒化膜28
を堆積する。
Next, as shown in FIG. 3, the silicon active layer 2 is formed by, for example, thermally oxidizing the surface of the semiconductor substrate.
3 ', a silicon oxide film 27 is formed in the region exposed in the groove 26, and subsequently, for example, a silicon nitride film 28 is formed as an oxidation resistant insulating film on the main surface side of the semiconductor substrate.
Deposit.

【0022】次に図4に示すようにシリコン能動層2
3′とこれを取り囲む溝26とを共に覆える寸法にシリ
コン窒化膜25およびシリコン窒化膜28を例えば異方
性エッチング法により加工し、シリコン窒化膜25′お
よびシリコン窒化膜28′を形成する。
Next, as shown in FIG. 4, a silicon active layer 2 is formed.
The silicon nitride film 25 and the silicon nitride film 28 are processed by, for example, an anisotropic etching method to a size that can cover both 3'and the groove 26 surrounding the silicon nitride film 3'and the silicon nitride film 25 'and the silicon nitride film 28' are formed.

【0023】次に図5に示すようにこの半導体基板を酸
化性雰囲気に晒して主面を酸化し、シリコン酸化膜29
を形成する。このとき、シリコン酸化膜24′を除去し
てシリコン酸化膜29を形成しても良く、あるいはシリ
コン酸化膜24′を残したままで酸化しても良い。ま
た、シリコン酸化膜29の底面がシリコン基板21に達
するまで酸化しても良い。あるいはシリコン酸化膜29
の底面がシリコン酸化膜22に達しないように酸化して
も良い。
Next, as shown in FIG. 5, this semiconductor substrate is exposed to an oxidizing atmosphere to oxidize the main surface, and a silicon oxide film 29 is formed.
To form. At this time, the silicon oxide film 24 ′ may be removed to form the silicon oxide film 29, or the silicon oxide film 24 ′ may be left as it is and oxidized. Further, the bottom surface of the silicon oxide film 29 may be oxidized until it reaches the silicon substrate 21. Alternatively, the silicon oxide film 29
You may oxidize so that the bottom face of may not reach the silicon oxide film 22.

【0024】次に図6に示すようにシリコン窒化膜2
8′を例えばリン酸を用いて除去する。ただし、溝26
内部にはシリコン窒化膜28″を残す。
Next, as shown in FIG. 6, the silicon nitride film 2
8'is removed, for example using phosphoric acid. However, the groove 26
A silicon nitride film 28 ″ is left inside.

【0025】次に図7に示すようにシリコン能動層2
3′に例えばイオン注入法などで不純物を導入してシリ
コン能動層23′を第1の導電形とする。次にシリコン
酸化膜24′を除去した後、シリコン能動層23′を酸
化してゲート酸化膜31を形成し、引き続きこの半導体
基板の主面側にゲート電極32を形成する。その後、例
えばイオン注入法により第2導電形のソース領域33お
よびドレイン領域34を形成し、その後、絶縁膜35を
この半導体基板の主面側に堆積し、その後、ソース領域
33およびドレイン領域34上にコンタクト孔を形成
し、最後にソース電極36とドレイン電極37を形成す
ることにより半導体装置を製造する。
Next, as shown in FIG. 7, a silicon active layer 2 is formed.
Impurities are introduced into 3'by, for example, an ion implantation method to make the silicon active layer 23 'a first conductivity type. Next, after removing the silicon oxide film 24 ', the silicon active layer 23' is oxidized to form a gate oxide film 31, and subsequently a gate electrode 32 is formed on the main surface side of the semiconductor substrate. After that, a source region 33 and a drain region 34 of the second conductivity type are formed by, for example, an ion implantation method, and then an insulating film 35 is deposited on the main surface side of this semiconductor substrate, and then on the source region 33 and the drain region 34. A contact hole is formed in the semiconductor device, and finally a source electrode 36 and a drain electrode 37 are formed to manufacture a semiconductor device.

【0026】[0026]

【発明の効果】以上、説明したように本発明によれば、
以下に示すような極めて優れた効果が得られる。 能動層周辺を酸化することによって半導体装置間を電
気的に絶縁分離する工程において、能動層となるシリコ
ン層周辺を耐酸化性絶縁膜で覆うことにより、横方向酸
化によるゲート幅の減少を防止でき、半導体装置の利得
性能を設計値通りに実現することができる。 前述した効果により、半導体装置の設計時にゲート幅
を予め大きくとる必要がなくなり、半導体装置の小型化
に有利である。 本発明による製造方法では、能動層の厚さが全域にわ
たって均一であるため、これまでに端部で作り込まれ易
かった寄生的な半導体装置による異常なドレイン電流の
発生を防止できるため、半導体装置の歩留まりが飛躍的
に改善され、高集積化を容易にする。
As described above, according to the present invention,
The following excellent effects can be obtained. In the process of electrically insulating and isolating between semiconductor devices by oxidizing the periphery of the active layer, by covering the periphery of the silicon layer to be the active layer with an oxidation resistant insulating film, it is possible to prevent the reduction of the gate width due to lateral oxidation. The gain performance of the semiconductor device can be realized as designed. Due to the effects described above, it is not necessary to increase the gate width in advance when designing the semiconductor device, which is advantageous for downsizing the semiconductor device. In the manufacturing method according to the present invention, since the thickness of the active layer is uniform over the entire area, it is possible to prevent an abnormal drain current from being generated due to a parasitic semiconductor device that has been easily formed at the end. Yields are dramatically improved, facilitating higher integration.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明によるSOI型半導体装置の製造方法の
一実施例を説明する工程の一断面図である。
FIG. 1 is a sectional view of a step illustrating an embodiment of a method for manufacturing an SOI semiconductor device according to the present invention.

【図2】図1に引き続く工程の一断面図である。FIG. 2 is a sectional view of a step following the step of FIG.

【図3】図2に引き続く工程の一断面図である。FIG. 3 is a cross-sectional view of a step following the step of FIG.

【図4】図3に引き続く工程の一断面図である。FIG. 4 is a cross-sectional view of a step following the step of FIG.

【図5】図4に引き続く工程の一断面図である。5 is a sectional view of a step following the step of FIG. 4. FIG.

【図6】図5に引き続く工程の一断面図である。FIG. 6 is a sectional view of a step following the step of FIG. 5;

【図7】図6に引き続く工程の一断面図である。FIG. 7 is a sectional view of a step following the step of FIG. 6;

【図8】SOI型半導体装置の構成を示す断面図であ
る。
FIG. 8 is a cross-sectional view showing the structure of an SOI semiconductor device.

【図9】図8に示す半導体装置の製造方法を説明する工
程の一断面図である。
FIG. 9 is a cross-sectional view of a step illustrating a method for manufacturing the semiconductor device shown in FIG.

【図10】図9に引き続く工程の一断面図である。FIG. 10 is a sectional view of a step following the step of FIG. 9;

【図11】図10に引き続く工程の一断面図である。11 is a cross-sectional view of a step following the step of FIG.

【図12】図11に引き続く工程の一断面図である。12 is a cross-sectional view of a step following the step of FIG.

【図13】図9〜図12に示す製造方法により形成され
た半導体装置のゲート電圧とドレイン電流との関係を測
定した結果を示す図である。
FIG. 13 is a diagram showing the results of measuring the relationship between the gate voltage and the drain current of the semiconductor device formed by the manufacturing method shown in FIGS. 9 to 12;

【符号の説明】[Explanation of symbols]

21 シリコン基板 22 シリコン酸化膜 23 シリコン層 23′ シリコン能動層 24 シリコン酸化膜 24′ シリコン酸化膜 25 シリコン窒化膜 25′ シリコン窒化膜 26 溝 27 シリコン酸化膜 28 シリコン窒化膜 28′ シリコン窒化膜 28″ シリコン窒化膜 29 シリコン酸化膜 30 シリコン能動層 31 ゲート酸化膜 32 ゲート電極 33 ソース領域 34 ドレイン領域 35 絶縁膜 36 ソース電極 37 ドレイン電極 21 Silicon Substrate 22 Silicon Oxide Film 23 Silicon Layer 23 ′ Silicon Active Layer 24 Silicon Oxide Film 24 ′ Silicon Oxide Film 25 Silicon Nitride Film 25 ′ Silicon Nitride Film 26 Groove 27 Silicon Oxide Film 28 Silicon Nitride Film 28 ′ Silicon Nitride Film 28 ″ Silicon nitride film 29 Silicon oxide film 30 Silicon active layer 31 Gate oxide film 32 Gate electrode 33 Source region 34 Drain region 35 Insulating film 36 Source electrode 37 Drain electrode

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 半導体中に絶縁物層が埋め込まれ前記絶
縁物層上に半導体層を有する面を主面に持つ半導体基板
を用いてSOI型半導体装置を形成するSOI型半導体
装置の製造方法において、 前記半導体層に所定の幅および深さの溝を閉じた図柄状
に形成しそれぞれ独立した半導体領域を前記半導体層に
形成する工程と、 前記半導体層の前記溝および半導体装置の能動層となる
領域を耐酸化性絶縁膜で覆う工程と、 前記半導体基板の主面側を酸化性雰囲気に晒して前記耐
酸化性絶縁膜に覆われていない前記半導体層の一部を酸
化物に変える工程と、 前記耐酸化性絶縁膜を前記溝の内部にのみ残して他を除
去する工程と、 を含むことを特徴とするSOI型半導体装置の製造方
法。
1. A method for manufacturing an SOI type semiconductor device, comprising forming an SOI type semiconductor device using a semiconductor substrate having an insulating layer embedded in a semiconductor and having a surface having a semiconductor layer on the insulating layer as a main surface. Forming a groove having a predetermined width and depth in the semiconductor layer in a closed pattern and forming independent semiconductor regions in the semiconductor layer, and forming the groove in the semiconductor layer and an active layer of a semiconductor device. Covering a region with an oxidation resistant insulating film, exposing the main surface side of the semiconductor substrate to an oxidizing atmosphere, and converting a part of the semiconductor layer not covered with the oxidation resistant insulating film into an oxide. A step of leaving the oxidation-resistant insulating film only inside the groove and removing the others, the method for manufacturing an SOI semiconductor device.
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