JPH0520194A - マイクロプロセツサシステム - Google Patents
マイクロプロセツサシステムInfo
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- JPH0520194A JPH0520194A JP3170807A JP17080791A JPH0520194A JP H0520194 A JPH0520194 A JP H0520194A JP 3170807 A JP3170807 A JP 3170807A JP 17080791 A JP17080791 A JP 17080791A JP H0520194 A JPH0520194 A JP H0520194A
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Abstract
(57)【要約】
【目的】内部キャッシュ・メモリと外部キャッシュ・メ
モリとを切換えて、システムの高速化，大容量等の要求
に応じて、これらを命令キャッシュ・メモリ又はデータ
キャッシュ・メモリとして使用する。 【構成】切換信号ＳＷにより、内部キャッシュ・メモリ
１０２及び外部キャッシュ・メモリ２００の一方を命令
キャッシュ・メモリ、他方をデータキャッシュ・メモリ
として切換え使用するための変換回路１０３を設ける。
モリとを切換えて、システムの高速化，大容量等の要求
に応じて、これらを命令キャッシュ・メモリ又はデータ
キャッシュ・メモリとして使用する。 【構成】切換信号ＳＷにより、内部キャッシュ・メモリ
１０２及び外部キャッシュ・メモリ２００の一方を命令
キャッシュ・メモリ、他方をデータキャッシュ・メモリ
として切換え使用するための変換回路１０３を設ける。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサシス
テムに関し、特にキャッシュ・メモリを備えたマイクロ
プロセッサシステムに関する。
テムに関し、特にキャッシュ・メモリを備えたマイクロ
プロセッサシステムに関する。
【０００２】
【従来の技術】近年、マイクロプロセッサの高速化に伴
い、キャッシュ・メモリを使用するマイクロプロセッサ
システムが急速に増加している。また、高集積化技術の
進歩によってキャッシュ・メモリもＣＰＵ等のマイクロ
プロセッサ内部に取込まれるようになってきた。
い、キャッシュ・メモリを使用するマイクロプロセッサ
システムが急速に増加している。また、高集積化技術の
進歩によってキャッシュ・メモリもＣＰＵ等のマイクロ
プロセッサ内部に取込まれるようになってきた。
【０００３】しかしながら、マイクロプロセッサに集積
化するキャッシュ・メモリの容量には限度があり、必要
とするキャッシュ・メモリすべてを内蔵することは困難
である。
化するキャッシュ・メモリの容量には限度があり、必要
とするキャッシュ・メモリすべてを内蔵することは困難
である。
【０００４】図７は命令キャッシュ・メモリ及びデータ
キャッシュ・メモリのうちの一方、この例では命令キャ
ッシュ・メモリをマイクロプロセッサに内蔵したマイク
ロプロセッサシステムの第１の例を示すブロック図であ
る。
キャッシュ・メモリのうちの一方、この例では命令キャ
ッシュ・メモリをマイクロプロセッサに内蔵したマイク
ロプロセッサシステムの第１の例を示すブロック図であ
る。
【０００５】このマイクロプロセッサシステムは、命令
及びデータを入力して所定の処理及び制御を行う内部回
路１０１、命令を所定の単位で記憶し読出す８ｋバイト
の内部キャッシュ・メモリ１０２、並びに内部回路１０
１への命令及びデータ、この内部回路１０１からの命令
及びデータを伝達する内部命令バス１０６及び内部デー
タバス１０５を備えたマイクロプロセッサ１００ｄと、
このマイクロプロセッサ１００ｄと接続しデータを所定
の単位で記憶し読出す外部キャッシュ・メモリ２００
と、マイクロプロセッサ１００ｄと接続し命令及びデー
タを含む所定のプログラムを記憶し読出し外部メイン・
メモリ３００とを有する構成となっている。
及びデータを入力して所定の処理及び制御を行う内部回
路１０１、命令を所定の単位で記憶し読出す８ｋバイト
の内部キャッシュ・メモリ１０２、並びに内部回路１０
１への命令及びデータ、この内部回路１０１からの命令
及びデータを伝達する内部命令バス１０６及び内部デー
タバス１０５を備えたマイクロプロセッサ１００ｄと、
このマイクロプロセッサ１００ｄと接続しデータを所定
の単位で記憶し読出す外部キャッシュ・メモリ２００
と、マイクロプロセッサ１００ｄと接続し命令及びデー
タを含む所定のプログラムを記憶し読出し外部メイン・
メモリ３００とを有する構成となっている。
【０００６】マイクロプロセッサ１００ｄは、命令キャ
ッシュ・メモリ（内部キャッシュ・メモリ１０２）を内
蔵しているため、キャッシュ・メモリにヒットしている
間は高速にアクセスできるが、容量が８ｋバイトと少な
いため、ミスヒットする確率も高い。ミスヒットした場
合には再度外部メイン・メモリ３００へアクセスする必
要があるが、外部メイン・メモリ３００はキャッシュ・
メモリに比べて低速であるため、性能が低下してしま
う。
ッシュ・メモリ（内部キャッシュ・メモリ１０２）を内
蔵しているため、キャッシュ・メモリにヒットしている
間は高速にアクセスできるが、容量が８ｋバイトと少な
いため、ミスヒットする確率も高い。ミスヒットした場
合には再度外部メイン・メモリ３００へアクセスする必
要があるが、外部メイン・メモリ３００はキャッシュ・
メモリに比べて低速であるため、性能が低下してしま
う。
【０００７】一方、データ・キャッシュメモリは外部キ
ャッシュ・メモリ２００として外付けであり、内部キャ
ッシュ・メモリ１０２よりはアクセス速度は落ちるが、
外部メイン・メモリ３００よりは遥かに高速である。ま
た、データ・キャッシュメモリは外付けであるため、Ｃ
ＰＵのアーキテクチャによって異なるが、原則として容
量的な制約は受けない。
ャッシュ・メモリ２００として外付けであり、内部キャ
ッシュ・メモリ１０２よりはアクセス速度は落ちるが、
外部メイン・メモリ３００よりは遥かに高速である。ま
た、データ・キャッシュメモリは外付けであるため、Ｃ
ＰＵのアーキテクチャによって異なるが、原則として容
量的な制約は受けない。
【０００８】図８は命令キャッシュ・メモリ及びデータ
キャッシュ・メモリの両方をマイクロプロセッサに内蔵
したマイクロプロセッサシステムの第２の例を示すブロ
ック図である。
キャッシュ・メモリの両方をマイクロプロセッサに内蔵
したマイクロプロセッサシステムの第２の例を示すブロ
ック図である。
【０００９】マイクロプロセッサ１００ｅには、８ｋバ
イトの命令キャッシュ・メモリとしての内部キャッシュ
・メモリ１０２ａと、２ｋバイトのデータキャッシュ・
メモリとしての内部キャッシュ・メモリ１０２ｂとが内
蔵されている。
イトの命令キャッシュ・メモリとしての内部キャッシュ
・メモリ１０２ａと、２ｋバイトのデータキャッシュ・
メモリとしての内部キャッシュ・メモリ１０２ｂとが内
蔵されている。
【００１０】このマイクロプロセッサ１００ｅは、命令
キャッシュ・メモリが８ｋバイト、データキャッシュ・
メモリが２ｋバイトと固定であり、データキャッシュ・
メモリよりも大容量の命令キャッシュ・メモリを必要と
するシステムにとってはバランスが良いが、逆に、命令
キャッシュ・メモリよりも大容量のデータキャッシュ・
メモリを必要とするシステムにとっては非常に使いずら
いものになる。
キャッシュ・メモリが８ｋバイト、データキャッシュ・
メモリが２ｋバイトと固定であり、データキャッシュ・
メモリよりも大容量の命令キャッシュ・メモリを必要と
するシステムにとってはバランスが良いが、逆に、命令
キャッシュ・メモリよりも大容量のデータキャッシュ・
メモリを必要とするシステムにとっては非常に使いずら
いものになる。
【００１１】図９は同様に命令キャッシュ・メモリ及び
データキャッシュ・メモリの両方をマイクロプロセッサ
に内蔵したマイクロプロセッサシステムの第３の例を示
すブロック図である。
データキャッシュ・メモリの両方をマイクロプロセッサ
に内蔵したマイクロプロセッサシステムの第３の例を示
すブロック図である。
【００１２】この例は、８ｋバイトの命令キャッシュ・
メモリとしての内部キャッシュ・メモリ１０２ａ、及び
２ｋバイトのデータキャッシュ・メモリとしての内部キ
ャッシュ・メモリ１０２ｂと、内部回路１０１との間が
１つの内部バス１０７で接続され、この内部バス１０７
を伝達する信号の区分けを、命令キャッシュ制御信号Ｉ
ＣＣ及びデータキャッシュ制御信号ＤＣＣにより、内部
キャッシュ・メモリ１０２ａ，１０２ｂの何れを選択す
るかによって行っている。
メモリとしての内部キャッシュ・メモリ１０２ａ、及び
２ｋバイトのデータキャッシュ・メモリとしての内部キ
ャッシュ・メモリ１０２ｂと、内部回路１０１との間が
１つの内部バス１０７で接続され、この内部バス１０７
を伝達する信号の区分けを、命令キャッシュ制御信号Ｉ
ＣＣ及びデータキャッシュ制御信号ＤＣＣにより、内部
キャッシュ・メモリ１０２ａ，１０２ｂの何れを選択す
るかによって行っている。
【００１３】この例でも第２の例と同様の使いずらさが
ある。
ある。
【００１４】
【発明が解決しようとする課題】この従来のマイクロプ
ロセッサシステムは、第１の例においては、マイクロプ
ロセッサ１００ｄに命令キャッシュ・メモリとしての内
部キャッシュ・メモリ１０２を内蔵し、マイクロプロセ
ッサ１００ｄの外部にデータキャッシュ・メモリとして
の外部キャッシュ・メモリ２００が接続され、これらは
固定されているので、データは小容量でも高速性を要求
するシステムや、大容量の命令を要求するシステムに対
しては対処できないという欠点があった。また、第２，
第３の例においては、マイクロプロセッサ１００ｅ，１
００ｆに命令キャッシュ・メモリ，データキャッシュ・
メモリとしての内部キャッシュ・メモリ１０２ａ，１０
２ｂを内蔵しており、高速性の点ではよいが、命令キャ
ッシュ・メモリ，データキャッシュ・メモリの容量が固
定されているので、大容量のデータキャッシュ・メモリ
を必要とするシステムに対しては対処できないという問
題点があった。
ロセッサシステムは、第１の例においては、マイクロプ
ロセッサ１００ｄに命令キャッシュ・メモリとしての内
部キャッシュ・メモリ１０２を内蔵し、マイクロプロセ
ッサ１００ｄの外部にデータキャッシュ・メモリとして
の外部キャッシュ・メモリ２００が接続され、これらは
固定されているので、データは小容量でも高速性を要求
するシステムや、大容量の命令を要求するシステムに対
しては対処できないという欠点があった。また、第２，
第３の例においては、マイクロプロセッサ１００ｅ，１
００ｆに命令キャッシュ・メモリ，データキャッシュ・
メモリとしての内部キャッシュ・メモリ１０２ａ，１０
２ｂを内蔵しており、高速性の点ではよいが、命令キャ
ッシュ・メモリ，データキャッシュ・メモリの容量が固
定されているので、大容量のデータキャッシュ・メモリ
を必要とするシステムに対しては対処できないという問
題点があった。
【００１５】本発明の目的は、システムの要求に応じ
て、内部キャッシュ・メモリと外部キャッシュ・メモリ
との切換え、内部キャッシュ・メモリ間の切換え等がで
き、多様なアプリケーションに適応できるマイクロプロ
セッサシステムを提供することにある。
て、内部キャッシュ・メモリと外部キャッシュ・メモリ
との切換え、内部キャッシュ・メモリ間の切換え等がで
き、多様なアプリケーションに適応できるマイクロプロ
セッサシステムを提供することにある。
【００１６】
【課題を解決するための手段】第１の発明のマイクロプ
ロセッサシステムは、命令及びデータを入力して所定の
処理及び制御を行う内部回路、命令及びデータを所定の
単位で記憶し読出す第１のキャッシュ・メモリ、並びに
前記内部回路への命令及びデータ、この内部回路からの
命令及びデータを伝達する内部命令バス及び内部データ
バスを備えたマイクロプロセッサと、このマイクロプロ
セッサと接続し命令及びデータを所定の単位で記憶し読
出す第２のキャッシュ・メモリと、前記マイクロプロセ
ッサと接続し命令及びデータを含む所定のプログラムを
記憶し読出し外部メイン・メモリとを有するマイクロプ
ロセッサシステムにおいて、前記第１及び第２のキャッ
シュ・メモリと前記内部命令バス及び内部データバスと
の間の接続を切換信号に応じて切換える変換回路を設
け、前記第１のキャッシュ・メモリを命令キャッシュ・
メモリ又はデータキャッシュ・メモリとして、前記第２
のキャッシュ・メモリをデータキャッシュ・メモリ又は
命令キャッシュ・メモリとして使用するようにして構成
される。
ロセッサシステムは、命令及びデータを入力して所定の
処理及び制御を行う内部回路、命令及びデータを所定の
単位で記憶し読出す第１のキャッシュ・メモリ、並びに
前記内部回路への命令及びデータ、この内部回路からの
命令及びデータを伝達する内部命令バス及び内部データ
バスを備えたマイクロプロセッサと、このマイクロプロ
セッサと接続し命令及びデータを所定の単位で記憶し読
出す第２のキャッシュ・メモリと、前記マイクロプロセ
ッサと接続し命令及びデータを含む所定のプログラムを
記憶し読出し外部メイン・メモリとを有するマイクロプ
ロセッサシステムにおいて、前記第１及び第２のキャッ
シュ・メモリと前記内部命令バス及び内部データバスと
の間の接続を切換信号に応じて切換える変換回路を設
け、前記第１のキャッシュ・メモリを命令キャッシュ・
メモリ又はデータキャッシュ・メモリとして、前記第２
のキャッシュ・メモリをデータキャッシュ・メモリ又は
命令キャッシュ・メモリとして使用するようにして構成
される。
【００１７】また、マイクロプロセッサには第２のキャ
ッシュ・メモリ及び外部メイン・メモリのうちの外部メ
イン・メモリのみを接続し、第１のキャッシュ・メモリ
を、切換信号に応じて命令キャッシュ・メモリ又はデー
キャッシュ・メモリとして使用するようにした構成を有
している。
ッシュ・メモリ及び外部メイン・メモリのうちの外部メ
イン・メモリのみを接続し、第１のキャッシュ・メモリ
を、切換信号に応じて命令キャッシュ・メモリ又はデー
キャッシュ・メモリとして使用するようにした構成を有
している。
【００１８】また、第２のキャッシュ・メモリをマイク
ロプロセッサ内に設けた構成を有している。
ロプロセッサ内に設けた構成を有している。
【００１９】第２の発明のマイクロプロセッサシステム
は、命令及びデータを入力して所定の処理及び制御を行
う内部回路と、命令キャッシュ制御信号及びデータキャ
ッシュ制御信号のうちの一方に従って命令又はデータを
所定の単位で記憶し読出す第１のキャッシュ・メモリ
と、前記命令キャッシュ制御信号及びデータキャッシュ
制御信号のうちの他方に従ってデータ又は命令を所定の
単位で記憶し読出す第２のキャッシュ・メモリと、前記
内部回路及び第１，第２のキャッシュ・メモリ間を接続
する内部バスと、切換信号に従って前記命令キャッシュ
制御信号及びデータキャッシュ制御信号を前記第１及び
第２のキャッシュ・メモリへ伝達切換え制御する変換回
路とを備えたマイクロプロセッサを有している。
は、命令及びデータを入力して所定の処理及び制御を行
う内部回路と、命令キャッシュ制御信号及びデータキャ
ッシュ制御信号のうちの一方に従って命令又はデータを
所定の単位で記憶し読出す第１のキャッシュ・メモリ
と、前記命令キャッシュ制御信号及びデータキャッシュ
制御信号のうちの他方に従ってデータ又は命令を所定の
単位で記憶し読出す第２のキャッシュ・メモリと、前記
内部回路及び第１，第２のキャッシュ・メモリ間を接続
する内部バスと、切換信号に従って前記命令キャッシュ
制御信号及びデータキャッシュ制御信号を前記第１及び
第２のキャッシュ・メモリへ伝達切換え制御する変換回
路とを備えたマイクロプロセッサを有している。
【００２０】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２１】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００２２】この実施例が図７に示された従来のマイク
ロプロセッサシステムと相違する点は、内部キャッシュ
・メモリ１０２及び外部キャッシュ・メモリ２００と内
部命令バス１０６及び内部データバス１０５との間の接
続を切換信号ＳＷに応じて切換える変換回路１０３を設
け、内部キャッシュ・メモリ１０２を命令キャッシュ・
メモリ又はデータキャッシュ・メモリとして、外部のキ
ャッシュ・メモリ２００をデータキャッシュ・メモリ又
は命令キャッシュ・メモリとして使用するようにした点
にある。
ロプロセッサシステムと相違する点は、内部キャッシュ
・メモリ１０２及び外部キャッシュ・メモリ２００と内
部命令バス１０６及び内部データバス１０５との間の接
続を切換信号ＳＷに応じて切換える変換回路１０３を設
け、内部キャッシュ・メモリ１０２を命令キャッシュ・
メモリ又はデータキャッシュ・メモリとして、外部のキ
ャッシュ・メモリ２００をデータキャッシュ・メモリ又
は命令キャッシュ・メモリとして使用するようにした点
にある。
【００２３】変換回路１０３は、図２（ａ）に示すよう
に、インバータＩＶ１とトランスファゲートＴ１〜Ｔ４
とを含んで構成され、図２（ｂ）に示すような切換え動
作をする。
に、インバータＩＶ１とトランスファゲートＴ１〜Ｔ４
とを含んで構成され、図２（ｂ）に示すような切換え動
作をする。
【００２４】すなわち、切換信号ＳＷが“１”の場合、
トランスファゲートＴ１，Ｔ２がオン状態となり、外部
キャッシュ・メモリ２００は内部データバス１０５と接
続してデータキャッシュ・メモリとして動作し、内部キ
ャッシュ・メモリ１０２は内部命令バス１０６と接続し
命令キャッシュ・メモリとして動作する。一方、切換信
号ＳＷが“０”の場合、インバータＩＶ１の出力が
“１”となり、トランスファゲートＴ３，Ｔ４がオン状
態となり、外部キャッシュ・メモリ２００は内部命令バ
ス１０６と接続して命令キャッシュ・メモリとして動作
し、内部キャッシュ・メモリ１０２は内部データバス１
０５と接続しデータキャッシュ・メモリとして動作す
る。
トランスファゲートＴ１，Ｔ２がオン状態となり、外部
キャッシュ・メモリ２００は内部データバス１０５と接
続してデータキャッシュ・メモリとして動作し、内部キ
ャッシュ・メモリ１０２は内部命令バス１０６と接続し
命令キャッシュ・メモリとして動作する。一方、切換信
号ＳＷが“０”の場合、インバータＩＶ１の出力が
“１”となり、トランスファゲートＴ３，Ｔ４がオン状
態となり、外部キャッシュ・メモリ２００は内部命令バ
ス１０６と接続して命令キャッシュ・メモリとして動作
し、内部キャッシュ・メモリ１０２は内部データバス１
０５と接続しデータキャッシュ・メモリとして動作す
る。
【００２５】１チップのマイクロプロセッサに内蔵でき
るキャッシュ・メモリの容量には限度があり、特に命令
キャッシュ・メモリとデータキャッシュ・メモリとを個
々に制御するマイクロプロセッサシステムでは、命令キ
ャッシュ・メモリのみを内蔵する場合が比較的多い。し
かしながら、ある一定領域のデータを頻繁に扱うような
アプリケーションでは、データキャッシュ・メモリを内
蔵した方が効果的な場合もある。
るキャッシュ・メモリの容量には限度があり、特に命令
キャッシュ・メモリとデータキャッシュ・メモリとを個
々に制御するマイクロプロセッサシステムでは、命令キ
ャッシュ・メモリのみを内蔵する場合が比較的多い。し
かしながら、ある一定領域のデータを頻繁に扱うような
アプリケーションでは、データキャッシュ・メモリを内
蔵した方が効果的な場合もある。
【００２６】この実施例では、内蔵キャッシュ・メモリ
１０２を、命令キャッシュ・メモリまたはデータキャッ
シュ・メモリのいずれに割当てるかを、システムの要求
（高速化，大容量等）に応じてユーザが選択できる。
１０２を、命令キャッシュ・メモリまたはデータキャッ
シュ・メモリのいずれに割当てるかを、システムの要求
（高速化，大容量等）に応じてユーザが選択できる。
【００２７】図３は本発明の第２の実施例を示すブロッ
ク図である。
ク図である。
【００２８】この実施例は、マイクロプロセッサ１００
ａのデータ入出力端子１０４には外部メイン・メモリ３
００のみを接続し、内部キャッシュ・メモリ１０２を命
令キャッシュ・メモリ及びデータキャッシュ・メモリの
両方に使用するようにしたものである。
ａのデータ入出力端子１０４には外部メイン・メモリ３
００のみを接続し、内部キャッシュ・メモリ１０２を命
令キャッシュ・メモリ及びデータキャッシュ・メモリの
両方に使用するようにしたものである。
【００２９】変換回路１０３ａの回路図及びその動作は
図４（ａ），（ｂ）に示すとおりである。
図４（ａ），（ｂ）に示すとおりである。
【００３０】切換信号ＳＷが“１”の場合、内部キャッ
シュ・メモリ１０２は内部命令バス１０６と接続して命
令キャッシュ・メモリとして動作するが、命令キャッシ
ュミスが発生した場合、命令／データ切換信号ＩＤが
“１”となって、外部メイン・メモリ３００から取込ん
だ命令は内部命令バス１０６に接続される。
シュ・メモリ１０２は内部命令バス１０６と接続して命
令キャッシュ・メモリとして動作するが、命令キャッシ
ュミスが発生した場合、命令／データ切換信号ＩＤが
“１”となって、外部メイン・メモリ３００から取込ん
だ命令は内部命令バス１０６に接続される。
【００３１】一方、切換信号ＳＷが“０”の場合、内部
キャッシュ・メモリ１０２は内部データバス１０５と接
続してデータキャッシュ・メモリとして動作するが、デ
ータキャッシュミスが発生した場合、命令／データ切換
信号ＩＤが“０”となって、外部メイン・メモリ３００
から取込んだ命令は内部データバス１０５に接続され
る。ただし、キャッシュミスが発生した場合、キャッシ
ュミス信号ＣＭが“１”となり、内部キャッシュ・メモ
リ１０２は内部データバス１０５及び内部命令バス１０
６のいずれにも接続されない。
キャッシュ・メモリ１０２は内部データバス１０５と接
続してデータキャッシュ・メモリとして動作するが、デ
ータキャッシュミスが発生した場合、命令／データ切換
信号ＩＤが“０”となって、外部メイン・メモリ３００
から取込んだ命令は内部データバス１０５に接続され
る。ただし、キャッシュミスが発生した場合、キャッシ
ュミス信号ＣＭが“１”となり、内部キャッシュ・メモ
リ１０２は内部データバス１０５及び内部命令バス１０
６のいずれにも接続されない。
【００３２】このように第２の実施例では、外部メイン
・メモリが命令とデータの混在している場合にも内蔵キ
ャッシュ・メモリ１０２を命令キャッシュ・メモリとし
てもデータキャッシュ・メモリとしても使用可能であ
る。
・メモリが命令とデータの混在している場合にも内蔵キ
ャッシュ・メモリ１０２を命令キャッシュ・メモリとし
てもデータキャッシュ・メモリとしても使用可能であ
る。
【００３３】図５（ａ），（ｂ）はそれぞれ本発明の第
３の実施例を示すブロック図及びこの実施例の変換回路
の切換動作を説明するための図である。
３の実施例を示すブロック図及びこの実施例の変換回路
の切換動作を説明するための図である。
【００３４】この実施例が図８に示された従来のマイク
ロプロセッサシステムと相違する点は、内部キャッシュ
・メモリ１０２ａ及び内部キャッシュ・メモリ１０２ｂ
と内部命令バス１０６及び内部データバス１０５との間
の接続を切換信号ＳＷに応じて切換える変換回路１０３
を設け、内部キャッシュ・メモリ１０２ａを命令キャッ
シュ・メモリ又はデータキャッシュ・メモリとして内部
キャッシュ・メモリ１０２ｂをデータキャッシュ・メモ
リ又は命令キャッシュ・メモリとして使用するようにし
た点にある。
ロプロセッサシステムと相違する点は、内部キャッシュ
・メモリ１０２ａ及び内部キャッシュ・メモリ１０２ｂ
と内部命令バス１０６及び内部データバス１０５との間
の接続を切換信号ＳＷに応じて切換える変換回路１０３
を設け、内部キャッシュ・メモリ１０２ａを命令キャッ
シュ・メモリ又はデータキャッシュ・メモリとして内部
キャッシュ・メモリ１０２ｂをデータキャッシュ・メモ
リ又は命令キャッシュ・メモリとして使用するようにし
た点にある。
【００３５】変換回路１０３は図２（ａ）に示された回
路と同一であり切換信号ＳＷが“１”のとき内部キャッ
シュ・メモリ１０２ａは命令キャッシュ・メモリとして
動作し、内部キャッシュ・メモリ１０２ｂはデータキャ
ッシュ・メモリとして動作する。また、切換信号ＳＷが
“０”のときはこの逆の動作となる。
路と同一であり切換信号ＳＷが“１”のとき内部キャッ
シュ・メモリ１０２ａは命令キャッシュ・メモリとして
動作し、内部キャッシュ・メモリ１０２ｂはデータキャ
ッシュ・メモリとして動作する。また、切換信号ＳＷが
“０”のときはこの逆の動作となる。
【００３６】このような構成とすることにより、システ
ムの要求に応じて切換信号ＳＷを設定し、例えば命令キ
ャッシュ・メモリが大容量を必要とするシステムに対し
ては切換信号ＳＷを“１”とし、内部キャッシュ・メモ
リ１０２ａを命令キャッシュ・メモリとし、データキャ
ッシュ・メモリが大容量を必要とするシステムに対して
は切換信号ＳＷを“０”とし、内部キャッシュ・メモリ
１０２ａをデータキャッシュ・メモリとすることができ
る。
ムの要求に応じて切換信号ＳＷを設定し、例えば命令キ
ャッシュ・メモリが大容量を必要とするシステムに対し
ては切換信号ＳＷを“１”とし、内部キャッシュ・メモ
リ１０２ａを命令キャッシュ・メモリとし、データキャ
ッシュ・メモリが大容量を必要とするシステムに対して
は切換信号ＳＷを“０”とし、内部キャッシュ・メモリ
１０２ａをデータキャッシュ・メモリとすることができ
る。
【００３７】図６（ａ），（ｂ）はそれぞれ本発明の第
４の実施例を示すブロック図及びこの実施例の変換回路
の切換動作を説明するための図である。
４の実施例を示すブロック図及びこの実施例の変換回路
の切換動作を説明するための図である。
【００３８】この実施例が図９に示された従来のマイク
ロプロセッサシステムと相違する点は、切換信号ＳＷに
従って命令キャッシュ制御信号ＩＣＣ及びデータキャッ
シュ制御信号ＤＣＣを内部キャッシュ・メモリ１０２
ａ，１０２ｂへ伝達切換え制御する変換回路１０３を設
けた点にある。
ロプロセッサシステムと相違する点は、切換信号ＳＷに
従って命令キャッシュ制御信号ＩＣＣ及びデータキャッ
シュ制御信号ＤＣＣを内部キャッシュ・メモリ１０２
ａ，１０２ｂへ伝達切換え制御する変換回路１０３を設
けた点にある。
【００３９】変換回路１０３は、扱う信号は異なるが構
成は図２（ａ）の回路と全く同一である。また機能的に
も、切換信号ＳＷが“１”であれば内部キャッシュ・メ
モリ１０２ａを命令キャッシュ・メモリ、内部キャッシ
ュ・メモリ１０２ｂをデータキャッシュ・メモリとして
動作させ、切換信号ＳＷが“０”であればこの逆の動作
となる。
成は図２（ａ）の回路と全く同一である。また機能的に
も、切換信号ＳＷが“１”であれば内部キャッシュ・メ
モリ１０２ａを命令キャッシュ・メモリ、内部キャッシ
ュ・メモリ１０２ｂをデータキャッシュ・メモリとして
動作させ、切換信号ＳＷが“０”であればこの逆の動作
となる。
【００４０】
【発明の効果】以上説明したように本発明は、第１及び
第２のキャッシュ・メモリの少なくとも一方が内蔵され
たマイクロプロセッサに、切換信号に応じて第１及び第
２のキャッシュメモリの一方を命令キャッシュ・メモ
リ、他方をデータキャッシュ・メモリとして動作させる
変換回路を設けた構成とすることにより、システムの要
求、例えば高速化，大容量等の要求に応じて第１及び第
２のキャッシュ・メモリを切換えて使用することがで
き、多様なアプリケーションに適応することができる効
果がある。
第２のキャッシュ・メモリの少なくとも一方が内蔵され
たマイクロプロセッサに、切換信号に応じて第１及び第
２のキャッシュメモリの一方を命令キャッシュ・メモ
リ、他方をデータキャッシュ・メモリとして動作させる
変換回路を設けた構成とすることにより、システムの要
求、例えば高速化，大容量等の要求に応じて第１及び第
２のキャッシュ・メモリを切換えて使用することがで
き、多様なアプリケーションに適応することができる効
果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１に示された実施例の変換回路の具体例を示
す回路図及びこの変換回路の切換え動作を説明するため
の図である。
す回路図及びこの変換回路の切換え動作を説明するため
の図である。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】図３に示された実施例の変換回路の具体例を示
す回路図及びこの変換回路の切換え動作を説明するため
の図である。
す回路図及びこの変換回路の切換え動作を説明するため
の図である。
【図５】本発明の第３の実施例を示すブロック図及びこ
の実施例の変換回路の切換え動作を説明するための図で
ある。
の実施例の変換回路の切換え動作を説明するための図で
ある。
【図６】本発明の第４の実施例を示すブロック図及びこ
の実施例の変換回路の切換え動作を説明するための図で
ある。
の実施例の変換回路の切換え動作を説明するための図で
ある。
【図７】従来のマイクロプロセッサシステムの第１の例
を示すブロック図である。
を示すブロック図である。
【図８】従来のマイクロプロセッサシステムの第２の例
を示すブロック図である。
を示すブロック図である。
【図９】従来のマイクロプロセッサシステムの第３の例
を示すブロック図である。
を示すブロック図である。
１００，１００ａ〜１００ｆ マイクロプロセッサ
１０１ 内部回路
１０２，１０２ａ，１０２ｂ 内部キャッシュ・メモ
リ １０３，１０３ａ 変換回路 １０５ 内部データバス １０６ 内部命令バス １０７ 内部バス ２００ 外部キャッシュ・メモリ ３００ 外部メイン・メモリ Ｇ１，Ｇ２ ＯＲゲート ＩＶ１〜ＩＶ３ インバータ Ｔ１〜Ｔ５ トランスファゲート
リ １０３，１０３ａ 変換回路 １０５ 内部データバス １０６ 内部命令バス １０７ 内部バス ２００ 外部キャッシュ・メモリ ３００ 外部メイン・メモリ Ｇ１，Ｇ２ ＯＲゲート ＩＶ１〜ＩＶ３ インバータ Ｔ１〜Ｔ５ トランスファゲート
Claims (4)
- 【請求項１】 命令及びデータを入力して所定の処理及
び制御を行う内部回路、命令及びデータを所定の単位で
記憶し読出す第１のキャッシュ・メモリ、並びに前記内
部回路への命令及びデータ、この内部回路からの命令及
びデータを伝達する内部命令バス及び内部データバスを
備えたマイクロプロセッサと、このマイクロプロセッサ
と接続し命令及びデータを所定の単位で記憶し読出す第
２のキャッシュ・メモリと、前記マイクロプロセッサと
接続し命令及びデータを含む所定のプログラムを記憶し
読出し外部メイン・メモリとを有するマイクロプロセッ
サシステムにおいて、前記第１及び第２のキャッシュ・
メモリと前記内部命令バス及び内部データバスとの間の
接続を切換信号に応じて切換える変換回路を設け、前記
第１のキャッシュ・メモリを命令キャッシュ・メモリ又
はデータキャッシュ・メモリとして、前記第２のキャッ
シュ・メモリをデータキャッシュ・メモリ又は命令キャ
ッシュ・メモリとして使用するようにしたことを特徴と
するマイクロプロセッサシステム。 - 【請求項２】 マイクロプロセッサには第２のキャッシ
ュ・メモリ及び外部メイン・メモリのうちの外部メイン
・メモリのみを接続し、第１のキャッシュ・メモリを、
切換信号に応じて命令キャッシュ・メモリ又はデーキャ
ッシュ・メモリとして使用するようにした請求項１記載
のマイクロプロセッサシステム。 - 【請求項３】 第２のキャッシュ・メモリをマイクロプ
ロセッサ内に設けた請求項１記載のマイクロプロセッサ
システム。 - 【請求項４】 命令及びデータを入力して所定の処理及
び制御を行う内部回路と、命令キャッシュ制御信号及び
データキャッシュ制御信号のうちの一方に従って命令又
はデータを所定の単位で記憶し読出す第１のキャッシュ
・メモリと、前記命令キャッシュ制御信号及びデータキ
ャッシュ制御信号のうちの他方に従ってデータ又は命令
を所定の単位で記憶し読出す第２のキャッシュ・メモリ
と、前記内部回路及び第１，第２のキャッシュ・メモリ
間を接続する内部バスと、切換信号に従って前記命令キ
ャッシュ制御信号及びデータキャッシュ制御信号を前記
第１及び第２のキャッシュ・メモリへ伝達切換え制御す
る変換回路とを備えたマイクロプロセッサを有すること
を特徴とするマイクロプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170807A JPH0520194A (ja) | 1991-07-11 | 1991-07-11 | マイクロプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170807A JPH0520194A (ja) | 1991-07-11 | 1991-07-11 | マイクロプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520194A true JPH0520194A (ja) | 1993-01-29 |
Family
ID=15911707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3170807A Pending JPH0520194A (ja) | 1991-07-11 | 1991-07-11 | マイクロプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520194A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07319766A (ja) * | 1994-05-19 | 1995-12-08 | Internatl Business Mach Corp <Ibm> | Ｌ２キャッシュ内容モード変更システムおよび方法 |
-
1991
- 1991-07-11 JP JP3170807A patent/JPH0520194A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07319766A (ja) * | 1994-05-19 | 1995-12-08 | Internatl Business Mach Corp <Ibm> | Ｌ２キャッシュ内容モード変更システムおよび方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011204 |