JP2001147911A - 並列計算機システムにおけるメモリアクセス方法ならびに装置 - Google Patents

Abstract

(57)【要約】 【課題】 主記憶装置への無駄なアクセスを防ぎ、並列
計算機システムとしてのスループット向上をはかる。 【解決手段】 並列計算機システムにおいて、ある演算
処理装置１０（１１、１２、１３）が持つ網制御装置
（ＰＮＵ）４は、メモリアクセスアドレスの一部であ
り、出力ポートを決定するためのＰＮＵルーティングア
ドレスに、ＰＮＵ４が保持しているメモリ構成情報を付
加して出力ポートを操作し、主記憶装置をアクセスす
る。このことにより、主記憶装置２０（２１、２２、２
３）の一部がシステムから切り離され、メモリ容量が１
／２、１／４…となるメモリ縮小状態にあっても、演算
処理装置内の命令発行部３で発行されたメモリアクセス
要求に従う有効な主記憶装置のメモリアクセスの実現が
可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の演算処理装
置と、複数の主記憶装置が相互結合網を介して接続され
て成る並列計算機システムにおけるメモリアクセス方法
ならびに装置に関する。

【０００２】

【従来の技術】科学技術計算、銀行業務におけるオンラ
インリアルタイム処理、画像処理やコンピュータグラフ
イックス等のマンマシンインタフェース、データベー
ス、人工知能等の適用分野において、膨大なデータを蓄
積し、かつ、膨大な演算量をこなすために、マルチプロ
セッサ構成の並列計算機システムが用いられる。

【０００３】ところで上述した並列計算機システムにお
いて、特にメモリ容量が大きな高並列計算機システムで
は、障害や製造上の都合により全ての主記憶装置を揃え
ることは希である。このとき、一部の主記憶装置がシス
テムから切り離され、使用可能な主記憶装置が制限され
るメモリ縮小状態においては、プロセッサを構成する命
令発行部で発行されたリクエストが無効となっている主
記憶装置をアクセスすることが多々ある。

【０００４】

【発明が解決しようとする課題】上述したように、従来
の並列計算機システムでは、一部の主記憶装置がシステ
ムから切り離されているメモリ縮小状態において無駄な
主記憶アクセス操作が発生することが多々あり、システ
ムのスループット悪化の要因となっていた。

【０００５】本発明は上記事情に鑑みてなされたもので
あり、主記憶装置をアクセスするとき、そのアクセスポ
ートを決定するルーティングアドレスに、ダイナミック
に変わる主記憶装置の構成情報を付加し、有効な主記憶
装置にのみアクセス要求が到達するように操作すること
により、システムのスループット向上をはかった並列計
算機システムにおけるメモリアクセス方法ならびに装置
を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記した課題を解決する
ために請求項１に記載の並列計算機システムにおけるメ
モリアクセス方法は、複数の演算処理装置と、複数の主
記憶装置が相互結合網を介して接続される並列計算機シ
ステムにおいて、前記各演算処理装置は、前記主記憶装
置を前記相互結合網を介してアクセスするとき、そのア
クセスポートを決定するルーティングアドレスに、前記
主記憶装置の構成情報を付加することにより、有効な主
記憶装置にのみアクセス要求が供給されるように操作す
ることとした。

【０００７】請求項２に記載の並列計算機システムにお
けるメモリアクセス装置は、複数の演算処理装置と、複
数の主記憶装置と、前記複数の演算処理装置と複数の主
記憶装置を結合する相互結合網と、前記主記憶装置をア
クセスするとき、そのアクセスポートを決定するルーテ
ィングアドレスに前記主記憶装置の構成情報を付加する
ことにより、有効な主記憶装置にのみアクセス要求が供
給されるように操作する前記演算処理装置中の網制御装
置とを有することとした。

【０００８】また、請求項３に記載の並列計算機システ
ムにおけるメモリアクセス装置は、請求項２に記載の同
装置において、前記網制御装置は、前記主記憶装置との
間でアクセス要求を送受信する入出力ポートと、前記ア
クセス要求アドレスの中で前記網制御装置の出力ポート
を決定するルーティングアドレスを解読するデコーダ
と、前記出力ポートが重複するアクセス競合が生じたと
き、前記アクセス要求間に優先順位を付加する調停回路
と、前記調停回路出力に基づき、前記複数の入力ポート
に入力されるアクセス要求のうち、いずれのアクセス要
求を使用するかを選択し、前記出力ポートを介して前記
主記憶装置に送出するセレクタとを有することとした。

【０００９】上記構成において、運算処理装置が持つ網
制御装置で、メモリアクセスアドレスの一部であり、出
力ポートを決定するためのルーティングアドレスに、自
身が保持しているメモリ構成情報を付加して出力ポート
を操作する。このことにより、主記憶装置の一部がシス
テムから切り離され、メモリ容量が１／２、１／４…の
ようなメモリ縮小状態にあっても、命令発行部で発行さ
れるメモリアクセス要求に従うメモリアクセスの実現が
可能となる。

【００１０】具体的に、主記憶装置の一方が動作不可能
な状態になった場合、その主記憶装置をシステムから切
り離し、例えばメモリ容量を元の１／２とし、命令発行
部で発行されるメモリアクセス要求が無効である主記憶
装置にアクセスを行わず、有効な主記憶装置にアクセス
を行うように網制御装置が出力ポートを決定するルーテ
ィングアドレスにメモリ構成情報を付加する。このこと
により、無効な主記憶装置をアクセスする無駄な動作を
なくし、システムのスループット向上に貢献する。

【００１１】

【発明の実施の形態】図１は、本発明が採用される並列
計算機システムの構成例を示すブロック図である。図に
示す並列計算機システムは、複数の演算処理装置１０、
１１、１２、１３と、複数の主記憶装置２０、２１、２
２、２３が、相互結合網３０（以下、ネットワークと呼
ぶ）を介して接続される。演算処理装置１０（１１、１
２、１３）は、命令発行部３と網制御装置４（以下、Ｐ
ＮＵ（Processor Network Unit）という）によって構
成される。主記憶装置２０（２１、２２、２３）は、メ
モリ部５と網制御装置６（以下、ＭＮＵ（Main memory
Network Unit）という）によって構成される。

【００１２】演算処理装置１０（１１、１２、１３）と
主記憶装置２０（２１、２２、２３）間の接続は、命令
実行部３によるコントロールの下、ＰＮＵ４及びＭＮＵ
６によるネットワーク制御により行われる。ここでは説
明を簡単にするために、演算処理装置１０（１１、１
２、１３）と主記憶装置２０（２１、２２、２３）の設
置台数を共に４台とし、また、演算処理装置１０（１
１、１２、１３）内におけるＰＮＵユニット４が持つ出
力ポート数を１６として以下に詳細を説明する。

【００１３】図２は、図１に示す演算処理装置１０（１
１、１２、１３）内にあるＰＮＵ４の実施形態を示すブ
ロック図である。図２に示すように、ＰＮＵ４は、複数
の入力ポート（アドレス“００”〜“１５”）４１と、
複数の出力ポート（アドレス“００”〜“１５”）４２
と、複数のデコーダ４３と、複数の調停回路４４（以
下、アービタと呼ぶ）と、複数のセレクタ４５で構成さ
れる。

【００１４】デコーダ４２は、メモリアクセス要求のア
ドレス中、主記憶装置２０（２１、２２、２３）に接続
される出力ポート４２を選択するために供給されるＰＮ
Ｕルーティングアドレス１００（アドレス“００”〜
“１５”）をデコードする。アービタ４４は、メモリア
クセス要求を発する出力ポート４２が重複し、競合が発
生した場合にそのメモリアクセス要求間に優先順位を付
加する。セレクタ４５は、複数の入力ポート４１に入力
される複数のメモリアクセス要求のうち、何れの要求を
使用するかを調停回路４４出力によって選択し、出力ポ
ート４２経由で主記憶装置２０（２１、２２、２３）へ
供給する。

【００１５】図３乃至図５は本発明実施形態の動作を説
明するために引用した図であり、それぞれ、メモリ縮小
時におけるアドレスフォーマットを示す図、インタリー
ブによるアドレス割付けの例を示す図、メモリ縮小時に
おけるアドレス割付けの例を示す図である。以下、図３
乃至図５を参照しながら、図１、図２に示す本発明実施
形態の動作について詳細に説明する。

【００１６】まず、演算処理装置１０（１１、１２、１
３）の命令発行部３で主記憶装置２０（２１、２２、２
３）のメモリ部５に対するメモリアクセス要求が発行さ
れる。このことにより、ＰＮＵ４は、アドレスの一部で
ある出力ポート４２を決定するためのＰＮＵルーティン
グアドレス１００とその要求を受け取る。ここで、アド
レス付与はインタリーブ方式に従い、アドレスの下位４
ビットをＰＮＵルーティンアドレス１００として割り付
ける。図４にメモリ内インタリーブによるアドレス割付
けの例が示されている。ここでは、主記憶装置２０に
は、アドレス“００”０４“０８”“１２”“１６”
“……”のデータが、主記憶装置２１には、アドレス
“０１”０５“０９”“１３”“１７”“……”のデー
タが、主記憶装置２２には、アドレス“０２”０６“１
０”“１４”“１８”“……”のデータが、主記憶装置
２３には、アドレス“０３”“０７”“１１”“１６”
“……”のデータがそれぞれ割り付けられ格納されてい
るものとする。

【００１７】ＰＮＵ４は、このＰＮＵルーティングアド
レス１００をデコーダ４３でデコードした後、その結果
をメモリアクセス競合の調停を行うアービタ４４に入力
する。アービタ４４の出力は、出力ポート４２毎に設け
られ、入力ポート４１を介して供給される何れのメモリ
アクセス要求を使用するかを選択するセレクタ４５への
セレクト信号となる。各入力ポート４１から入力された
メモリアクセス要求は、セレクタ４５で出力ポート４２
が決定された後、出力ポート４２から主記憶装置２０
（２１、２２、２３）の目的のメモリ位置に送出され
る。

【００１８】ところで、図１における主記憶装置２０〜
２３の一部が動作不可能な状態にあった場合、この主記
憶装置２０（２１、２２、２３）を含む前半１／２の主
記憶装置、または後半１／２の主記憶装置をシステムか
ら切り離す。この時、メモリ容量は１／２に減るが、ア
ドレスは主記憶装置２０（２１、２２、２３）を切り離
す前の状態で付与されているため、出力ポート４２を決
定するＰＮＵルーティングアドレス１００にメモリ構成
情報２００を付加し、有効な主記憶装置２０（２１、２
２、２３）のみにメモリアクセス要求が送出されるよう
に操作を行う必要がある。

【００１９】図３（ｂ）に示すように、メモリ容量が１
／２に縮小された場合、有効な主記憶装置２０（２１、
２２、２３）と無効な主記憶装置２０（２１、２２、２
３）との切り分けは、ＰＮＵ４の出力ポート４２を決定
するＰＮＵルーティングアドレスの下位２ビット目に設
定される。従って、ＰＮＵ４は、この位置にメモリ構成
情報２００を付加することにより、メモリアクセス要求
が有効な主記憶装置２０（２１、２２、２３）のみにア
クセスを行うように操作をする。図中、ＭＣはメモリ構
成情報２００を示し、ここでは、ＰＮＵルーティングア
ドレスの下位２ビット目が“０”の場合、前半１／２に
アドレスが割り付けられたメモリ部５を有効とし、
“１”の場合、後半１／２にアドレスが割り付けられた
メモリ部５を有効としている。

【００２０】同様にメモリ容量が１／４に縮小された場
合、図３（ｃ）に示すように、ＰＮＵ４は、ＰＮＵルー
ティングアドレス１００の下位２ビットにメモリ構成情
報２００を付加し、メモリアクセス要求が有効な主記憶
装置２０（２１、２２、２３）のみにアクセスを行うよ
うに操作をする。ここでは、ＰＮＵルーティングアドレ
ス１００の下位２ビットが“００”の場合、最上位１／
４にアドレスが割り付けられたメモリ部５を有効とし、
“０１”の場合、次の１／４にアドレスが割り付けられ
たメモリ部５を有効とし、“１０”の場合、更にその次
の１／４にアドレスが割り付けられたメモリ部５を有効
とし、“１１”の場合、最下位１／４にアドレスが割り
付けられたメモリ部５を有効とする。尚、図３（ａ）は
通常のアドレス構成を示し、メモリ内アドレス部と４ビ
ットのＰＮＵルーティングアドレス部１００から成る。

【００２１】図５に、メモリ縮小時におけるＰＮＵルー
ティングアドレス１００の割付けの例を示す。（ａ）に
通常のＰＮＵルーティングアドレス割付けの例が、
（ｂ）に１／２縮小時のＰＮＵルーティングアドレス割
付けの例が、（ｃ）に１／４縮小時のＰＮＵルーティン
グアドレス割付けの例が示されている。図４、図５を比
較して明確なように、上述したメモリ構成情報２００の
付加により、主記憶装置２０（２１、２２、２３）の一
部がシステムから切り離され、メモリ容量が１／２、１
／４…に縮小された場合においても、メモリアクセス要
求が有効な主記憶装置２０（２１、２２、２３）のみに
アクセスを行うように操作を行っていることがわかる。

【００２２】以上説明のように、本発明は、運算処理装
置１０（１１、１２、１３）が持つＰＮＵ４で、メモリ
アクセスアドレスの一部であり、出力ポート４２を決定
するためのＰＮＵルーティングアドレス１００に、ＰＮ
Ｕ４内で保持しているメモリ構成情報２００を付加して
出力ポート４２を操作するものであり、このことによ
り、主記憶装置２０（２１、２２、２３）の一部がシス
テムから切り離され、メモリ容量が１／２、１／４…の
ようなメモリ縮小状態にあっても、命令発行部３で発行
されるメモリアクセス要求に従うメモリアクセスの実現
が可能となる。

【００２３】例えば、主記憶装置２０〜２１の一方が動
作不可能な状態となった場合、主記憶装置２０〜２１を
システムから切り離してメモリ容量を元の１／２とし、
演算処理装置１０（１１、１２、１３）内の命令発行部
３で発行されるメモリアクセス要求が無効である主記憶
装置２０〜２１にアクセスを行わず、有効な主記憶装置
２２〜２３にアクセスを行うようにＰＮＵ４が出力ポー
ト４２を決定するルーティングアドレス１００にメモリ
構成情報２００を付加する。同様に、主記憶装置２２〜
２３の一方が動作不可能となった場合、有効な主記憶装
置２０〜２１をアクセスするようにＰＮＵルーティング
アドレス１００にメモリ構成情報２００を付加し、命令
発行部３によって生成されるメモリアクセス要求を実行
させるものである。メモリ容量の１／４縮小時において
も同様であり、このことにより、無効な主記憶装置２０
（２１、２２、２３）をアクセスする無駄な動作をなく
し、システムのスループット向上に寄与する。

【００２４】尚、上述した本発明実施形態では、複数の
演算処理装置１０（１１、１２、１３）、複数の主記憶
装置２０（２１、２２、２３）、及び、両装置内に内蔵
された網制御装置４、６によって構成されるマルチプロ
セッサの並列計算機システムを示し、ここでは説明を簡
単にするため、演算処理装置台数、主記憶装置台数共に
４台とし、また、ＰＮＵ入出力ポート数を１６として説
明したが、これらの台数及びポート数のいずれにも制限
はなく、また、並列計算機システムのどのような構成に
おいても同様に実現可能である。

【００２５】

【発明の効果】以上説明のように本発明は、並列計算機
システムにおいて、マルチプロセッサを構成する各演算
処理装置は、複数の主記憶装置を相互結合網を介してア
クセスするとき、そのアクセスポートを決定するルーテ
ィングアドレスに、主記憶装置の構成情報を付加するこ
とにより、有効な主記憶装置にのみアクセス要求が供給
されるように操作するものであり、このことにより、一
部の主記憶装置がシステムから切り離されるメモリ縮小
時においても、演算処理装置で発行されるメモリアクセ
ス要求は、無効となっている主記憶装置にアクセスを行
なうことなく、有効な主記憶装置のみへのアクセスが可
能となる。従って、無駄な動作がなくなるためスループ
ットが向上し、システムの性能向上がはかれる。

【図面の簡単な説明】

【図１】 本発明が実現される並列計算機システムの構
成例を示すブロック図である。

【図２】 図１における網制御装置（ＰＮＵ）の実施形
態を示すブロック図である。

【図３】 本発明実施形態の動作を説明するために引用
した図であり、メモリ縮小時におけるアドレスフォーマ
ットを示す図である。

【図４】 本発明実施形態の動作を説明するために引用
した図であり、インタリーブによるアドレス割付けの例
を示す図である。

【図５】 本発明実施形態の動作を説明するために引用
した図であり、メモリ縮小時におけるアドレス割付けの
例を示す図である。

【符号の説明】

３…命令発行部、４…網制御装置（ＰＮＵ）、５…メモ
リ部、６…網制御装置（ＭＮＵ）、１０（１１、１２、
１３）…演算処理装置、２０（２１、２２、２３）…主
記憶装置、４１…入力ポート、４２…出力ポート、４３
…デコーダ、４４…調停回路（アービタ）、４５…セレ
クタ、１００…ＰＮＵルーティングアドレス、２００…
メモリ構成情報

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の演算処理装置と、複数の主記憶装
   置が相互結合網を介して接続される並列計算機システム
   において、 前記各演算処理装置は、前記主記憶装置を前記相互結合
   網を介してアクセスするとき、そのアクセスポートを決
   定するルーティングアドレスに、前記主記憶装置の構成
   情報を付加することにより、有効な主記憶装置にのみア
   クセス要求が供給されるように操作することを特徴とす
   る並列計算機システムにおけるメモリアクセス方法。
2. 【請求項２】 複数の演算処理装置と、 複数の主記憶装置と、 前記複数の演算処理装置と前記複数の主記憶装置を結合
   する相互結合網と、 前記主記憶装置をアクセスするとき、そのアクセスポー
   トを決定するルーティングアドレスに前記主記憶装置の
   構成情報を付加することにより、有効な主記憶装置にの
   みアクセス要求が供給されるように操作する前記演算処
   理装置中の網制御装置と、を有することを特徴とする並
   列計算機システムにおけるメモリアクセス装置。
3. 【請求項３】 前記網制御装置は、 前記主記憶装置との間でアクセス要求を送受信する入出
   力ポートと、 前記アクセス要求アドレスの中で前記網制御装置の出力
   ポートを決定するルーティングアドレスを解読するデコ
   ーダと、 前記出力ポートが重複するアクセス競合が生じたとき、
   前記アクセス要求間に優先順位を付加する調停回路と、 前記調停回路出力に基づき、前記複数の入力ポートに入
   力されるアクセス要求のうち、いずれのアクセス要求を
   使用するかを選択し、前記出力ポートを介して前記主記
   憶装置に送出するセレクタと、を有することを特徴とす
   る請求項２に記載の並列計算機システムにおけるメモリ
   アクセス装置。