JPH05198808A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH05198808A JPH05198808A JP25962092A JP25962092A JPH05198808A JP H05198808 A JPH05198808 A JP H05198808A JP 25962092 A JP25962092 A JP 25962092A JP 25962092 A JP25962092 A JP 25962092A JP H05198808 A JPH05198808 A JP H05198808A
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Abstract
(57)【要約】
【構成】 本発明の薄膜トランジスタは、ソース領域，
ドレイン領域近傍の絶縁膜の膜厚が厚膜に構成されるも
ので、不純物濃度差に起因した酸化レートの差を用いる
ものである。 【効果】 本発明によれば、ゲート電圧ＯＦＦ時のリー
ク電流を抑えることができると共に、素子面積の増大化
も抑えることができる。
ドレイン領域近傍の絶縁膜の膜厚が厚膜に構成されるも
ので、不純物濃度差に起因した酸化レートの差を用いる
ものである。 【効果】 本発明によれば、ゲート電圧ＯＦＦ時のリー
ク電流を抑えることができると共に、素子面積の増大化
も抑えることができる。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタおよ
びその製造方法に関する。
びその製造方法に関する。
【０００２】
【従来の技術】近年、薄膜トランジスタは、液晶表示装
置，画像読取り装置等の駆動回路素子として、あるいは
液晶表示装置の各画素のスイッチング素子として種々利
用されるようになってきている。そこで、Ｎチャンネル
タイプの薄膜トランジスタを例にとり、薄膜トランジス
タの構造について簡単に説明する。
置，画像読取り装置等の駆動回路素子として、あるいは
液晶表示装置の各画素のスイッチング素子として種々利
用されるようになってきている。そこで、Ｎチャンネル
タイプの薄膜トランジスタを例にとり、薄膜トランジス
タの構造について簡単に説明する。
【０００３】この薄膜トランジスタは、絶縁基板上に多
結晶シリコンから成る活性層，活性層上にはゲート絶縁
膜を介して設置されるゲート電極を有している。薄膜ト
ランジスタの活性層の両側は不純物がドープされて成る
Ｎ型のソース領域，ドレイン領域を有して構成されてい
る。
結晶シリコンから成る活性層，活性層上にはゲート絶縁
膜を介して設置されるゲート電極を有している。薄膜ト
ランジスタの活性層の両側は不純物がドープされて成る
Ｎ型のソース領域，ドレイン領域を有して構成されてい
る。
【０００４】
【発明が解決しようとする課題】上述した薄膜トランジ
スタでは、ゲート電極に印加される電圧がＯＦＦの際
に、ソース・ドレイン領域間に流れるリーク電流が大き
いという問題がある。ＯＦＦ時にリーク電流が流れる原
因には、大きくは次の２つが考えられる。一つは、空乏
層内におけるキャリアの熱励起によるもので、もう一つ
はゲート・ドレイン間の電圧に起因したトンネル効果に
よるものである。
スタでは、ゲート電極に印加される電圧がＯＦＦの際
に、ソース・ドレイン領域間に流れるリーク電流が大き
いという問題がある。ＯＦＦ時にリーク電流が流れる原
因には、大きくは次の２つが考えられる。一つは、空乏
層内におけるキャリアの熱励起によるもので、もう一つ
はゲート・ドレイン間の電圧に起因したトンネル効果に
よるものである。
【０００５】熱励起に起因するリーク電流を低減させる
方法としては、例えば活性層厚を薄膜化させることによ
り、空乏層を低体積化させ、キャリアの熱励起を抑える
ものが知られている。トンネル効果に起因するリーク電
流を低減させる方法としては、例えば、特開昭63-20476
9 号に開示される技術が知られている。
方法としては、例えば活性層厚を薄膜化させることによ
り、空乏層を低体積化させ、キャリアの熱励起を抑える
ものが知られている。トンネル効果に起因するリーク電
流を低減させる方法としては、例えば、特開昭63-20476
9 号に開示される技術が知られている。
【０００６】これは、ドレイン領域を、不純物が高濃度
にドープされた領域と低濃度にドープされた領域の２つ
で構成し、ドレイン部結合を傾斜結合とするもの（ＬＤ
Ｄ構造）で、これにより空乏層を広げ、電界を緩和して
トンネル効果に起因する電流の流れを抑えるものであ
る。しかし、上述したＬＤＤ構造では、ドレイン領域の
ドープ濃度を２段階以上に異ならしめて構成する必要が
あるため、一素子当りの面積が大きくなってしまう。こ
のような素子面積の増化は、単位面積当りの集積率を低
減させ、装置の小型化をさまたげてしまう。また、液晶
素子装置の各画素のスイッチング素子に用いることを考
えると、素子面積の増大は装置の光透過率を低減させる
原因となってしまう。
にドープされた領域と低濃度にドープされた領域の２つ
で構成し、ドレイン部結合を傾斜結合とするもの（ＬＤ
Ｄ構造）で、これにより空乏層を広げ、電界を緩和して
トンネル効果に起因する電流の流れを抑えるものであ
る。しかし、上述したＬＤＤ構造では、ドレイン領域の
ドープ濃度を２段階以上に異ならしめて構成する必要が
あるため、一素子当りの面積が大きくなってしまう。こ
のような素子面積の増化は、単位面積当りの集積率を低
減させ、装置の小型化をさまたげてしまう。また、液晶
素子装置の各画素のスイッチング素子に用いることを考
えると、素子面積の増大は装置の光透過率を低減させる
原因となってしまう。
【０００７】本発明は、このような課題に鑑がみ成され
たもので、ゲート電圧ＯＦＦ時のリーク電流を抑えると
ともに、素子面積の微細化が可能な薄膜トランジスタお
よびその製造方法を提供することを目的としたものであ
る。
たもので、ゲート電圧ＯＦＦ時のリーク電流を抑えると
ともに、素子面積の微細化が可能な薄膜トランジスタお
よびその製造方法を提供することを目的としたものであ
る。
【０００８】
【課題を解決するための手段】本発明の薄膜トランジス
タは、絶縁基板と、この絶縁基板上に設置される不純物
が添加されて成るソース領域，ドレイン領域を有する多
結晶シリコン膜と、この多結晶シリコン膜上に設置され
る絶縁膜と、この絶縁膜上に設置されるゲート電極と、
ソース領域に接続されるソース電極と、ドレイン領域に
接続されるドレイン電極とを備えた薄膜トランジスタで
あって、絶縁膜の膜厚はソース領域，ドレイン領域近傍
で厚膜となっていることを特徴としている。
タは、絶縁基板と、この絶縁基板上に設置される不純物
が添加されて成るソース領域，ドレイン領域を有する多
結晶シリコン膜と、この多結晶シリコン膜上に設置され
る絶縁膜と、この絶縁膜上に設置されるゲート電極と、
ソース領域に接続されるソース電極と、ドレイン領域に
接続されるドレイン電極とを備えた薄膜トランジスタで
あって、絶縁膜の膜厚はソース領域，ドレイン領域近傍
で厚膜となっていることを特徴としている。
【０００９】また、本発明の薄膜トランジスタの製造方
法は、不純物濃度差を有する膜を設置する工程と、膜を
酸化処理する工程とによってゲート電極と活性層との間
の絶縁膜を形成することを特徴としている。
法は、不純物濃度差を有する膜を設置する工程と、膜を
酸化処理する工程とによってゲート電極と活性層との間
の絶縁膜を形成することを特徴としている。
【００１０】
【作用】本発明の薄膜トランジスタによれば、ソース領
域，ドレイン領域近傍の絶縁膜の膜厚が厚膜に形成され
ているため、ソース領域，ドレイン領域近傍における電
界を低減することができる。これにより、トンネル効果
に起因したリーク電流の発生を抑えることができる。そ
して、本発明の薄膜トランジスタによれば高さ方向の構
造の工夫によりリーク電流を抑えることができ、素子面
積の増大を抑えることができる。
域，ドレイン領域近傍の絶縁膜の膜厚が厚膜に形成され
ているため、ソース領域，ドレイン領域近傍における電
界を低減することができる。これにより、トンネル効果
に起因したリーク電流の発生を抑えることができる。そ
して、本発明の薄膜トランジスタによれば高さ方向の構
造の工夫によりリーク電流を抑えることができ、素子面
積の増大を抑えることができる。
【００１１】本発明の薄膜トランジスタの絶縁膜の膜厚
差としては、その材質にもよるが 5nm 〜70nmの範囲内
であることが好ましく、厚膜部分は薄膜部分の1.1 〜3.
0 倍とすると良い。そして、絶縁膜の膜厚差としては、
その材質にもよるが 5 nm 〜50 nm の範囲内であること
が好ましい。
差としては、その材質にもよるが 5nm 〜70nmの範囲内
であることが好ましく、厚膜部分は薄膜部分の1.1 〜3.
0 倍とすると良い。そして、絶縁膜の膜厚差としては、
その材質にもよるが 5 nm 〜50 nm の範囲内であること
が好ましい。
【００１２】また、本発明の薄膜トランジスタの製造方
法によれば簡単な製造工程で、絶縁膜の膜厚に差を持た
せることができる。即ち不純物濃度の差を利用して膜厚
差を持たせるものである。
法によれば簡単な製造工程で、絶縁膜の膜厚に差を持た
せることができる。即ち不純物濃度の差を利用して膜厚
差を持たせるものである。
【００１３】図５は横軸に不純物濃度をとり、縦軸に酸
化膜厚をとり、酸化雰囲気中で650℃，2 時間酸化処理
を施こした時の酸化膜厚の不純物依存性を示すものであ
る。これは、不純物としてはリン（Ｐ）を用いたもので
あるが、不純物濃度が１×１０20cm-3を境にして酸化膜
の膜厚が2 倍以上変化することが理解できる。
化膜厚をとり、酸化雰囲気中で650℃，2 時間酸化処理
を施こした時の酸化膜厚の不純物依存性を示すものであ
る。これは、不純物としてはリン（Ｐ）を用いたもので
あるが、不純物濃度が１×１０20cm-3を境にして酸化膜
の膜厚が2 倍以上変化することが理解できる。
【００１４】
【実施例】以下、本発明の一実施例の薄膜トランジスタ
について図面を参照して詳細に説明する。図１は本実施
例の薄膜トランジスタ(1) の概略断面図を示すものであ
る。
について図面を参照して詳細に説明する。図１は本実施
例の薄膜トランジスタ(1) の概略断面図を示すものであ
る。
【００１５】この薄膜トランジスタ(1) は石英から成る
絶縁基板(11)上に形成されている。活性層(21)は低温プ
ラズマＣＶＤ法によって形成された200 nmの膜厚の多結
晶シリコンから成っている。そして、活性層(21)は不純
物が添加されて成るソース領域(23)及びドレイン領域(2
5)を有しており、活性層(21)上にはソース領域(23)，ド
レイン領域近傍の膜厚が他の領域の2 倍となっているシ
リコン酸化膜(35)が設置されている。そして、このシリ
コン酸化膜(35)上にはＮ+ 多結晶シリコン膜(41)を介し
てアルミニウム（Ａｌ）から成るゲート電極(91)が設置
されている。
絶縁基板(11)上に形成されている。活性層(21)は低温プ
ラズマＣＶＤ法によって形成された200 nmの膜厚の多結
晶シリコンから成っている。そして、活性層(21)は不純
物が添加されて成るソース領域(23)及びドレイン領域(2
5)を有しており、活性層(21)上にはソース領域(23)，ド
レイン領域近傍の膜厚が他の領域の2 倍となっているシ
リコン酸化膜(35)が設置されている。そして、このシリ
コン酸化膜(35)上にはＮ+ 多結晶シリコン膜(41)を介し
てアルミニウム（Ａｌ）から成るゲート電極(91)が設置
されている。
【００１６】また、ソース領域(23)，ドレイン領域(25)
上には酸化シリコン膜(61)が設置されており、コンタク
トホール(61a),(61b) を介してソース電極(71)，ドレイ
ン電極(81)が各領域(23),(25) と導通して設置されて薄
膜トランジスタ(1) は構成されている。次に本実施例の
薄膜トランジスタ(1) の製造方法について、図２を参照
して説明する。
上には酸化シリコン膜(61)が設置されており、コンタク
トホール(61a),(61b) を介してソース電極(71)，ドレイ
ン電極(81)が各領域(23),(25) と導通して設置されて薄
膜トランジスタ(1) は構成されている。次に本実施例の
薄膜トランジスタ(1) の製造方法について、図２を参照
して説明する。
【００１７】まず、石英から成る絶縁基板(11)上に低温
プラズマＣＶＤ法によって200 nmの膜厚で多結晶シリコ
ン膜を堆積させた後、図２中（ａ）に示すようにホトレ
ジストパターンをマスクとして島状にパターニングし
て、多結晶シリコンから成る活性層(21)を形成した。
プラズマＣＶＤ法によって200 nmの膜厚で多結晶シリコ
ン膜を堆積させた後、図２中（ａ）に示すようにホトレ
ジストパターンをマスクとして島状にパターニングし
て、多結晶シリコンから成る活性層(21)を形成した。
【００１８】次に、低温プラズマＣＶＤ法によって酸化
シリコン膜(31)を20 nm 堆積させた後、図２中（ｂ）に
示すようにホトレジストパターン(41)をマスクとしてリ
ン（Ｐ）イオンを15Kev で１×１０15cm-2イオン打ち込
みを行った。
シリコン膜(31)を20 nm 堆積させた後、図２中（ｂ）に
示すようにホトレジストパターン(41)をマスクとしてリ
ン（Ｐ）イオンを15Kev で１×１０15cm-2イオン打ち込
みを行った。
【００１９】この時、イオンが打ち込まれる深さは16±
9 nm 程度であり、活性層(21)には１×１０22cm-3の濃
度で、深さは 5 nm でイオンが打ち込まれた格好となっ
た。
9 nm 程度であり、活性層(21)には１×１０22cm-3の濃
度で、深さは 5 nm でイオンが打ち込まれた格好となっ
た。
【００２０】次に、ホトレジストパターン(41)を除去
し、酸化シリコン膜(31)を弗化アンモンでエッチングし
た後、酸素雰囲気中、650 ℃で酸化処理を施した。尚、
この酸化処理の際の温度条件としては、不純物の不所望
な拡散を防ぐために650 ℃程度の低温で行うことが好ま
しい。
し、酸化シリコン膜(31)を弗化アンモンでエッチングし
た後、酸素雰囲気中、650 ℃で酸化処理を施した。尚、
この酸化処理の際の温度条件としては、不純物の不所望
な拡散を防ぐために650 ℃程度の低温で行うことが好ま
しい。
【００２１】すると、この酸化シリコン膜(31)はリン
（Ｐ）イオンが打ち込まれた領域の酸化レートが非常に
高いため、図２中（ｃ）に示すように膜厚に差が生じ
る。酸化処理を2 時間施したところ、イオンが打ち込ま
れた領域のシリコン酸化膜(31a)は70 nm とそれ以外の
領域が35 nm であるのに対して非常に厚膜となった。
（Ｐ）イオンが打ち込まれた領域の酸化レートが非常に
高いため、図２中（ｃ）に示すように膜厚に差が生じ
る。酸化処理を2 時間施したところ、イオンが打ち込ま
れた領域のシリコン酸化膜(31a)は70 nm とそれ以外の
領域が35 nm であるのに対して非常に厚膜となった。
【００２２】次に、図中（ｄ）に示すように、低温プラ
ズマＣＶＤ法によってＮ+ 多結晶シリコン膜(31)上に堆
積し、ドライエッチング法により酸化シリコン膜(35)，
Ｎ+ 多結晶シリコン膜(41)を所定形状にパターニングし
た。
ズマＣＶＤ法によってＮ+ 多結晶シリコン膜(31)上に堆
積し、ドライエッチング法により酸化シリコン膜(35)，
Ｎ+ 多結晶シリコン膜(41)を所定形状にパターニングし
た。
【００２３】そして、低温プラズマＣＶＤ法によって酸
化シリコン膜(51)を15 nm の膜厚で堆積した後、Ｎ+ 多
結晶シリコン膜(41)をマスクとしてリン（Ｐ）イオンを
70Kev で５×１０15cm-2イオン打ち込みを行い、図
（ｅ）に示すようにソース領域(23)，ドレイン領域(25)
を形成した。
化シリコン膜(51)を15 nm の膜厚で堆積した後、Ｎ+ 多
結晶シリコン膜(41)をマスクとしてリン（Ｐ）イオンを
70Kev で５×１０15cm-2イオン打ち込みを行い、図
（ｅ）に示すようにソース領域(23)，ドレイン領域(25)
を形成した。
【００２４】この後、酸化シリコン膜(51)を除去し、低
温プラズマＣＶＤ法によって50 nmの膜厚で酸化シリコ
ン膜(61)を堆積し、ソース領域(23)，ドレイン領域(25)
及びＮ+ 多結晶シリコン膜(41)が露出するようにコンタ
クトホール(61a),(61b),(61c) を図中（ｆ）に示すよう
に形成した。
温プラズマＣＶＤ法によって50 nmの膜厚で酸化シリコ
ン膜(61)を堆積し、ソース領域(23)，ドレイン領域(25)
及びＮ+ 多結晶シリコン膜(41)が露出するようにコンタ
クトホール(61a),(61b),(61c) を図中（ｆ）に示すよう
に形成した。
【００２５】次に、スパッタリング法によってアルミニ
ウム（Ａｌ）膜を800 nm堆積させ、ドライエッチング法
により、図中（ｇ）に示すようにパターニングしてソー
ス電極(71)，ドレイン電極(81)，ゲート電極(91)を形成
し、薄膜トランジスタ(1) を形成した。本実施例の製造
方法により製造された薄膜トランジスタ(1) は、チャネ
ル長6μｍ，チャネル幅10μｍであった。
ウム（Ａｌ）膜を800 nm堆積させ、ドライエッチング法
により、図中（ｇ）に示すようにパターニングしてソー
ス電極(71)，ドレイン電極(81)，ゲート電極(91)を形成
し、薄膜トランジスタ(1) を形成した。本実施例の製造
方法により製造された薄膜トランジスタ(1) は、チャネ
ル長6μｍ，チャネル幅10μｍであった。
【００２６】図３は横軸にゲート電圧（ＶG ）縦軸にソ
ース・ドレイン電流（ＩDS）をとり、ソース・ドレイン
電圧が5 Ｖの場合の薄膜トランジスタ(1) のＶG −ＩDS
特性を示すものである。図中曲線（ａ）は本実施例にお
ける薄膜トランジスタ(1) の特性を、図中曲線（ｂ）は
活性層(21)上の酸化シリコン膜(35)の膜厚が一定の従来
の薄膜トランジスタの特性を示すものである。
ース・ドレイン電流（ＩDS）をとり、ソース・ドレイン
電圧が5 Ｖの場合の薄膜トランジスタ(1) のＶG −ＩDS
特性を示すものである。図中曲線（ａ）は本実施例にお
ける薄膜トランジスタ(1) の特性を、図中曲線（ｂ）は
活性層(21)上の酸化シリコン膜(35)の膜厚が一定の従来
の薄膜トランジスタの特性を示すものである。
【００２７】この図から、ソース・ドレイン電圧が5
Ｖ、ゲート電圧が0 Ｖの際、本実施例の薄膜トランジス
タ(1) によれば0.5 ｐＡと従来の約1/4 程減少している
ことが理解できる。
Ｖ、ゲート電圧が0 Ｖの際、本実施例の薄膜トランジス
タ(1) によれば0.5 ｐＡと従来の約1/4 程減少している
ことが理解できる。
【００２８】また、図４は横軸にドレイン電圧（ＶD
），縦軸にドレイン電流（ＩD ）をとり、薄膜トラン
ジスタ(1) のドレイン耐圧を示したものである。そし
て、図３同様に曲線（ａ）は本実施例における薄膜トラ
ンジスタ(1) の特性を、図中曲線（ｂ）は従来の薄膜ト
ランジスタの特性を示すものである。この図から、本実
施例の薄膜トランジスタ(1) によればドレイン耐圧も2
〜3Ｖ程度向上していることがわかる。
），縦軸にドレイン電流（ＩD ）をとり、薄膜トラン
ジスタ(1) のドレイン耐圧を示したものである。そし
て、図３同様に曲線（ａ）は本実施例における薄膜トラ
ンジスタ(1) の特性を、図中曲線（ｂ）は従来の薄膜ト
ランジスタの特性を示すものである。この図から、本実
施例の薄膜トランジスタ(1) によればドレイン耐圧も2
〜3Ｖ程度向上していることがわかる。
【００２９】上述したように、本実施例の薄膜トランジ
スタ(1) によれば、その特有の構成、即ちソース領域、
ドレイン領域近傍で絶縁膜が厚膜となっているためゲー
ト電圧ＯＦＦ時のリーク電流を抑えることができると共
に、その３次元的構造から素子面積の増大化をも抑える
ことができる。
スタ(1) によれば、その特有の構成、即ちソース領域、
ドレイン領域近傍で絶縁膜が厚膜となっているためゲー
ト電圧ＯＦＦ時のリーク電流を抑えることができると共
に、その３次元的構造から素子面積の増大化をも抑える
ことができる。
【００３０】更に、本実施例においては、活性層の表面
に不純物濃度の高い部分を作成し、それを低温で酸化さ
せることにより、不純物を拡散させることなく絶縁膜の
膜厚の厚い部分を形成した。しかし、不純物濃度を１×
１０18cm-3程度に抑えれば、850 〜900 ℃の高温酸化の
工程でも不純物の拡散を考えずに絶縁膜の膜厚の厚い部
分を形成することができる。
に不純物濃度の高い部分を作成し、それを低温で酸化さ
せることにより、不純物を拡散させることなく絶縁膜の
膜厚の厚い部分を形成した。しかし、不純物濃度を１×
１０18cm-3程度に抑えれば、850 〜900 ℃の高温酸化の
工程でも不純物の拡散を考えずに絶縁膜の膜厚の厚い部
分を形成することができる。
【００３１】また、本実施例によれば不純物の濃度差に
よる酸化レートの差を旨く利用して絶縁膜の膜厚を制御
するといった新規な方法の採用により、生産性をそこな
うことなく、ゲート電圧ＯＦＦ時のリーク電流の少ない
薄膜トランジスタを提供することができた。
よる酸化レートの差を旨く利用して絶縁膜の膜厚を制御
するといった新規な方法の採用により、生産性をそこな
うことなく、ゲート電圧ＯＦＦ時のリーク電流の少ない
薄膜トランジスタを提供することができた。
【００３２】
【発明の効果】以上、詳述したように、本発明によれ
ば、その特有の構造によりゲート電圧ＯＦＦ時のリーク
電流を十分に抑えることができると共に、素子面積の増
大化も抑えることができる。
ば、その特有の構造によりゲート電圧ＯＦＦ時のリーク
電流を十分に抑えることができると共に、素子面積の増
大化も抑えることができる。
【００３３】更に、不純物の濃度差にもとずく酸化レー
トの差を利用することで、容易に絶縁膜の膜厚を局部的
に異ならしめることが可能となり、これにより本発明の
薄膜トランジスタを容易に得ることができる。
トの差を利用することで、容易に絶縁膜の膜厚を局部的
に異ならしめることが可能となり、これにより本発明の
薄膜トランジスタを容易に得ることができる。
【図１】本発明の一実施例における薄膜トランジスタの
概略断面図である。
概略断面図である。
【図２】本発明の一実施例における薄膜トランジスタの
製造プロセスを示す図である。
製造プロセスを示す図である。
【図３】横軸にゲート電圧，縦軸にソース・ドレイン電
流をとり、薄膜トランジスタの電圧−電流特性を示す図
である。
流をとり、薄膜トランジスタの電圧−電流特性を示す図
である。
【図４】横軸にドレイン電圧，縦軸にドレイン電流をと
り、薄膜トランジスタのドレイン耐圧を示す図である。
り、薄膜トランジスタのドレイン耐圧を示す図である。
【図５】横軸に不純物濃度，縦軸に酸化膜厚をとり、６
５０℃で熱酸化を行った場合の酸化膜厚の不純物濃度依
存性を示す図である。
５０℃で熱酸化を行った場合の酸化膜厚の不純物濃度依
存性を示す図である。
(1) …薄膜トランジスタ (35)…シリコン酸化膜 (21)…活性層 (71)…ソース電極 (81)…ドレイン電極 (91)…ゲート電極
フロントページの続き (72)発明者 正木 裕一 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 中園 卓志 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内
Claims (2)
- 【請求項１】 絶縁基板と、この絶縁基板上に設置され
る不純物が添加されて成るソース領域、ドレイン領域を
有する多結晶シリコン膜と、この多結晶シリコン膜上に
設置される絶縁膜と、この絶縁膜上に設置されるゲート
電極と、前記ソース領域に接続されるソース電極、ドレ
イン領域に接続されるドレイン電極とを備えた薄膜トラ
ンジスタにおいて、前記絶縁膜の膜厚はソース領域，ド
レイン領域近傍で厚膜となっていることを特徴とした薄
膜トランジスタ。 - 【請求項２】 薄膜トランジスタの製造方法において、
不純物濃度差を有する膜を設置する工程と、前記膜を酸
化処理する工程とによってゲート電極と活性層との間の
絶縁膜を形成することを特徴とする薄膜トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25962092A JPH05198808A (ja) | 1991-11-22 | 1992-09-29 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-307503 | 1991-11-22 | ||
| JP30750391 | 1991-11-22 | ||
| JP25962092A JPH05198808A (ja) | 1991-11-22 | 1992-09-29 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05198808A true JPH05198808A (ja) | 1993-08-06 |
Family
ID=26544210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25962092A Pending JPH05198808A (ja) | 1991-11-22 | 1992-09-29 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05198808A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990005811A (ko) * | 1997-06-30 | 1999-01-25 | 김영환 | Fet의 게이트 산화막 형성방법 |
-
1992
- 1992-09-29 JP JP25962092A patent/JPH05198808A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990005811A (ko) * | 1997-06-30 | 1999-01-25 | 김영환 | Fet의 게이트 산화막 형성방법 |
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