JPH05189563A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH05189563A JPH05189563A JP4002630A JP263092A JPH05189563A JP H05189563 A JPH05189563 A JP H05189563A JP 4002630 A JP4002630 A JP 4002630A JP 263092 A JP263092 A JP 263092A JP H05189563 A JPH05189563 A JP H05189563A
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- JP
- Japan
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- memory
- processing
- image
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- line
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Abstract
(57)【要約】
【目的】原稿画像データを格納する２値画像メモリを有
する画像処理装置において画像処理の前処理である黒画
素集合体の位置と大きさを求める処理（ラベリング処
理）の高速化を図る。 【構成】従来の２値画像メモリ、ワークメモリ、ＣＰＵ
などの論理部により構成される画像処理装置に、ロジッ
ク部３〜７，11，12と３個の新たなメモリ８〜９からな
るラベリング処理専用回路を付加し、注目する画素に連
結する周囲の画素の状態に応じてアルゴリズム処理を行
うことにより、ラベリング処理に要する時間を減少さ
せ、高速な画像処理装置を実現する。
する画像処理装置において画像処理の前処理である黒画
素集合体の位置と大きさを求める処理（ラベリング処
理）の高速化を図る。 【構成】従来の２値画像メモリ、ワークメモリ、ＣＰＵ
などの論理部により構成される画像処理装置に、ロジッ
ク部３〜７，11，12と３個の新たなメモリ８〜９からな
るラベリング処理専用回路を付加し、注目する画素に連
結する周囲の画素の状態に応じてアルゴリズム処理を行
うことにより、ラベリング処理に要する時間を減少さ
せ、高速な画像処理装置を実現する。
Description
【０００１】
【産業上の利用分野】本発明は、文字認識装置などの原
稿画像を２値化して読み込み、読み込んだ画像をメモリ
に記憶し、記憶した画像データを基に画像処理を行う画
像処理装置に関するものである。
稿画像を２値化して読み込み、読み込んだ画像をメモリ
に記憶し、記憶した画像データを基に画像処理を行う画
像処理装置に関するものである。
【０００２】
【従来の技術】従来の画像処理装置は、２値化された画
像データを格納した画像メモリを、ＣＰＵなどが直接ア
クセスしてラベリング処理（画像処理の前処理である黒
画素集合体の位置と大きさを求める処理）を行うか、ソ
ウトウェアロジックをそのままハードウェア化するかし
ているので、画像メモリ、ワークメモリなどのアクセス
に膨大な時間がかかっていた。
像データを格納した画像メモリを、ＣＰＵなどが直接ア
クセスしてラベリング処理（画像処理の前処理である黒
画素集合体の位置と大きさを求める処理）を行うか、ソ
ウトウェアロジックをそのままハードウェア化するかし
ているので、画像メモリ、ワークメモリなどのアクセス
に膨大な時間がかかっていた。
【０００３】
【発明が解決しようとする課題】上記の従来の画像処理
装置のように、ＣＰＵがラベリング処理を行うと処理時
間が膨大になり、高速な画像処理装置を実現する妨げと
なる。
装置のように、ＣＰＵがラベリング処理を行うと処理時
間が膨大になり、高速な画像処理装置を実現する妨げと
なる。
【０００４】本発明は上記問題を解決するもので、メモ
リアクセス回数が最小となるアルゴリズムを考案し、ラ
ベリング処理の高速化を実現することができる画像処理
装置を提供することを目的とするものである。
リアクセス回数が最小となるアルゴリズムを考案し、ラ
ベリング処理の高速化を実現することができる画像処理
装置を提供することを目的とするものである。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明の画像処理装置は、２値化された画像データ
を格納する画像メモリ内における黒ビットの水平ライン
の先頭からの番号をラベル番号として格納するラインメ
モリと、上記画像メモリ内において、連結する黒画素を
囲む集合体の座標情報を格納するラベルメモリと、上記
ラインメモリのデータのであるラベル番号から上記ラベ
ルメモリのアドレスを求めるテーブルメモリと、さら
に、注目する画素に連結する周囲の画素の状態に応じ、
各メモリに対するアクセスを独立して並列処理で行うこ
とができるアルゴリズムを採用したロジック部を設け、
これら３つの新しいメモリとロジック部によりラベリン
グ処理専用回路を構成して付加したものである。
に、本発明の画像処理装置は、２値化された画像データ
を格納する画像メモリ内における黒ビットの水平ライン
の先頭からの番号をラベル番号として格納するラインメ
モリと、上記画像メモリ内において、連結する黒画素を
囲む集合体の座標情報を格納するラベルメモリと、上記
ラインメモリのデータのであるラベル番号から上記ラベ
ルメモリのアドレスを求めるテーブルメモリと、さら
に、注目する画素に連結する周囲の画素の状態に応じ、
各メモリに対するアクセスを独立して並列処理で行うこ
とができるアルゴリズムを採用したロジック部を設け、
これら３つの新しいメモリとロジック部によりラベリン
グ処理専用回路を構成して付加したものである。
【０００６】
【作用】上記構成により、注目する画素に連結する周囲
の画像の状態に応じて、最適なアルゴリズムを採用で
き、従来ＣＰＵにより行われていたラベリング処理の時
間が短縮され、高速な画像処理装置を実現できる。
の画像の状態に応じて、最適なアルゴリズムを採用で
き、従来ＣＰＵにより行われていたラベリング処理の時
間が短縮され、高速な画像処理装置を実現できる。
【０００７】
【実施例】以下本発明の一実施例を図面に基づいて説明
する。図１は本発明の一実施例の画像処理装置における
ラベリング処理回路のブロック図である。図１におい
て、１は２値化した画像を蓄える画像メモリ、２は画像
メモリ１より処理に必要な画像データをたとえば水平方
向の１ワードづつ取り出すＤＭＡコントローラ、３は後
述の処理手順別にメモリのアクセスをコントロールする
タイミングコントロール部、４は画像データのパターン
により６種類の処理手順に分類するパターン分類部、５
は後述のラインメモリ８により読み出されたデータ（黒
ビットのラベル番号）を数個蓄えるバッファ部、６は後
述のテーブルメモリ９より読み出されたデータ（後述の
ラベルメモリ10のアドレス）を一時蓄えるラッチ部、７
は画素を画像上のＸ，Ｙ座標で表したときに処理する画
素の座標を表すＸ，Ｙ座標カウンタ、12は１ライン分の
黒ビットにラベル番号を付けるためのラインカウンタで
ある。ここでラベル番号とは黒画素全てが持つ番号で、
自分が１ライン上の左から何番目の黒画素に属している
かを示す番号である。
する。図１は本発明の一実施例の画像処理装置における
ラベリング処理回路のブロック図である。図１におい
て、１は２値化した画像を蓄える画像メモリ、２は画像
メモリ１より処理に必要な画像データをたとえば水平方
向の１ワードづつ取り出すＤＭＡコントローラ、３は後
述の処理手順別にメモリのアクセスをコントロールする
タイミングコントロール部、４は画像データのパターン
により６種類の処理手順に分類するパターン分類部、５
は後述のラインメモリ８により読み出されたデータ（黒
ビットのラベル番号）を数個蓄えるバッファ部、６は後
述のテーブルメモリ９より読み出されたデータ（後述の
ラベルメモリ10のアドレス）を一時蓄えるラッチ部、７
は画素を画像上のＸ，Ｙ座標で表したときに処理する画
素の座標を表すＸ，Ｙ座標カウンタ、12は１ライン分の
黒ビットにラベル番号を付けるためのラインカウンタで
ある。ここでラベル番号とは黒画素全てが持つ番号で、
自分が１ライン上の左から何番目の黒画素に属している
かを示す番号である。
【０００８】８は２ライン分のラベル番号を保持するラ
インメモリ、９はラインメモリ８のラベル番号と後述の
ラベルメモリ10のアドレスを対応づけるテーブルメモ
リ、10はラベル番号に対応するアドレスに黒画素集合体
の座標情報を蓄えるラベルメモリ、11はラベルメモリ10
にデータとして蓄えられた黒画素集合体の座標情報と
Ｘ，Ｙ座標カウンタ７の値およびラベルメモリ10に蓄え
られたデータ同士を比較する比較器である。また、図１
で太線はデータおよびアドレスの流れを示し、細線はタ
イミングコントロール部の３の流れを示す。
インメモリ、９はラインメモリ８のラベル番号と後述の
ラベルメモリ10のアドレスを対応づけるテーブルメモ
リ、10はラベル番号に対応するアドレスに黒画素集合体
の座標情報を蓄えるラベルメモリ、11はラベルメモリ10
にデータとして蓄えられた黒画素集合体の座標情報と
Ｘ，Ｙ座標カウンタ７の値およびラベルメモリ10に蓄え
られたデータ同士を比較する比較器である。また、図１
で太線はデータおよびアドレスの流れを示し、細線はタ
イミングコントロール部の３の流れを示す。
【０００９】次に、図１における各ブロックの動作を実
施例の処理に沿って説明する。画像メモリ１にはすでに
２値化した画像が原稿の左上点から水平方向に順次格納
されているとする。ＣＰＵからの画像の所定範囲の処理
エリアの指定を受けると、ＤＭＡコントローラ２は処理
エリアの左上点を含む水平方向の所定ビット数よりなる
１ワードとその上方に位置する１ワードを読み出し、パ
ターン分類部４に入力する。ＤＭＡコントローラ２の動
作はタイミングコントロール部３の指示により上下の位
置関係にある２ワードを順次パターン分類部に入力す
る。この際、処理エリアの境界にまたがるワードデータ
は処理エリア外のビットを白にしてパターン分類部４に
入力される。
施例の処理に沿って説明する。画像メモリ１にはすでに
２値化した画像が原稿の左上点から水平方向に順次格納
されているとする。ＣＰＵからの画像の所定範囲の処理
エリアの指定を受けると、ＤＭＡコントローラ２は処理
エリアの左上点を含む水平方向の所定ビット数よりなる
１ワードとその上方に位置する１ワードを読み出し、パ
ターン分類部４に入力する。ＤＭＡコントローラ２の動
作はタイミングコントロール部３の指示により上下の位
置関係にある２ワードを順次パターン分類部に入力す
る。この際、処理エリアの境界にまたがるワードデータ
は処理エリア外のビットを白にしてパターン分類部４に
入力される。
【００１０】パターン分類部４は図２(a) に示すような
現処理ラインに含まれる現処理ビットと前処理ビット、
および前処理ラインに含まれて現処理ビットに接触する
左上、上、右上に位置する３つのビットからなる５ビッ
トのマトリックスを用い、その画素パターンを図２(b)
に示すような６つの処理手順の１つに分類する。この
際、画像の左上点を（１，１）として水平方向にＸ座
標、垂直方向にＹ座標をとるＸ，Ｙ座標系を考えると、
処理ビットは処理エリアのＸ，Ｙ最小値（Ｘmin ，Ｙ
min ）から始まり水平方向に１ビット単位で移動する。
（Ｘmax ，Ｙmin ）の処理が終わると処理ビットは（Ｘ
min ，Ｙmin+1 ）に移り、以後（Ｘmax ，Ｙma x ）まで
処理エリアの全てのビットを処理する。処理ビットを含
む５ビットのパターンは32通りできるが、処理ビットの
白黒により処理が大きく異なるため、図２(c) において
は、処理ビットが黒の場合だけを分類して16通りにして
いる。
現処理ラインに含まれる現処理ビットと前処理ビット、
および前処理ラインに含まれて現処理ビットに接触する
左上、上、右上に位置する３つのビットからなる５ビッ
トのマトリックスを用い、その画素パターンを図２(b)
に示すような６つの処理手順の１つに分類する。この
際、画像の左上点を（１，１）として水平方向にＸ座
標、垂直方向にＹ座標をとるＸ，Ｙ座標系を考えると、
処理ビットは処理エリアのＸ，Ｙ最小値（Ｘmin ，Ｙ
min ）から始まり水平方向に１ビット単位で移動する。
（Ｘmax ，Ｙmin ）の処理が終わると処理ビットは（Ｘ
min ，Ｙmin+1 ）に移り、以後（Ｘmax ，Ｙma x ）まで
処理エリアの全てのビットを処理する。処理ビットを含
む５ビットのパターンは32通りできるが、処理ビットの
白黒により処理が大きく異なるため、図２(c) において
は、処理ビットが黒の場合だけを分類して16通りにして
いる。
【００１１】次に分類方法について説明する。この回路
の目的は高速にラベリング処理を行うことなので、必要
なメモリ８，９，10のアクセス回数によって分離する。
まず各メモリ８，９，10について、どのような処理が必
要かを説明する。ラインメモリ８は処理ビットを含むラ
インとその上方位置のラインの２ライン分の黒ビットの
ラベル番号を保存するので、ラインメモリ８は上ライン
メモリと下ラインメモリの２つで構成される。パターン
分類部４での図２(a) のようなマトリックスにおいて、
右上のビットが黒ならそのビットのラベル番号をライン
メモリ８から出し取り、バッファ部５に入力する。ま
た、処理ビットが黒ならラインカウンタ12の値をラベル
番号として入力する。そして１ラインの処理が終了する
毎に上下のラインメモリが入れ替わる。ラインメモリ８
のアドレスはＸ座標、データはラベル番号の構成であ
る。このラインメモリ８の役割は処理ビットと接触する
上ラインメモリの黒ビットのラベル番号を知ることであ
り、ラインメモリ８に対するアクセスを限定できるとと
もに、このライン番号のＸ座標を処理ビットのＸ座標と
比較して、後述のように黒画素集合体のＸ値の最大、最
小を決定するためなどの分類別による処理に使用され
る。
の目的は高速にラベリング処理を行うことなので、必要
なメモリ８，９，10のアクセス回数によって分離する。
まず各メモリ８，９，10について、どのような処理が必
要かを説明する。ラインメモリ８は処理ビットを含むラ
インとその上方位置のラインの２ライン分の黒ビットの
ラベル番号を保存するので、ラインメモリ８は上ライン
メモリと下ラインメモリの２つで構成される。パターン
分類部４での図２(a) のようなマトリックスにおいて、
右上のビットが黒ならそのビットのラベル番号をライン
メモリ８から出し取り、バッファ部５に入力する。ま
た、処理ビットが黒ならラインカウンタ12の値をラベル
番号として入力する。そして１ラインの処理が終了する
毎に上下のラインメモリが入れ替わる。ラインメモリ８
のアドレスはＸ座標、データはラベル番号の構成であ
る。このラインメモリ８の役割は処理ビットと接触する
上ラインメモリの黒ビットのラベル番号を知ることであ
り、ラインメモリ８に対するアクセスを限定できるとと
もに、このライン番号のＸ座標を処理ビットのＸ座標と
比較して、後述のように黒画素集合体のＸ値の最大、最
小を決定するためなどの分類別による処理に使用され
る。
【００１２】次にテーブルメモリ９はラベル番号とラベ
ルメモリ10のアドレスを対応付けて、アドレスにラベル
番号、データにラベルメモリ10のアドレスが格納されて
いるので、バッファ部５より取り出されたラベル番号か
らラベルメモリ10のアドレスが求められる。このテーブ
ルメモリ９に格納されているラベルメモリ10のアドレス
はラベル番号の黒画素が属する黒画素集合体の座標情報
の位置を示している。またテーブルメモリ９はラインメ
モリ８と対応しているので、上テーブルメモリと下テー
ブルメモリの２つのメモリを持っている。
ルメモリ10のアドレスを対応付けて、アドレスにラベル
番号、データにラベルメモリ10のアドレスが格納されて
いるので、バッファ部５より取り出されたラベル番号か
らラベルメモリ10のアドレスが求められる。このテーブ
ルメモリ９に格納されているラベルメモリ10のアドレス
はラベル番号の黒画素が属する黒画素集合体の座標情報
の位置を示している。またテーブルメモリ９はラインメ
モリ８と対応しているので、上テーブルメモリと下テー
ブルメモリの２つのメモリを持っている。
【００１３】次に分類別による処理について説明する。
図２(b) における分類２および分類３は、図２(c) の
(2) および(4)(5)(11)のように、処理ビットが黒画素
で、この処理ビットのＸ座標がこれに接触している黒画
素集合体のＸ座標の最小値、最大値とかかわりがある場
合で、この黒画素集合体のＸ座標の最小値、最大値を処
理ビットのＸ座標と比較し、必要ならば書き換える処理
である。また、このとき、Ｙの最大値に処理ビットのＹ
座標を上書きし、テーブルメモリ９の処理ビットのラベ
ル番号に読み出したラベルメモリ10のアドレスを入力す
る。各メモリに対するアクセス順はまずバッファ部５よ
りラベル番号を取り出し、それをアドレスにしてテーブ
ルメモリ９よりラベルメモリ10のアドレス読み出し、ラ
ッチ部６に記憶する。このアドレスを用いてラベルメモ
リ10から黒画素集合体の座標情報のデータを取り出し比
較器11に入力する。比較器11はこれをＸ，Ｙ座標カウン
タ７のＸ座標出力と比較し、処理ビットのＸ座標が最小
値または最大値となるときはラベルメモリ10のデータを
書き換える処理を行う。
図２(b) における分類２および分類３は、図２(c) の
(2) および(4)(5)(11)のように、処理ビットが黒画素
で、この処理ビットのＸ座標がこれに接触している黒画
素集合体のＸ座標の最小値、最大値とかかわりがある場
合で、この黒画素集合体のＸ座標の最小値、最大値を処
理ビットのＸ座標と比較し、必要ならば書き換える処理
である。また、このとき、Ｙの最大値に処理ビットのＹ
座標を上書きし、テーブルメモリ９の処理ビットのラベ
ル番号に読み出したラベルメモリ10のアドレスを入力す
る。各メモリに対するアクセス順はまずバッファ部５よ
りラベル番号を取り出し、それをアドレスにしてテーブ
ルメモリ９よりラベルメモリ10のアドレス読み出し、ラ
ッチ部６に記憶する。このアドレスを用いてラベルメモ
リ10から黒画素集合体の座標情報のデータを取り出し比
較器11に入力する。比較器11はこれをＸ，Ｙ座標カウン
タ７のＸ座標出力と比較し、処理ビットのＸ座標が最小
値または最大値となるときはラベルメモリ10のデータを
書き換える処理を行う。
【００１４】図２(b) における分類４は、図２(c) の
(3)(6)(9)(12) のように、処理ビットが黒画素で、その
上方位置のビットが黒なら、上記のようにラベルメモリ
10のアドレスを求め、Ｘ，Ｙ座標カウンタ７のＹ座標出
力を単純にラベルメモリ10のＹ最大値に上書きする処理
である。
(3)(6)(9)(12) のように、処理ビットが黒画素で、その
上方位置のビットが黒なら、上記のようにラベルメモリ
10のアドレスを求め、Ｘ，Ｙ座標カウンタ７のＹ座標出
力を単純にラベルメモリ10のＹ最大値に上書きする処理
である。
【００１５】図２(b) における分類５は、図２(c) の
(1) のように、処理ビットのみが黒画素の場合、新ラベ
ル作成の処理を行い、新アドレスのＸ，Ｙの最大値およ
び最小値の格納部にＸ，Ｙ座標カウンタ12のＸ，Ｙ座標
出力を入力し、テーブルメモリ９にラベルメモリ10の新
アドレスの値を入力する。
(1) のように、処理ビットのみが黒画素の場合、新ラベ
ル作成の処理を行い、新アドレスのＸ，Ｙの最大値およ
び最小値の格納部にＸ，Ｙ座標カウンタ12のＸ，Ｙ座標
出力を入力し、テーブルメモリ９にラベルメモリ10の新
アドレスの値を入力する。
【００１６】図２(b) における分類１は、図２(c) の(1
0)(13)(15)(16)のように、処理ビットが黒画素で、その
上方位置および左横位置のビットが黒なら、上記分類２
〜５と後述の分類６の処理は必要ないので、ラインメモ
リ８の処理ビットに対するアクセス以外はメモリアクセ
スが必要ないものである。
0)(13)(15)(16)のように、処理ビットが黒画素で、その
上方位置および左横位置のビットが黒なら、上記分類２
〜５と後述の分類６の処理は必要ないので、ラインメモ
リ８の処理ビットに対するアクセス以外はメモリアクセ
スが必要ないものである。
【００１７】図２(b) における分類６は、図２(c) の
(7)(8)(14)のように、処理ビットが黒画素で、これを介
して２つの黒画素集合体が接触するため、ラベルメモリ
10に格納されている２つの黒画素集合体の情報を１つに
まとめる処理であり、上記のように、ラインメモリ８、
テーブルメモリ９にアクセスすることにより、ラベルメ
モリ10から２つの黒画素集合体のデータを取り出して比
較器11に入力し、比較器11でこれらのＸ最小値、Ｘ最大
値、Ｙ最小値をそれぞれ比較し、より小さい値、より大
きい値をラベルメモリ10に上書き、Ｙ最大値にはＸ，Ｙ
座標カウンタ７のＹ座標出力を上書きし、テーブルメモ
リ10の２つのデータを１つに統合する。
(7)(8)(14)のように、処理ビットが黒画素で、これを介
して２つの黒画素集合体が接触するため、ラベルメモリ
10に格納されている２つの黒画素集合体の情報を１つに
まとめる処理であり、上記のように、ラインメモリ８、
テーブルメモリ９にアクセスすることにより、ラベルメ
モリ10から２つの黒画素集合体のデータを取り出して比
較器11に入力し、比較器11でこれらのＸ最小値、Ｘ最大
値、Ｙ最小値をそれぞれ比較し、より小さい値、より大
きい値をラベルメモリ10に上書き、Ｙ最大値にはＸ，Ｙ
座標カウンタ７のＹ座標出力を上書きし、テーブルメモ
リ10の２つのデータを１つに統合する。
【００１８】以上の６つの分類処理を、ラインメモリ
８、テーブルメモリ９、ラベルメモリ10に対し、タイミ
ングコントロール部３、パターン分類部４、バッファ部
５、ラッチ部６、Ｘ，Ｙ座標カウンタ７、ラインカウン
タ12、比較器11からなるジック部を用いてアルゴリズム
処理することにより、処理エリアの全ての黒画素集合体
の座標情報が得られる。したがって、これら３つの新し
いメモリとロジック部よりなるラベリング処理専用回路
を付加することにより、各メモリへのアクセスは各ビッ
トパターンでの最小のアクセス回数にできるとともに、
各メモリを独立して同時に並列アクセスできるので、ア
クセス時間を従来より短縮できる。
８、テーブルメモリ９、ラベルメモリ10に対し、タイミ
ングコントロール部３、パターン分類部４、バッファ部
５、ラッチ部６、Ｘ，Ｙ座標カウンタ７、ラインカウン
タ12、比較器11からなるジック部を用いてアルゴリズム
処理することにより、処理エリアの全ての黒画素集合体
の座標情報が得られる。したがって、これら３つの新し
いメモリとロジック部よりなるラベリング処理専用回路
を付加することにより、各メモリへのアクセスは各ビッ
トパターンでの最小のアクセス回数にできるとともに、
各メモリを独立して同時に並列アクセスできるので、ア
クセス時間を従来より短縮できる。
【００１９】
【発明の効果】以上のように本発明によれば、ロジック
部と３個の新たなメモリからなるラベリング処理専用回
路を設け、注目する画素に連結する周囲の画素の状態に
応じてアルゴリズム処理を行うことにより、各メモリへ
のアクセスは各ビットパターンでは最小のアクセス回数
にできるものであり、かつ各メモリを独立して同時に並
列アクセスできるため、アクセス時間を従来より短縮で
きて、高速な画像処理が可能となる。
部と３個の新たなメモリからなるラベリング処理専用回
路を設け、注目する画素に連結する周囲の画素の状態に
応じてアルゴリズム処理を行うことにより、各メモリへ
のアクセスは各ビットパターンでは最小のアクセス回数
にできるものであり、かつ各メモリを独立して同時に並
列アクセスできるため、アクセス時間を従来より短縮で
きて、高速な画像処理が可能となる。
【図１】本発明の一実施例の画像処理装置におけるラベ
リング処理回路のブロック図である。
リング処理回路のブロック図である。
【図２】同ラベリング処理回路における５ビットマトリ
ックスによるパターン分類を説明する図である。
ックスによるパターン分類を説明する図である。
１ 画像メモリ ２ ＤＭＡコントローラ ３ タイミングコントロール部 ４ パターン分類部 ５ バッファ部 ６ ラッチ部 ７ Ｘ，Ｙ座標カウンタ ８ ラインメモリ ９ テーブルメモリ 10 ラベルメモリ 11 比較器 12 ラインカウンタ
Claims (1)
- 【請求項１】 ２値化された画像データを格納する画像
メモリ内における黒ビットの水平ラインの先頭からの番
号をラベル番号として格納するラインメモリと、上記画
像メモリ内において、連結する黒画素を囲む集合体の座
標情報を格納するラベルメモリと、上記ラインメモリの
データのラベル番号から上記ラベルメモリのアドレスを
求めるテーブルメモリと、注目する画素に連結する周囲
の画素の状態に応じ、各メモリに対するアクセスを並列
処理で行うロジック部とからなるラベリング処理専用回
路を設けたことを特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4002630A JPH05189563A (ja) | 1992-01-10 | 1992-01-10 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4002630A JPH05189563A (ja) | 1992-01-10 | 1992-01-10 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05189563A true JPH05189563A (ja) | 1993-07-30 |
Family
ID=11534717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4002630A Pending JPH05189563A (ja) | 1992-01-10 | 1992-01-10 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05189563A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007122594A (ja) * | 2005-10-31 | 2007-05-17 | Denso Corp | 画像処理装置 |
| JP2008225739A (ja) * | 2007-03-12 | 2008-09-25 | Mitsubishi Electric Corp | 特徴量計測方法および特徴量計測装置 |
| JP2009176083A (ja) * | 2008-01-25 | 2009-08-06 | Nec Engineering Ltd | スタートラッカ用ノイズ除去／グルーピング回路 |
-
1992
- 1992-01-10 JP JP4002630A patent/JPH05189563A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007122594A (ja) * | 2005-10-31 | 2007-05-17 | Denso Corp | 画像処理装置 |
| JP2008225739A (ja) * | 2007-03-12 | 2008-09-25 | Mitsubishi Electric Corp | 特徴量計測方法および特徴量計測装置 |
| JP2009176083A (ja) * | 2008-01-25 | 2009-08-06 | Nec Engineering Ltd | スタートラッカ用ノイズ除去／グルーピング回路 |
| JP4743903B2 (ja) * | 2008-01-25 | 2011-08-10 | Ｎｅｃエンジニアリング株式会社 | スタートラッカ用ノイズ除去／グルーピング回路 |
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