JPH05181810A - Ｃｐｕ間での共通データ管理方式 - Google Patents
Ｃｐｕ間での共通データ管理方式Info
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- JPH05181810A JPH05181810A JP30994591A JP30994591A JPH05181810A JP H05181810 A JPH05181810 A JP H05181810A JP 30994591 A JP30994591 A JP 30994591A JP 30994591 A JP30994591 A JP 30994591A JP H05181810 A JPH05181810 A JP H05181810A
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- common
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Abstract
(57)【要約】
【目的】 本発明は、各々所定の機能を実現する複数の
ＣＰＵを一つの装置内に持つものにおいて、それらのＣ
ＰＵが動作するために共通的に使用する共通データを管
理するＣＰＵ間での共通データ管理方式に関するもので
あり、ＣＰＵ間データ通信やリカバリー処理を用いるこ
となく、複数のＣＰＵが使用する共通データの管理を信
頼性、保全性よく効率的に行えるようにすることを目的
とするものである。 【構成】 複数の中央処理ユニット４、５・・・と、こ
れら複数の中央処理ユニット４、５・・・の何れからも
アクセスすることができる共通メモリ６であってそれら
複数の中央処理ユニット４、５・・・が動作するために
お互いに必要な管理情報を共通データとして蓄積するも
のとを備え、各中央処理ユニット４、５・・・が共通メ
モリ６の共通データをそれぞれ更新・参照・処理するこ
とで、共通データを各中央処理ユニット間で一元化した
ものである。
ＣＰＵを一つの装置内に持つものにおいて、それらのＣ
ＰＵが動作するために共通的に使用する共通データを管
理するＣＰＵ間での共通データ管理方式に関するもので
あり、ＣＰＵ間データ通信やリカバリー処理を用いるこ
となく、複数のＣＰＵが使用する共通データの管理を信
頼性、保全性よく効率的に行えるようにすることを目的
とするものである。 【構成】 複数の中央処理ユニット４、５・・・と、こ
れら複数の中央処理ユニット４、５・・・の何れからも
アクセスすることができる共通メモリ６であってそれら
複数の中央処理ユニット４、５・・・が動作するために
お互いに必要な管理情報を共通データとして蓄積するも
のとを備え、各中央処理ユニット４、５・・・が共通メ
モリ６の共通データをそれぞれ更新・参照・処理するこ
とで、共通データを各中央処理ユニット間で一元化した
ものである。
Description
【０００１】
【産業上の利用分野】本発明は、各々所定の機能を実現
する複数のＣＰＵを一つの装置内に持つものにおいて、
それらのＣＰＵが動作するために共通的に使用する共通
データを管理するＣＰＵ間での共通データ管理方式に関
するものである。
する複数のＣＰＵを一つの装置内に持つものにおいて、
それらのＣＰＵが動作するために共通的に使用する共通
データを管理するＣＰＵ間での共通データ管理方式に関
するものである。
【０００２】装置が多機能になって複数のＣＰＵを用い
て各機能を実現して装置を構成するようになると、ある
ＣＰＵがその管理下に入力または生成するデータに基づ
いて他のＣＰＵが動作するといったことが要求されるよ
うになる。このため、これら複数のＣＰＵが共通データ
として共通的に使用する管理データを効率的にまた高信
頼に管理できることが必要となる。
て各機能を実現して装置を構成するようになると、ある
ＣＰＵがその管理下に入力または生成するデータに基づ
いて他のＣＰＵが動作するといったことが要求されるよ
うになる。このため、これら複数のＣＰＵが共通データ
として共通的に使用する管理データを効率的にまた高信
頼に管理できることが必要となる。
【０００３】
【従来の技術】複数のＣＰＵ間にまたがる共通データを
管理する従来の管理方式が図５を参照して以下に説明さ
れる。図中、１’と２’はそれぞれの機能を果たすＣＰ
Ｕ部であり、ＣＰＵ部１’は入出力装置との間でのデー
タの送受をインタフェースするハード・ソフトインタフ
ェース用のインタフェースＲＡＭ１１、ＣＰＵが使用す
る共通の管理データを登録する管理テーブル１２、対Ｃ
ＰＵ間のデータ転送に用いる送受信ＲＡＭ１３等を含み
構成され、ＣＰＵ部２’は同様のインタフェースＲＡＭ
２１、管理テーブル２２、送受信ＲＡＭ２３等を含み構
成される。ここで管理テーブル１２と２２に登録される
管理データは内容が同じになるよう制御される。
管理する従来の管理方式が図５を参照して以下に説明さ
れる。図中、１’と２’はそれぞれの機能を果たすＣＰ
Ｕ部であり、ＣＰＵ部１’は入出力装置との間でのデー
タの送受をインタフェースするハード・ソフトインタフ
ェース用のインタフェースＲＡＭ１１、ＣＰＵが使用す
る共通の管理データを登録する管理テーブル１２、対Ｃ
ＰＵ間のデータ転送に用いる送受信ＲＡＭ１３等を含み
構成され、ＣＰＵ部２’は同様のインタフェースＲＡＭ
２１、管理テーブル２２、送受信ＲＡＭ２３等を含み構
成される。ここで管理テーブル１２と２２に登録される
管理データは内容が同じになるよう制御される。
【０００４】この装置では、ＣＰＵ部１’において、イ
ンタフェースＲＡＭ１１から得たデータを処理して管理
データを作成して管理テーブル１２に登録する。ＣＰＵ
部１’はこの管理テーブル１２の管理データに基づい
て、出力装置への出力データを作成してインタフェース
ＲＡＭ１１に送る出力データ処理や、ＣＰＵ部２’側へ
転送する転送データを作成して送受信ＲＡＭ１３に送る
データ送信処理等を行う。ＣＰＵ部２’においても同様
な処理が行われている。ＣＰＵ部１’とＣＰＵ部２’間
ではＣＰＵ間データ通信によりデータ転送を行ってお
り、何れかのＣＰＵ部で管理テーブルの内容に変化があ
った場合にはその変更内容をＣＰＵ間データ通信で互い
に通知して両管理テーブル１２、２２の内容を一致させ
るようにしている。
ンタフェースＲＡＭ１１から得たデータを処理して管理
データを作成して管理テーブル１２に登録する。ＣＰＵ
部１’はこの管理テーブル１２の管理データに基づい
て、出力装置への出力データを作成してインタフェース
ＲＡＭ１１に送る出力データ処理や、ＣＰＵ部２’側へ
転送する転送データを作成して送受信ＲＡＭ１３に送る
データ送信処理等を行う。ＣＰＵ部２’においても同様
な処理が行われている。ＣＰＵ部１’とＣＰＵ部２’間
ではＣＰＵ間データ通信によりデータ転送を行ってお
り、何れかのＣＰＵ部で管理テーブルの内容に変化があ
った場合にはその変更内容をＣＰＵ間データ通信で互い
に通知して両管理テーブル１２、２２の内容を一致させ
るようにしている。
【０００５】
【発明が解決しようとする課題】従来の共通データ管理
方式では、ＣＰＵ間でＣＰＵ間データ通信を用いてデー
タのやり取りをしているため、内部管理テーブル用のＲ
ＡＭのほかデータ転送のための送受信ＲＡＭが必要とな
り、一方のＣＰＵの管理テーブルのデータを相手側ＣＰ
Ｕに送るにはこの送受信用ＲＡＭにデータを一旦転送し
てから送受信用ＲＡＭ経由で相手側にデータ転送するこ
とになる。このためその転送には時間がかかり制御も複
雑化する。
方式では、ＣＰＵ間でＣＰＵ間データ通信を用いてデー
タのやり取りをしているため、内部管理テーブル用のＲ
ＡＭのほかデータ転送のための送受信ＲＡＭが必要とな
り、一方のＣＰＵの管理テーブルのデータを相手側ＣＰ
Ｕに送るにはこの送受信用ＲＡＭにデータを一旦転送し
てから送受信用ＲＡＭ経由で相手側にデータ転送するこ
とになる。このためその転送には時間がかかり制御も複
雑化する。
【０００６】またＣＰＵ間でのデータ転送にあたって
は、ＣＰＵ間データ通信時に転送データが破壊されたり
紛失したりする通信エラーが発生する可能性がある。こ
の場合、通信エラーに対してリカバリー処理（データの
再送やデータ内容の同一性を確認するＣＰＵ間共通デー
タ情報合わせなどが含まれる）を行う必要がある。した
がってＣＰＵ間のデータ転送時の制御手順やその異状時
のリカバリー処理を行う分だけ制御が複雑化し、その設
計にも手間がかかることになる。
は、ＣＰＵ間データ通信時に転送データが破壊されたり
紛失したりする通信エラーが発生する可能性がある。こ
の場合、通信エラーに対してリカバリー処理（データの
再送やデータ内容の同一性を確認するＣＰＵ間共通デー
タ情報合わせなどが含まれる）を行う必要がある。した
がってＣＰＵ間のデータ転送時の制御手順やその異状時
のリカバリー処理を行う分だけ制御が複雑化し、その設
計にも手間がかかることになる。
【０００７】本発明はかかる事情に鑑みてなされたもの
であり、その目的とするところは、ＣＰＵ間データ通信
やリカバリー処理を用いることなく、複数のＣＰＵが使
用する共通データの管理を信頼性、保全性よく効率的に
行えるようにすることにある。
であり、その目的とするところは、ＣＰＵ間データ通信
やリカバリー処理を用いることなく、複数のＣＰＵが使
用する共通データの管理を信頼性、保全性よく効率的に
行えるようにすることにある。
【０００８】
【課題を解決するための手段】図１は本発明にかかる原
理説明図である。本発明にかかるＣＰＵ間での共通デー
タ管理方式は、複数の中央処理ユニット４、５・・・
と、これら複数の中央処理ユニット４、５・・・の何れ
からもアクセスすることができる共通メモリ６であって
それら複数の中央処理ユニット４、５・・・が動作する
ためにお互いに必要な管理情報を共通データとして蓄積
するものとを備え、各中央処理ユニット４、５・・・が
共通メモリ６の共通データをそれぞれ更新・参照・処理
することで、共通データを各中央処理ユニット間で一元
化したものである。
理説明図である。本発明にかかるＣＰＵ間での共通デー
タ管理方式は、複数の中央処理ユニット４、５・・・
と、これら複数の中央処理ユニット４、５・・・の何れ
からもアクセスすることができる共通メモリ６であって
それら複数の中央処理ユニット４、５・・・が動作する
ためにお互いに必要な管理情報を共通データとして蓄積
するものとを備え、各中央処理ユニット４、５・・・が
共通メモリ６の共通データをそれぞれ更新・参照・処理
することで、共通データを各中央処理ユニット間で一元
化したものである。
【０００９】上述の共通データ管理方式において、複数
の中央処理ユニット４、５・・・による共通メモリへの
アクセスの競合を調整するために、共通メモリへのアク
セス状態を表示するための競合フラグＦＬＧを設けるこ
とができる。
の中央処理ユニット４、５・・・による共通メモリへの
アクセスの競合を調整するために、共通メモリへのアク
セス状態を表示するための競合フラグＦＬＧを設けるこ
とができる。
【００１０】また上述の共通データ管理方式において、
共通メモリ６に、共通データを蓄積する共通管理データ
蓄積領域６Ａのほかに、一の中央処理ユニットと他の中
央処理ユニット間で送受信する送受信データを格納する
ための送受信データ領域６Ｂを更に設けることができる
共通メモリ６に、共通データを蓄積する共通管理データ
蓄積領域６Ａのほかに、一の中央処理ユニットと他の中
央処理ユニット間で送受信する送受信データを格納する
ための送受信データ領域６Ｂを更に設けることができる
【００１１】
【作用】各中央処理ユニット４、５・・・と、これら複
数の中央処理ユニット４、５・・・がそれぞれ共通メモ
リ６にアクセスすることで、その共通メモリ６の共通デ
ータをそれぞれ更新・参照・処理するようにする。これ
により共通データを中央処理ユニット間でデータ通信し
なくともよくなり、また共通メモリ６の共通データを、
例えば内容に変化のない時でも定期的に書き直すなどす
ることで、エラーリカバリー処理を不要にできる。
数の中央処理ユニット４、５・・・がそれぞれ共通メモ
リ６にアクセスすることで、その共通メモリ６の共通デ
ータをそれぞれ更新・参照・処理するようにする。これ
により共通データを中央処理ユニット間でデータ通信し
なくともよくなり、また共通メモリ６の共通データを、
例えば内容に変化のない時でも定期的に書き直すなどす
ることで、エラーリカバリー処理を不要にできる。
【００１２】複数の中央処理ユニット４、５・・・がそ
れぞれ共通メモリ６にアクセスできることから共通メモ
リ６への同時アクセスによりエラーが生じる可能性があ
るので、共通メモリへのアクセス状態を表示するための
競合フラグＦＬＧを設け、各中層処理ユニット４、５・
・・はこの競合フラグＦＬＧの状態を監視することで競
合を避けることができる。
れぞれ共通メモリ６にアクセスできることから共通メモ
リ６への同時アクセスによりエラーが生じる可能性があ
るので、共通メモリへのアクセス状態を表示するための
競合フラグＦＬＧを設け、各中層処理ユニット４、５・
・・はこの競合フラグＦＬＧの状態を監視することで競
合を避けることができる。
【００１３】共通メモリ６に、共通データを蓄積する共
通管理データ蓄積領域６Ａのほかに、一の中央処理ユニ
ットと他の中央処理ユニット間で送受信する送受信デー
タを格納するための送受信データ領域６Ｂを更に設ける
と、ＣＰＵ間でのデータ転送処理などもこの共通メモリ
６を利用して実現できるので、メモリを効率的に利用す
ることができる。
通管理データ蓄積領域６Ａのほかに、一の中央処理ユニ
ットと他の中央処理ユニット間で送受信する送受信デー
タを格納するための送受信データ領域６Ｂを更に設ける
と、ＣＰＵ間でのデータ転送処理などもこの共通メモリ
６を利用して実現できるので、メモリを効率的に利用す
ることができる。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図２には本発明の一実施例としてのＣＰＵ間での
共通データ管理方式による装置が示される。図中、１と
２はそれぞれ所定の機能を実現するＣＰＵ部であり、そ
れぞれ入出力装置とＣＰＵ間のハード・ソフトインタフ
ェース用のインタフェースＲＡＭ１１、２１を有する。
する。図２には本発明の一実施例としてのＣＰＵ間での
共通データ管理方式による装置が示される。図中、１と
２はそれぞれ所定の機能を実現するＣＰＵ部であり、そ
れぞれ入出力装置とＣＰＵ間のハード・ソフトインタフ
ェース用のインタフェースＲＡＭ１１、２１を有する。
【００１５】３は二つのＣＰＵ部１、２間でのデータ送
受信用のＤＰＲＡＭ（デュアルポート・ランダム・アク
セス・メモリ）であり、このＤＰＲＡＭ３はＣＰＵ部１
とＣＰＵ部２の２方路から読出し／書込みのアクセスが
可能である。ＤＰＲＡＭ３は共通管理データ領域３Ａと
送受信データ領域３Ｂを含む。共通管理データ領域３Ａ
はＣＰＵ部１と２がそれぞれその動作を行う上でお互い
に必要な共通管理データを格納する領域である。この共
通管理データ領域３Ａはどのアドレス位置にどの種類の
情報が格納されるかが予めＣＰＵ間での取決めとして固
定的に決められている。このため、必要なメモリ領域は
一般に大きい。
受信用のＤＰＲＡＭ（デュアルポート・ランダム・アク
セス・メモリ）であり、このＤＰＲＡＭ３はＣＰＵ部１
とＣＰＵ部２の２方路から読出し／書込みのアクセスが
可能である。ＤＰＲＡＭ３は共通管理データ領域３Ａと
送受信データ領域３Ｂを含む。共通管理データ領域３Ａ
はＣＰＵ部１と２がそれぞれその動作を行う上でお互い
に必要な共通管理データを格納する領域である。この共
通管理データ領域３Ａはどのアドレス位置にどの種類の
情報が格納されるかが予めＣＰＵ間での取決めとして固
定的に決められている。このため、必要なメモリ領域は
一般に大きい。
【００１６】またこの共通管理データ領域３ＡにはＣＰ
Ｕ部１と２の双方からのアクセスが競合した場合に一方
のアクセスを制止する目的でＣＰＵ部１用の競合フラグ
ＦＬＧとＣＰＵ部２用の競合フラグＦＬＧが付加さ
れている。ここで競合フラグＦＬＧ、ＦＬＧはその
内容が“００”の時にＤＰＲＡＭ３へのアクセスが可能
であることを、“０１”の時にＣＰＵ部１がアクセス中
であることを、また“０２”の時にＣＰＵ部２がアクセ
ス中であることを示す。
Ｕ部１と２の双方からのアクセスが競合した場合に一方
のアクセスを制止する目的でＣＰＵ部１用の競合フラグ
ＦＬＧとＣＰＵ部２用の競合フラグＦＬＧが付加さ
れている。ここで競合フラグＦＬＧ、ＦＬＧはその
内容が“００”の時にＤＰＲＡＭ３へのアクセスが可能
であることを、“０１”の時にＣＰＵ部１がアクセス中
であることを、また“０２”の時にＣＰＵ部２がアクセ
ス中であることを示す。
【００１７】送受信データ領域３Ｂは一方のＣＰＵ部の
処理データを他方のＣＰＵ部に転送する際にその転送デ
ータ（ＣＰＵ部の動作にお互いに必要な共通管理データ
ではない）を格納する領域である。この転送データとし
ては多種のデータが所定のフォーマットに従って送受信
されており、例えば図４にその例が示される。送受信デ
ータ領域３Ｂではどのアドレス位置にどの種類のデータ
が格納されるかが決められておらず、したがって必要な
メモリ領域を小さくできる。
処理データを他方のＣＰＵ部に転送する際にその転送デ
ータ（ＣＰＵ部の動作にお互いに必要な共通管理データ
ではない）を格納する領域である。この転送データとし
ては多種のデータが所定のフォーマットに従って送受信
されており、例えば図４にその例が示される。送受信デ
ータ領域３Ｂではどのアドレス位置にどの種類のデータ
が格納されるかが決められておらず、したがって必要な
メモリ領域を小さくできる。
【００１８】次に図３を参照して実施例方式による動作
を説明する。いまＤＰＲＡＭ３の共通管理データ領域３
Ａに共通管理データとして情報ａ、ｂ、ｃ、ｄが格納さ
れているものとする。ＣＰＵ部１、２はそれぞれの所定
周期で自己のインタフェースＲＡＭ１１、２１から管理
情報を得て、それにより共通管理データ領域３Ａの管理
情報を更新している。例えば、ＣＰＵ部１側においてイ
ンタフェースＲＡＭ１１に外部装置から管理情報ａに対
応する管理情報ａ’が入力されたものとする。ＣＰＵ部
１はこのインタフェースＲＡＭ１１に所定周期（例えば
ｔ1 ）でアクセスして管理情報ａ’を読み出し（必要で
あればそれに処理を加えて）、共通管理データ領域３Ａ
の管理情報ａのエリアに上書きする。つまり管理情報ａ
をａ’に更新する。
を説明する。いまＤＰＲＡＭ３の共通管理データ領域３
Ａに共通管理データとして情報ａ、ｂ、ｃ、ｄが格納さ
れているものとする。ＣＰＵ部１、２はそれぞれの所定
周期で自己のインタフェースＲＡＭ１１、２１から管理
情報を得て、それにより共通管理データ領域３Ａの管理
情報を更新している。例えば、ＣＰＵ部１側においてイ
ンタフェースＲＡＭ１１に外部装置から管理情報ａに対
応する管理情報ａ’が入力されたものとする。ＣＰＵ部
１はこのインタフェースＲＡＭ１１に所定周期（例えば
ｔ1 ）でアクセスして管理情報ａ’を読み出し（必要で
あればそれに処理を加えて）、共通管理データ領域３Ａ
の管理情報ａのエリアに上書きする。つまり管理情報ａ
をａ’に更新する。
【００１９】また、ＣＰＵ部１は共通管理データ領域３
Ａの管理情報ｃについて処理を加えたい場合には、共通
管理データ領域３Ａから管理情報ｃを読み出して処理を
加えて管理情報ｃ’とし、これを再び共通管理データ領
域３Ａの管理情報ｃのエリアに上書きする。よって共通
管理データ領域３Ａの管理情報ｃはｃ’に更新される。
Ａの管理情報ｃについて処理を加えたい場合には、共通
管理データ領域３Ａから管理情報ｃを読み出して処理を
加えて管理情報ｃ’とし、これを再び共通管理データ領
域３Ａの管理情報ｃのエリアに上書きする。よって共通
管理データ領域３Ａの管理情報ｃはｃ’に更新される。
【００２０】一方、今度はＣＰＵ部２側のインタフェー
スＲＡＭ２１に管理情報ｃ’に対応する管理情報ｃ”が
入力されたものとする。ＣＰＵ部２はインタフェースＲ
ＡＭ２１に所定周期（例えばｔ2 ）でアクセスして管理
情報ｃ”を読み出し、これを共通管理データ領域３Ａの
管理情報ｃ’のエリアに上書きする。つまり管理情報
ｃ’を更にｃ”に更新する。またＣＰＵ部２は管理情報
ｄを用いて動作したい時には共通管理データ領域３Ａか
らその管理情報ｄを読み出してそれに基づいた動作を行
う。
スＲＡＭ２１に管理情報ｃ’に対応する管理情報ｃ”が
入力されたものとする。ＣＰＵ部２はインタフェースＲ
ＡＭ２１に所定周期（例えばｔ2 ）でアクセスして管理
情報ｃ”を読み出し、これを共通管理データ領域３Ａの
管理情報ｃ’のエリアに上書きする。つまり管理情報
ｃ’を更にｃ”に更新する。またＣＰＵ部２は管理情報
ｄを用いて動作したい時には共通管理データ領域３Ａか
らその管理情報ｄを読み出してそれに基づいた動作を行
う。
【００２１】このように、ＣＰＵ部１とＣＰＵ部２は共
に同じ共通管理データ領域３Ａの管理情報を用いて動作
する。この共通管理データ領域３Ａの管理情報は一方の
ＣＰＵ部が更新すれば、それがそのまま他方のＣＰＵ部
でも更新された管理情報として利用できる。つまり二つ
のＣＰＵ部はリアルタイムに共通管理データを更新で
き、また参照し処理することができる。
に同じ共通管理データ領域３Ａの管理情報を用いて動作
する。この共通管理データ領域３Ａの管理情報は一方の
ＣＰＵ部が更新すれば、それがそのまま他方のＣＰＵ部
でも更新された管理情報として利用できる。つまり二つ
のＣＰＵ部はリアルタイムに共通管理データを更新で
き、また参照し処理することができる。
【００２２】このように共通管理データは、その内容に
変化がない時でも、各ＣＰＵが定期的なタイミングで上
書きすることで新たな内容に更新されており、よってデ
ータに異状が生じた場合でも特別なエラーリカバリー処
理を行わなくとも、次タイミングで再び上書きされる際
に正しい内容に修復することができる。なお、この更新
を定期的に行うのではなく共通管理データに変化があっ
た時に適宜に行うなどのようにしてもよい。
変化がない時でも、各ＣＰＵが定期的なタイミングで上
書きすることで新たな内容に更新されており、よってデ
ータに異状が生じた場合でも特別なエラーリカバリー処
理を行わなくとも、次タイミングで再び上書きされる際
に正しい内容に修復することができる。なお、この更新
を定期的に行うのではなく共通管理データに変化があっ
た時に適宜に行うなどのようにしてもよい。
【００２３】次にＤＰＲＡＭ３に対するアクセスが二つ
のＣＰＵ間で競合しないように、つまり二つのＣＰＵに
よる共通管理データ領域３Ａへの同時アクセスを避ける
よう、競合フラグで管理する方法について説明する。ま
ずＣＰＵ部１側からみた共通管理データ領域３Ａのアク
セス処理について述べる。ＣＰＵ部１は、ＣＰＵ２用の
競合フラグＦＬＧの内容をチェックしており、それが
“００”の時には、ＣＰＵ１用の競合フラグＦＬＧを
“０１”に設定する。一方、競合フラグＦＬＧが“０
２”の時には、ＤＰＲＡＭ３に対してＣＰＵ部２がアク
セス中でＣＰＵ部１はアクセスを避けるべきなので、リ
トライ処理をする。リトライ処理において再び競合フラ
グＦＬＧをチェックし、また“０２”であった時には
競合フラグＦＬＧを“００”にして再びリトライ処理
をする。競合フクグＦＬＧが“００”であれば、ＣＰ
Ｕ部１はＤＰＲＡＭ３の共通管理データ領域３Ａにアク
セスし、それが終了すると競合フラグＦＬＧに“０
０”を設定する。
のＣＰＵ間で競合しないように、つまり二つのＣＰＵに
よる共通管理データ領域３Ａへの同時アクセスを避ける
よう、競合フラグで管理する方法について説明する。ま
ずＣＰＵ部１側からみた共通管理データ領域３Ａのアク
セス処理について述べる。ＣＰＵ部１は、ＣＰＵ２用の
競合フラグＦＬＧの内容をチェックしており、それが
“００”の時には、ＣＰＵ１用の競合フラグＦＬＧを
“０１”に設定する。一方、競合フラグＦＬＧが“０
２”の時には、ＤＰＲＡＭ３に対してＣＰＵ部２がアク
セス中でＣＰＵ部１はアクセスを避けるべきなので、リ
トライ処理をする。リトライ処理において再び競合フラ
グＦＬＧをチェックし、また“０２”であった時には
競合フラグＦＬＧを“００”にして再びリトライ処理
をする。競合フクグＦＬＧが“００”であれば、ＣＰ
Ｕ部１はＤＰＲＡＭ３の共通管理データ領域３Ａにアク
セスし、それが終了すると競合フラグＦＬＧに“０
０”を設定する。
【００２４】ＣＰＵ部２側からみた共通管理データ領域
３Ａのアクセス処理も同様である。すなわち、ＣＰＵ部
２は、競合フラグＦＬＧの内容をチェックしており、
それが“０１”の時には、競合フラグＦＬＧを“０
１”に設定する。一方、競合フラグＦＬＧが“０２”
の時には、リトライ処理をする。リトライ処理において
再び競合フラグＦＬＧをチェックし、また“０２”で
あった時には競合フラグＦＬＧを“００”にして再び
リトライ処理をする。競合フクグＦＬＧが“００”で
あれば、ＣＰＵ部２はＤＰＲＡＭ３の共通管理データ領
域３Ａにアクセスし、それが終了すると競合フラグＦＬ
Ｇに“００”を設定する。
３Ａのアクセス処理も同様である。すなわち、ＣＰＵ部
２は、競合フラグＦＬＧの内容をチェックしており、
それが“０１”の時には、競合フラグＦＬＧを“０
１”に設定する。一方、競合フラグＦＬＧが“０２”
の時には、リトライ処理をする。リトライ処理において
再び競合フラグＦＬＧをチェックし、また“０２”で
あった時には競合フラグＦＬＧを“００”にして再び
リトライ処理をする。競合フクグＦＬＧが“００”で
あれば、ＣＰＵ部２はＤＰＲＡＭ３の共通管理データ領
域３Ａにアクセスし、それが終了すると競合フラグＦＬ
Ｇに“００”を設定する。
【００２５】次にＤＰＲＡＭ３の送受信データ領域３Ｂ
の使用方法について図４を参照して述べる。ここでは例
えば、ＣＰＵ部２からＣＰＵ部１にデータ転送を要求し
それに応じてＣＰＵ部１からＣＰＵ部２にデータ転送を
行う場合について述べる。
の使用方法について図４を参照して述べる。ここでは例
えば、ＣＰＵ部２からＣＰＵ部１にデータ転送を要求し
それに応じてＣＰＵ部１からＣＰＵ部２にデータ転送を
行う場合について述べる。
【００２６】まずＣＰＵ部２は、送信先アドレス（ＣＰ
Ｕ部１のアドレス）、コマンド（本例ではあるデータの
転送を要求するデータ要求コマンド）、データ長、要因
（アラーム情報読出しなど）の各項目からなるフォーマ
ットの送受信データを作成して、これをＤＰＲＡＭ３の
送受信データ領域３Ｂに書き込む。ＣＰＵ部１はこの送
受信データを送受信データ領域３Ｂから読み出してデー
タ転送要求であることを判定し、データ転送処理を行
う。つまりＣＰＵ部１は、送信先アドレス（ＣＰＵ部２
のアドレス）、コマンド（データ要求の対象データ）、
データ長、要因（アラーム情報読出し）の各項目からな
るフォーマットの送受信データを作成してこれをＤＰＲ
ＡＭ３の送受信データ領域３Ｂに書き込み、それをＣＰ
Ｕ部２が読み出す。
Ｕ部１のアドレス）、コマンド（本例ではあるデータの
転送を要求するデータ要求コマンド）、データ長、要因
（アラーム情報読出しなど）の各項目からなるフォーマ
ットの送受信データを作成して、これをＤＰＲＡＭ３の
送受信データ領域３Ｂに書き込む。ＣＰＵ部１はこの送
受信データを送受信データ領域３Ｂから読み出してデー
タ転送要求であることを判定し、データ転送処理を行
う。つまりＣＰＵ部１は、送信先アドレス（ＣＰＵ部２
のアドレス）、コマンド（データ要求の対象データ）、
データ長、要因（アラーム情報読出し）の各項目からな
るフォーマットの送受信データを作成してこれをＤＰＲ
ＡＭ３の送受信データ領域３Ｂに書き込み、それをＣＰ
Ｕ部２が読み出す。
【００２７】
【発明の効果】以上に説明したように、本発明よれば、
複数ＣＰＵ間で共通データを管理するにあたって、ＣＰ
Ｕ内データ転送（インタフェースＲＡＭ、管理テーブ
ル、送受信ＲＡＭ間での転送）、ＣＰＵ間データ通信、
エラーリカバリー処理等の手順が必要なくなるので、制
御が簡単化され、またＣＰＵ間データ通信等によりデー
タの紛失や破壊の可能性もなくなるので保全性も高くな
り、データ管理の信頼性が高まる。また、従来のように
ＣＰＵ部内において内部ＲＡＭと送受信用ＲＡＭをデー
タ領域として別々に持つ必要がないので、ＲＡＭ領域を
効率よく使用できるようになる。
複数ＣＰＵ間で共通データを管理するにあたって、ＣＰ
Ｕ内データ転送（インタフェースＲＡＭ、管理テーブ
ル、送受信ＲＡＭ間での転送）、ＣＰＵ間データ通信、
エラーリカバリー処理等の手順が必要なくなるので、制
御が簡単化され、またＣＰＵ間データ通信等によりデー
タの紛失や破壊の可能性もなくなるので保全性も高くな
り、データ管理の信頼性が高まる。また、従来のように
ＣＰＵ部内において内部ＲＡＭと送受信用ＲＡＭをデー
タ領域として別々に持つ必要がないので、ＲＡＭ領域を
効率よく使用できるようになる。
【図１】本発明にかかる原理説明図である。
【図２】本発明の一実施例としてのＣＰＵ間での共通デ
ータ管理方式による装置を示す図である。
ータ管理方式による装置を示す図である。
【図３】実施例装置による共通管理データの管理方法を
説明する図である。
説明する図である。
【図４】実施例装置による送受信データの転送方法を説
明する図である。
明する図である。
【図５】従来の共通データ管理方式による装置を示す図
である。
である。
１、２ ＣＰＵ部 ３ デュアルポート・ランダムアクセスメモリ（ＤＰＲ
ＡＭ） ３Ａ 共通管理データ領域 ３Ｂ 送受信データ領域 １１、２１ インタフェースＲＡＭ １２、２２ 管理テーブル １３、２３ 送受信ＲＡＭ
ＡＭ） ３Ａ 共通管理データ領域 ３Ｂ 送受信データ領域 １１、２１ インタフェースＲＡＭ １２、２２ 管理テーブル １３、２３ 送受信ＲＡＭ
Claims (3)
- 【請求項１】 複数の中央処理ユニット（４、５）と、
これら複数の中央処理ユニットの何れからもアクセスす
ることができる共通メモリ（６）であってそれら複数の
中央処理ユニットが動作するためにお互いに必要な管理
情報を共通データとして蓄積するものとを備え、各中央
処理ユニットが該共通メモリの共通データをそれぞれ更
新・参照・処理することで、該共通データを各中央処理
ユニット間で一元化したＣＰＵ間での共通データ管理方
式。 - 【請求項２】 複数の中央処理ユニットによる共通メモ
リへのアクセスの競合を調整するために、共通メモリへ
のアクセス状態を表示するための競合フラグ（ＦＬＧ）
を設けた請求項１記載の共通データ管理方式。 - 【請求項３】 該共通メモリに、共通データを蓄積する
共通管理データ蓄積領域（６Ａ）のほかに、一の中央処
理ユニットと他の中央処理ユニット間で送受信する送受
信データを格納するための送受信データ領域（６Ｂ）を
更に設けた請求項１または２記載の共通データ管理方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30994591A JPH05181810A (ja) | 1991-10-29 | 1991-10-29 | Ｃｐｕ間での共通データ管理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30994591A JPH05181810A (ja) | 1991-10-29 | 1991-10-29 | Ｃｐｕ間での共通データ管理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05181810A true JPH05181810A (ja) | 1993-07-23 |
Family
ID=17999245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30994591A Pending JPH05181810A (ja) | 1991-10-29 | 1991-10-29 | Ｃｐｕ間での共通データ管理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05181810A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019145104A (ja) * | 2018-02-19 | 2019-08-29 | イエフペ エネルジ ヌヴェルＩｆｐ Ｅｎｅｒｇｉｅｓ Ｎｏｕｖｅｌｌｅｓ | 共有メモリセグメントを用いて物理的及び／または化学的現象を予測するためのシステム及び方法 |
-
1991
- 1991-10-29 JP JP30994591A patent/JPH05181810A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019145104A (ja) * | 2018-02-19 | 2019-08-29 | イエフペ エネルジ ヌヴェルＩｆｐ Ｅｎｅｒｇｉｅｓ Ｎｏｕｖｅｌｌｅｓ | 共有メモリセグメントを用いて物理的及び／または化学的現象を予測するためのシステム及び方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001031 |