JPH05173901A - メモリ保持回路 - Google Patents
メモリ保持回路Info
- Publication number
- JPH05173901A JPH05173901A JP3340605A JP34060591A JPH05173901A JP H05173901 A JPH05173901 A JP H05173901A JP 3340605 A JP3340605 A JP 3340605A JP 34060591 A JP34060591 A JP 34060591A JP H05173901 A JPH05173901 A JP H05173901A
- Authority
- JP
- Japan
- Prior art keywords
- battery
- voltage
- circuit
- pull
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】
【目的】 電池が消耗、未接続または断線の場合は電圧
低下状態と認識し、電池から回路への漏洩電流を遮断し
て電池の消耗を防止する。 【構成】 電池１の電圧がメモリの内容を保持できる電
圧以上かどうかを検出する検出回路と、その検出回路に
対して電池１が未接続または断線の時に保持電圧以下で
あることを認識させるためのプルダウン抵抗３と、主電
源切断時に電池１からプルダウン抵抗３を通って流出す
る電流を遮断するトランジスタ４とを有する。
低下状態と認識し、電池から回路への漏洩電流を遮断し
て電池の消耗を防止する。 【構成】 電池１の電圧がメモリの内容を保持できる電
圧以上かどうかを検出する検出回路と、その検出回路に
対して電池１が未接続または断線の時に保持電圧以下で
あることを認識させるためのプルダウン抵抗３と、主電
源切断時に電池１からプルダウン抵抗３を通って流出す
る電流を遮断するトランジスタ４とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ内容を保持する
ための電池の電圧低下を検出するための検出回路を有す
るメモリ保持回路に関する。
ための電池の電圧低下を検出するための検出回路を有す
るメモリ保持回路に関する。
【０００２】
【従来の技術】近年、主電源が切断されているときに電
池から供給される電圧によってメモリ内容を保持するメ
モリ保持回路を用いた機器が多く使用されており、電池
の消耗による電圧の低下を検出する検出回路を電源回路
に付加することがメモリ内容の信頼度確保のための必須
条件となっている。
池から供給される電圧によってメモリ内容を保持するメ
モリ保持回路を用いた機器が多く使用されており、電池
の消耗による電圧の低下を検出する検出回路を電源回路
に付加することがメモリ内容の信頼度確保のための必須
条件となっている。
【０００３】以下に従来のメモリ保持回路について説明
する。図２は従来のメモリ保持回路における電圧低下を
検出する検出回路図である。図２において、８は交換可
能な電池、９は電圧コンパレータ、１０、１１は基準電
圧ＶREF を作るための基準抵抗であり、電圧コンパレー
タ９と基準抵抗１０、１１とで検出回路を構成してい
る。
する。図２は従来のメモリ保持回路における電圧低下を
検出する検出回路図である。図２において、８は交換可
能な電池、９は電圧コンパレータ、１０、１１は基準電
圧ＶREF を作るための基準抵抗であり、電圧コンパレー
タ９と基準抵抗１０、１１とで検出回路を構成してい
る。
【０００４】以上のように構成された検出回路につい
て、以下にその動作について説明する。電圧コンパレー
タ９の(＋)入力端子は電池８に直接接続されているため
に、＋５Ｖの主電源が切断されているときにも高入力抵
抗の回路となっている。これは電源切断時に電池の消耗
を少なくするために必要なものである。また電源コンパ
レータ９の(−)入力端子は基準電圧ＶREF 発生回路に接
続されている。基準電圧ＶREF は主電源＋５Ｖを基準抵
抗１０、１１で分割して作られる。
て、以下にその動作について説明する。電圧コンパレー
タ９の(＋)入力端子は電池８に直接接続されているため
に、＋５Ｖの主電源が切断されているときにも高入力抵
抗の回路となっている。これは電源切断時に電池の消耗
を少なくするために必要なものである。また電源コンパ
レータ９の(−)入力端子は基準電圧ＶREF 発生回路に接
続されている。基準電圧ＶREF は主電源＋５Ｖを基準抵
抗１０、１１で分割して作られる。
【０００５】例えば、電源電圧が＋５Ｖ、基準抵抗１０
が２ＫΩ、基準抵抗１１が３ＫΩとすると、ＶREF は３
Ｖである。すなわち定格出力電圧３．６Ｖの電池が消耗
して電圧が３Ｖ未満に低下したとき、電圧コンパレータ
９の出力が反転し、電圧低下検出信号が出力される。
が２ＫΩ、基準抵抗１１が３ＫΩとすると、ＶREF は３
Ｖである。すなわち定格出力電圧３．６Ｖの電池が消耗
して電圧が３Ｖ未満に低下したとき、電圧コンパレータ
９の出力が反転し、電圧低下検出信号が出力される。
【０００６】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、電池が取り外されていたり、電池と電圧
コンパレータとの間のコネクタがはずされていたりする
と、電圧検出回路が正常に動作しないという課題を有し
ていた。これは高入力抵抗の電圧コンパレータの(＋)入
力端子が開放となるために周辺回路からの迷走電流や誘
導により電圧コンパレータが誤動作することによる。
来の構成では、電池が取り外されていたり、電池と電圧
コンパレータとの間のコネクタがはずされていたりする
と、電圧検出回路が正常に動作しないという課題を有し
ていた。これは高入力抵抗の電圧コンパレータの(＋)入
力端子が開放となるために周辺回路からの迷走電流や誘
導により電圧コンパレータが誤動作することによる。
【０００７】本発明は上記の従来の課題を解決するもの
で、電池が消耗、未接続または断線の場合は電圧低下状
態と認識し、電池から回路への漏洩電流を遮断して電池
の消耗を防止することのできるメモリ保持回路を提供す
ることを目的とする。
で、電池が消耗、未接続または断線の場合は電圧低下状
態と認識し、電池から回路への漏洩電流を遮断して電池
の消耗を防止することのできるメモリ保持回路を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明のメモリ保持回路は、電池の電圧がメモリ内容
の保持電圧以上であるか否かを検出する検出回路と、そ
の検出回路に対して電池が接続されていないときに保持
電圧以下であることを認識させるためのプルダウン抵抗
と、主電源切断時に電池からプルダウン抵抗を通って流
れ出す電流を遮断する電流遮断回路とを備えた構成を有
している。
に本発明のメモリ保持回路は、電池の電圧がメモリ内容
の保持電圧以上であるか否かを検出する検出回路と、そ
の検出回路に対して電池が接続されていないときに保持
電圧以下であることを認識させるためのプルダウン抵抗
と、主電源切断時に電池からプルダウン抵抗を通って流
れ出す電流を遮断する電流遮断回路とを備えた構成を有
している。
【０００９】
【作用】この構成によって、電池と検出回路との間が未
接続または断線していても、検出回路ではメモリ保持電
圧未満であると認識してプルダウン抵抗を通って流れる
電流を遮断し、電池の消耗を防止できる。
接続または断線していても、検出回路ではメモリ保持電
圧未満であると認識してプルダウン抵抗を通って流れる
電流を遮断し、電池の消耗を防止できる。
【００１０】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図１は本発明の一実施例におけるメ
モリ保持回路における電圧低下を検出する検出回路図で
ある。図１において、１は交換可能な電池、２は後述の
トランジスタ４をオンさせるための抵抗、３はプルダウ
ン抵抗、４はトランジスタ、５は電圧コンパレータ、
６、７は基準抵抗であり、抵抗２とトランジスタ４とで
電流遮断回路が形成され、この電流遮断回路と電圧コン
パレータ５と基準抵抗６、７とで検出回路が構成されて
いる。
しながら説明する。図１は本発明の一実施例におけるメ
モリ保持回路における電圧低下を検出する検出回路図で
ある。図１において、１は交換可能な電池、２は後述の
トランジスタ４をオンさせるための抵抗、３はプルダウ
ン抵抗、４はトランジスタ、５は電圧コンパレータ、
６、７は基準抵抗であり、抵抗２とトランジスタ４とで
電流遮断回路が形成され、この電流遮断回路と電圧コン
パレータ５と基準抵抗６、７とで検出回路が構成されて
いる。
【００１１】以上のように構成された検出回路につい
て、以下にその動作について説明する。電圧コンパレー
タ５の(＋)入力端子は電池１に直接接続されているため
に、主電源切断時も高入力抵抗の回路となっている。回
路が高入力抵抗になっている理由は、主電源切断時に電
池１の消耗を少なくするためである。電圧コンパレータ
５の(−)入力端子は基準電圧ＶREF 発生回路につながっ
ており、基準電圧ＶREFは主電源の＋５Ｖを基準抵抗６
および７で分割したものである。
て、以下にその動作について説明する。電圧コンパレー
タ５の(＋)入力端子は電池１に直接接続されているため
に、主電源切断時も高入力抵抗の回路となっている。回
路が高入力抵抗になっている理由は、主電源切断時に電
池１の消耗を少なくするためである。電圧コンパレータ
５の(−)入力端子は基準電圧ＶREF 発生回路につながっ
ており、基準電圧ＶREFは主電源の＋５Ｖを基準抵抗６
および７で分割したものである。
【００１２】例えば、電源電圧が＋５Ｖ、基準抵抗１０
が２ＫΩ、基準抵抗１１が３ＫΩとすると、ＶREF は３
Ｖであり、電池１が消耗して電圧が３Ｖ未満となった時
に電圧コンパレータ５の出力が反転し、電圧低下検出信
号が出力される。
が２ＫΩ、基準抵抗１１が３ＫΩとすると、ＶREF は３
Ｖであり、電池１が消耗して電圧が３Ｖ未満となった時
に電圧コンパレータ５の出力が反転し、電圧低下検出信
号が出力される。
【００１３】一方主電源接続時には、抵抗２の働きによ
りトランジスタ４がオンしており、電圧コンパレータ５
の(＋)入力端子はプルダウン抵抗３によりプルダウンさ
れている。そのために電池１と検出回路との間が断線ま
たは未接続になった場合には電圧コンパレータ５から電
圧低下検出信号が出力される。また主電源切断時にはト
ランジスタ４がオフとなるため、電池１からプルダウン
抵抗３を通って電流が流れ出すのを防止できる。
りトランジスタ４がオンしており、電圧コンパレータ５
の(＋)入力端子はプルダウン抵抗３によりプルダウンさ
れている。そのために電池１と検出回路との間が断線ま
たは未接続になった場合には電圧コンパレータ５から電
圧低下検出信号が出力される。また主電源切断時にはト
ランジスタ４がオフとなるため、電池１からプルダウン
抵抗３を通って電流が流れ出すのを防止できる。
【００１４】
【発明の効果】以上のように本発明は、電池の電圧がメ
モリの内容を保持できる電圧以上かどうかを検出する検
出回路と、その検出回路に対して電池が未接続または断
線の時に保持電圧以下であることを認識させるためのプ
ルダウン抵抗と、主電源切断時に電池からプルダウン抵
抗を通って流出する電流を遮断する電流遮断回路とを有
しており、電池が未接続または断線時に電池から他の回
路への漏洩電流を遮断して電池の消耗を防止する優れた
メモリ保持回路を実現できるものである。
モリの内容を保持できる電圧以上かどうかを検出する検
出回路と、その検出回路に対して電池が未接続または断
線の時に保持電圧以下であることを認識させるためのプ
ルダウン抵抗と、主電源切断時に電池からプルダウン抵
抗を通って流出する電流を遮断する電流遮断回路とを有
しており、電池が未接続または断線時に電池から他の回
路への漏洩電流を遮断して電池の消耗を防止する優れた
メモリ保持回路を実現できるものである。
【図１】本発明の一実施例におけるメモリ保持回路にお
ける電圧低下を検出する検出回路図
ける電圧低下を検出する検出回路図
【図２】従来のメモリ保持回路における電圧低下を検出
する検出回路図
する検出回路図
１ 電池 ２ 抵抗（電流遮断回路） ３ プルダウン抵抗 ４ トランジスタ（電流遮断回路）
Claims (1)
- 【請求項１】 電池の電圧がメモリ内容の保持電圧以上
であるか否かを検出する検出回路と、その検出回路に対
して電池が接続されていないときに保持電圧以下である
ことを認識させるためのプルダウン抵抗と、主電源切断
時に電池からプルダウン抵抗を通って流れ出す電流を遮
断する電流遮断回路とを備えた、主電源切断時に電池か
ら供給される電圧によってメモリの内容を保持するメモ
リ保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3340605A JPH05173901A (ja) | 1991-12-24 | 1991-12-24 | メモリ保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3340605A JPH05173901A (ja) | 1991-12-24 | 1991-12-24 | メモリ保持回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05173901A true JPH05173901A (ja) | 1993-07-13 |
Family
ID=18338585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3340605A Pending JPH05173901A (ja) | 1991-12-24 | 1991-12-24 | メモリ保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05173901A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007157199A (ja) * | 2005-12-01 | 2007-06-21 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1991
- 1991-12-24 JP JP3340605A patent/JPH05173901A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007157199A (ja) * | 2005-12-01 | 2007-06-21 | Matsushita Electric Ind Co Ltd | 半導体装置 |
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