JPH05173898A - パーソナルコンピュータシステム及びメモリ素子 - Google Patents

パーソナルコンピュータシステム及びメモリ素子

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JPH05173898A
JPH05173898A JP4130385A JP13038592A JPH05173898A JP H05173898 A JPH05173898 A JP H05173898A JP 4130385 A JP4130385 A JP 4130385A JP 13038592 A JP13038592 A JP 13038592A JP H05173898 A JPH05173898 A JP H05173898A
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Abstract

(57)【要約】 【目的】パリティ方式及びＥＣＣ方式による誤り検出機
構を両立できるメモリ素子、システムを提供する。 【構成】例えば８ビットの転送においてＤ０からＤ３の
データビットはパリティビットを記憶しているＭ０より
ＥＣＣ動作のための不足ビットを供給されともに転送さ
れる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、強化されたメモリア
クセスケイパビリティ、そのような強化が可能なメモリ
素子及びパーソナルコンピュータの動作方式を有するパ
ーソナルコンピュータに関する。この発明は、利用され
るエラー検出技術を選択することが可能なことにより、
強化されたケイパビリティを得ようとするものである。
【０００２】
【従来の技術】一般的なパーソナルコンピュータシステ
ム及びＩＢＭパーソナルコンピュータは、特に、現代社
会の多くの部分にコンピュータパワーを提供するために
広く使用されるようになった。通常、パーソナルコンピ
ュータシステムは、単一のシステムプロセッサと、付随
する揮発性及び不揮発性メモリ、ディスプレイモニタ、
キーボード、１つ以上のディスケットドライブ、固定デ
ィスクストレージ及び選択的なプリンタを有するシステ
ムユニットからなる、デスクトップ、フロアスタンド、
またはポータブルマイクロコンピュータとして規定され
うる。これらのシステムの顕著な特徴の１つは、これら
の素子を互いに接続するために母板またはシステムプレ
イナが使用されることである。これらのシステムは、主
に、単独のユーザに独立したコンピュータパワーを与え
るために設計され、個人的またはスモールビジネスによ
る購入のために安価とされる。このようなパーソナルコ
ンピュータシステムの例がＩＢＭ社製のパーソナルコン
ピュータＡＴ及びＩＢＭのパーソナルシステム／２ モ
デル２５、３０、Ｌ４０ＳＸ、５０、５５、６５、７
０、８０、９０及び９５である。
【０００３】これらのシステムは、２つの一般的なファ
ミリに分類される。第１のファミリは、通常、ファミリ
Ｉモデルと称され、ＩＢＭパーソナルコンピュータＡＴ
及び他の「ＩＢＭコンパチブル」マシンによって具現化
されるバスアーキテクチャを使用する。第２のファミリ
は、ファミリIIモデルと称され、ＩＢＭのパーソナルシ
ステム／２ モデル５０から９５によって具現化される
ＩＢＭのマイクロチャネルバスアーキテクチャを使用す
る。ファミリＩモデルは、典型的に、システムプロセッ
サとして広く普及しているインテルの８０８８または８
０８６マイクロプロセッサを使用した。これらのプロセ
ッサは、１メガバイトのメモリをアドレス決めする能力
を有する。ファミリIIモデルは、より高速のインテル社
製の８０２８６、８０３８６及び８０４８６マイクロプ
ロセッサを一般的には使用し、それらは、より低速なイ
ンテルの８０８６マイクロプロセッサをエミュレートす
るため実モードにおいて、または幾つかのモデルのため
に、１メガバイトから４ギガバイトまでアドレス範囲を
拡大するプロテクトモードにおいて動作可能である。要
約すれば、８０２８６、８０３８６及び８０４８６プロ
セッサの実モードの特徴は、ハードウェアの互換性に８
０８６及び８０８８マイクロプロセッサ用に書かれたソ
フトウェアを提供する。
【０００４】上述のような高性能パーソナルコンピュー
タにおいて処理されるデータは、従来のデータ記憶技術
を用いるダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）に書き込まれると共に記憶され、また、ＤＲＡＭか
ら読み出される。このような技術は全くの成功を収めた
一方で、コンピュータを設計し、また、コンピュータを
使用する当業者は、全てのＤＲＡＭは、固有のソフトエ
ラーを有していることを以前から知っていた。すなわ
ち、データのＤＲＡＭへの書き込み、記憶またはＤＲＡ
Ｍからの読み出しは、過度にエラーを含む。パーソナル
コンピュータ動作に伴うこのようなエラー妨害の程度
は、コンピュータが使用される特定のアプリケーション
で変化する。ワードプロセシングのためのみに使用され
るパーソナルコンピュータにとって許容しうるエラーレ
ート許容量であっても、進行中の投機的事業のオペレー
ションに必要な財政記録の保存や分析アプリケーション
を支持するファイルサーバとして使用されるパーソナル
コンピュータにとっては、全く許容できるものではない
ことは明らかであろう。
【０００５】ＤＲＡＭデータの性質またはソフトエラー
の認識上に、多くのパーソナルコンピュータ設計は、そ
のようなエラーの悪影響を防止するために、いくつかの
技術が知られている。最も普通のそのような技術は、パ
リティ検査またはパリティとして知られるものである。
パリティ検査とは、情報を転送または記憶するための単
位となる一定の数のデータビット毎に、それらデータビ
ットの正さを妥当性検査するためのパリティビットによ
り付随される。１つの典型的な配列は、８データビット
について１パリティビットを使用するものである。典型
的に、このようなパリティ設計は、１バイト（８ビッ
ト）内の１ビットのエラーを検出する。もう１つの技術
は、誤り訂正符号またはＥＣＣとして知られている。Ｅ
ＣＣ（その実現に依存する）は、ワード中の１ビット以
上のエラー検出、並びに、ワード中の１ビットのエラー
訂正をすることが可能である。ＥＣＣは、通常エラー検
出及び訂正ルーチンで使用される４〜７ビットをワード
を規定するデータビットに付加する。ＥＣＣは、一般的
には知られており、この発明は、このような公知技術に
立脚するものである。
【０００６】この発明に先行して、パーソナルコンピュ
ータの設計者またはユーザは、パーソナルコンピュータ
システムケイパビリティを決定するかなり初期の段階に
おいて、パリティまたはＥＣＣの選択に本質的に直面す
る。たとえ、マシンによってサポートされるべき多くの
アプリケーションがパリティメモリの信頼性で十分に間
にあっているとしても、特に、高いレベルの信頼性（Ｄ
ＲＡＭソフトエラーの影響の最少化の意味）を達成しよ
うとするユーザは、ＥＣＣケイパビリティを有するよう
に設計されたマシンの選択を余儀なくされていた。
【０００７】さらに、メモリ素子のパッケージングに関
しては最近、より簡単に扱われる形式にしようとする傾
向がある。記憶されるデータワードの量に比例し、メモ
リ素子の密度を増加させることの要請により、メモリ素
子は、単一チップから単一インラインメモリモジュール
（ＳＩＭＭ）へ移行し、また、ＤＲＡＭカードとして知
られるものになった。ＤＲＡＭカードは、保護スリーブ
または容器内の基板上にマウントされたメモリ素子のパ
ッケージングであり、適切なピン及びソケット接続によ
りコンピュータシステムの残りの部分に結合される。１
つの形態では、このようなＤＲＡＭカードは、ほぼ５４
ミリ幅、８５ミリ長及び３ミリ厚の寸法を有する。ＤＲ
ＡＭカードの１つの利点は、このようなメモリ素子がコ
ンピュータシステムから容易に着脱されると共に、全て
のパーソナルコンピュータのユーザが親しみのある、周
知のフロッピディスクとほぼ同じくらい容易にユーザに
扱われることである。しかしながら、適切な技術のこの
ような開発をもってしても、パリティ及びＥＣＣメモリ
素子は、交換不能のままとされる。すなわち、パリティ
メモリ素子の仕様を有するマシンをＥＣＣメモリ素子の
仕様へ交換する場合は、所望の交換をもたらすために全
てのメモリ素子の着脱をする必要がある。
【０００８】
【課題を解決するための手段】上述の点を考慮して、こ
の発明の目的は、エラー検出技術の選択が可能なパーソ
ナルコンピュータに使用するメモリ素子であって、エラ
ー検出方式の選択が可能なものを提供することである。
この目的が実現すれば、メモリ制御信号、すなわち、行
アドレス及び列アドレス信号（別個に制御され、ＲＡＳ
及びＣＡＳとして知られる）により自在にアクセス可能
であるメモリ素子を作り出すことができる。
【０００９】また、この発明の目的は、ユーザがＤＲＡ
Ｍエラーを検出するための手段としてパリティ技術また
はＥＣＣ技術を容易に選択することができるパーソナル
コンピュータを提供することである。この目的が実現さ
れれば、パーソナルコンピュータシステムのユーザは、
メモリ素子を除去及び捨てることなくシステムの特定ア
プリケーションに対して使用するエラー検出技術を容易
に選択することが可能になる。
【００１０】さらに、この発明の目的は、パリティ技術
またはＥＣＣエラー検出技術のうちどちらを選択した場
合でもメモリ素子を共通に使用するような方式の、パー
ソナルコンピュータのオペレーションを実現することで
ある。この目的を実現することによって、エラー検出技
術にとって必要なデータビットの配置は、２つのメモリ
素子間でなされる。
【００１１】
【実施例】この発明を具体化するマイクロコンピュータ
が図１中の１０で示される。コンピュータ１０は、付随
するモニタ１１、キーボード１２及びプリンタやプロッ
タ１４を有する。コンピュータ１０は、カバー１５を有
する。カバー１５は、図２に示されるように、ディジタ
ルデータを処理及び記憶するための電源駆動のデータ処
理及び記憶素子を受け入れるために、収納されてシール
ドされたケイパビリティを規定するシャーシ１９と共働
する。少なくとも、これらの素子の特定のものは、シャ
ーシ１９上にマウントされる多層プレイナ２０または母
板にマウントされ、上述で明らかにされたもの、並びに
フロッピディスクドライブ、ダイレクトアクセス記憶素
子、アクセサリカードまたは基板等の様々なフォームの
他の付随される素子を含むコンピュータ１０の素子を電
気的に相互連結するための手段を供給する。
【００１２】シャーシ１９はベース及びリアパネルを有
し（図２）、磁気または光ディスクのためのディスクド
ライブ、テープバックアップドライブ等のようなデータ
記憶素子を受け入れるための少なくとも１つの開放区画
を規定する。例示の形態において、上部区画２２は、第
１のサイズ（３．５インチドライブのようなものとして
知られる）の周辺ドライブを収納するために使用され
る。その中に挿入されるディスケットを収納し、ディス
ケットを使用して、一般に知られているように、データ
を受信、記憶及び伝達することが可能な取り外し可能な
媒体ダイレクトアクセス記憶素子であるフロッピディス
クドライブは、上部区画２２に供給される。
【００１３】この発明の上述の構成に関連する前に、パ
ーソナルコンピュータシステム１０の一般的な動作の概
略を見直すことには意味がある。図３には、プレイナ２
０上にマウントされた素子、Ｉ／Ｏスロットへのプレイ
ナの接続、パーソナルコンピュータシステムの他のハー
ドウェアを含む、この発明によるシステム１０のような
コンピュータシステムの種々の素子を記載しているパー
ソナルコンピュータシステムのブロック図が示される。
ＣＰＵ３２は、プレイナに接続される。何れかの適切な
マイクロプロセッサは、ＣＰＵ３２として使用可能であ
るが、１つの好適なマイクロプロセッサは、インテル社
から販売される８０３８６である。ＣＰＵ３２は、高速
ＣＰＵ局所バス３４により、バスインタフェースコント
ローラ３５、ＤＲＡＭカードとしてここに示される揮発
性ランダムアクセスメモリ（ＲＡＭ）３６、及びＣＰＵ
３２に対する基本的な入力／出力動作のための命令を記
憶するＢＩＯＳ ＲＯＭ３８に接続される。ＢＩＯＳ
ＲＯＭ３８は、Ｉ／Ｏ素子とＣＰＵ３２の動作システム
間のインタフェースに使用されるＢＩＯＳを含む。ＲＯ
Ｍ３８に記憶された命令は、ＢＩＯＳの実行時間を減少
させるためにＲＡＭ３６に複写可能とされる。
【００１４】この発明は、図３のシステムブロック図に
特に関連して示されるが、この発明による素子及び方法
は、プレイナ基板上の他のハードウェア構造についても
使用されることが考えられる。例えば、システムプロセ
ッサは、インテルの８０２８６または８０４８６マイク
ロプロセッサであってもよい。
【００１５】図３に戻って、ＣＰＵ局所バス３４（デー
タ、アドレス及びコントロール素子からなる）は、ま
た、数理コプロセッサ３９及びスモールコンピュータシ
ステムインタフェース（ＳＣＳＩ）コントローラ４０を
ＣＰＵ３２に結合する。コンピュータの設計及びオペレ
ーションの技術分野における当業者に知られているよう
に、ＳＣＳＩコントローラ４０は、リードオンリーメモ
リ（ＲＯＭ）４１、ＲＡＭ４２並びに図の右側に示され
るＩ／Ｏ接続により容易とされるような、種々のタイプ
の好適な外部素子に接続または接続可能とされる。ＳＣ
ＳＩコントローラ４０は、固定または取り外し可能媒体
電磁記憶素子（ハード及びフロッピディスクドライブと
して知られる）、電気光学、テープ及び他の記憶素子の
ようなコントロール記憶メモリ素子の記憶コントローラ
として機能する。
【００１６】バスインタフェースコントローラ（ＢＩ
Ｃ）３５は、ＣＰＵ内部バス３４とＩ／Ｏバス４４を結
合させ、以下に詳述するように、メモリコントローラを
含む多くの他の機能を提供する。Ｉ／Ｏバス４４の手段
により、ＢＩＣ３５は、Ｉ／Ｏ素子やメモリ（図示せ
ず）にさらに接続されるマイクロチャネルアダプタカー
ド４５を収納するための複数のＩ／Ｏスロットを有する
マイクロチャネルバスのような任意選択機能バスに結合
される。Ｉ／Ｏバス４４は、アドレス、データ及びコン
トロール信号線を含む。バスインタフェースコントロー
ラ３５により供給される多くの他の機能は、同時出願中
の米国特許番号Ｎｏ．ｓ７０６，４２５及び７０６，４
９０、出願済みの７０６，５３４及び７０６，６０２に
当業者により見出されるであろう。この発明を十分に理
解するのに必要とされる程度まで、これらの同時継続中
の出願の開示は、この主題の記載中の参照によりここに
織り込まれる。
【００１７】Ｉ／Ｏバス４４には、グラフィック情報
（４８で示される）を記憶するための、またはイメージ
情報（４９で示される）を記憶するためのビデオＲＡＭ
（ＶＲＡＭ）に付随される映像信号プロセッサ４６のよ
うな種々のＩ／Ｏ素子が結合される。プロセッサ４６と
交換される映像信号は、ディジタル−アナログコンバー
タ（ＤＡＣ）５０を介してモニタや他の表示素子に供給
される。自然画入力／出力としてここに参照されるもの
と直接的にＶＳＰ４６を結合するための準備がされ、そ
れは、映像記録器／再生器、カメラ等の形態をとる。Ｉ
／Ｏバス４４は、また、ディジタルシグナルプロセッサ
（ＤＳＰ）５１に結合される。ＤＳＰ５１は、ＤＳＰ５
１及びこのような処理に含まれるデータによる信号処理
のためのソフトウェア命令を記憶することが可能な付随
する命令ＲＡＭ５２及びデータＲＡＭ５４を有する。Ｄ
ＳＰ５１は、オーディオコントローラ５５の装備による
オーディオ入力及び出力のプロセシングと、アナログイ
ンタフェースコントローラ５６の装備による他の信号の
処理を提供する。最後に、入力及び出力がフロッピディ
スクドライブ、プリンタまたはプロッタ１４、キーボー
ド１２、マウスまたはポインティングデバイス（図示せ
ず）を含む従来の周辺装置と交換されることにより、ま
た、シリアルポート手段により、Ｉ／Ｏバス４４は、電
気的消去／プログラム可能リードオンリメモリ（ＥＥＰ
ＲＯＭ）５９に付随するＩ／Ｏコントローラ５８に結合
される。
【００１８】この発明をより詳しく説明するが、以下の
記載はデータが８、１６または３２ビットのデータ幅
で、メモリに書き込まれ、記憶され、また、メモリから
読み出されるということを前提とする。典型的には、１
つのパリティビットが、各８ビットに付加されるので、
３２ビット幅のデータ転送は、４つのパリティビットを
有する。ＥＣＣ動作を可能にするために必要とされるＥ
ＣＣビットの数は、所望の機能及びデータ幅に依存す
る。特に、ＥＣＣは、二重ビットエラーの検出をしない
で単一ビットエラー訂正で動作され（これを「モード
Ｉ」とする）、または、二重ビットエラー検出をし、単
一ビットエラー訂正で動作される（これを「モードII」
とする）ことが多い。８ビットデータ幅において、４つ
のＥＣＣビットが、モードＩの動作を可能にし、一方、
モードIIには５ビットが必要とされる。１６ビット幅に
おいては５ビットが、モードＩ動作を可能とし、６ビッ
トは、モードIIを可能とする。さらに３２ビット幅にお
いては６ビットが、モードＩを可能とし、７ビットがモ
ードIIを可能とする。
【００１９】この発明は、ＤＲＡＭカード６０（図４）
の形態におけるメモリ素子の一部分で具体化される。Ｄ
ＲＡＭカード６０は、メモリチップをマウントする基
板、カードの扱いを容易にする格納カバー、並びに、カ
バー内に格納されたメモリチップへの接続を提供する複
数のピンを有する。ＤＲＡＭカードは、これらの点に示
すようにＪＥＤＥＣ ソリッド・ステート・プロダクト
・エンジニアリング・カウンシルやＪＥＩＤＡ（日本電
子工業振興協会）のような共同エンジニアリング設計グ
ループにより出版されたエンジニアリングの仕様と十分
に対応するであろう。メモリチップは、例えば、４チッ
プで１メガバイトとなるようなものをカード毎に８チッ
プ、又はもし可能ならばそれ以上の密度でもよい。
【００２０】従来は、データビットにすぐに隣接してビ
ットを配置することに基づくエラー検出技術が普通とさ
れてきた。このように、もし８ビットワードが単一パリ
ティビットを有するならば、３２ビット幅の転送を行う
ならば３６ビット記憶容量を必要とするであろう。ＥＣ
Ｃを用いる３２ビット幅の転送ケイパビリティは、さら
に３つのビット（合計で３９ビットは、通常４０ビット
が使用される）を必要とする。これは、普通、データビ
ットに隣接して配置され、その結果パリティエラー検出
方式を採用した場合のメモリ素子の配置を混乱させる。
【００２１】この発明は、ＤＲＡＭカード設計（ここで
はメモリ素子として言及されている）を提供することに
より明確とされ、具体的には、図５に示されるように、
アレー状に配列された複数のメモリチップのそれぞれが
ＲＡＳ及びＣＡＳに対するアクセシビリティを有してい
る。図において、ＲＡＳ０及びＲＡＳ２のアクセシビリ
ティと、ＣＡＳ０からＣＡＳ７のアクセシビリティが注
意されよう。この発明によれば、このような信号ライン
は、このようなＤＲＡＭカードを受け入れるために提供
されるコネクタを介して引き出される。パリティエラー
検出技術が用いられた従来技術のＤＲＡＭカード（図示
せず）は、内部で相互に結合された図５に示される幾つ
かのＣＡＳライン、すなわち、ＣＡＳ０及びＣＡＳ４、
ＣＡＳ１及びＣＡＳ５、ＣＡＳ２及びＣＡＳ６、ＣＡＳ
３及びＣＡＳ７を典型的に有する。
【００２２】この発明によれば、図６に示すようにＤＲ
ＡＭカードがメモリチップの４つのバンクで設計されう
る場合もありうる。図５のカードと同様に、図６のカー
ドは、アレー状に配列された複数のメモリチップを有
し、また、それぞれは、ＲＡＳ及びＣＡＳのためのアク
セシビリティを提供される。ＲＡＳ０からＲＡＳ３及び
ＣＡＳ０からＣＡＳ７のアクセシビリティに注意された
い。
【００２３】図５及び図６に示されるこの発明によるＤ
ＲＡＭカードは、以下にさらに詳しく述べるようにパリ
ティカードまたはＥＣＣカードのどちらとしても動作す
るケイパビリティを有する。
【００２４】この発明は、また、パリティ及びＥＣＣ方
式のいずれにおても動作可能なパーソナルコンピュータ
システム提供するという特徴を有す。この特徴は、図７
から１７によりさらに十分に記載され、そこでは、その
ような運用ケイパビリティの幾つかの例が与えられる。
この記載のこの点において、ＢＩＣ３５が、とりわけ、
ＤＲＡＭ３６内の物理的な記憶場所へのアドレス決めを
行うメモリコントローラの機能を備えることに注目する
ことで十分である。さらに、この発明により考えられた
ＤＲＡＭカードは、プレイナ基板２０上に設けられた複
数のソケットコネクタ内に受け入れられ、そのそれぞれ
は、図７から図１７で示される。
【００２５】この発明は、さらに、ＥＣＣ動作を達成す
るために必要とされる付加的ビットの書き込み、記憶及
び読み出しを提供するために、２つのＤＲＡＭカード間
の物理的なメモリアドレスを共有することにより特徴付
けられる。すなわち、図４から図６に例示されるタイプ
のカードは、設けられた複数のソケットコネクタの何れ
か１つに挿入され、システム１０を構成するユーザの選
択において、パリティまたはＥＣＣメモリのどちらかと
して機能するであろう。しかしながら、第１の位置に挿
入されたＤＲＡＭカードがＥＣＣメモリとして使用され
るならば、意図する機能のために必要なＥＣＣビットの
幾つかは、第２のカード上に見出される物理的なロケー
ションから書き込まれ、記憶されると共に読み出され
る。さらに、必要とされるＥＣＣビットの総数は、パリ
ティビットを使用することにより確保される。このパリ
ティビットは、第２のカード中の、通常ならばデータビ
ット物理アドレスであろう部分に記憶されているビット
とともに、普段は第１のカード上に記憶されているもの
である。
【００２６】これらの原理の実例として、もし、カード
のこのような組み合わせが８ビット幅のデータ転送にお
いてＥＣＣ動作を提供するために使用されるならば、Ｒ
ＡＳ０及びＣＡＳ０によってアクセスされた第２のカー
ド上のＤ０からＤ３でデータビットは、第１のカード上
のＭ０にあるパリティビットを５つのＥＣＣビットとし
て共に使用される。同様に、Ｄ４からＤ７でデータビッ
トは、ＲＡＳ０及びＣＡＳ４によりアクセスされ、Ｍ１
にあるパリティビットと共に使用される。Ｄ９からＤ１
２でデータビットは、ＲＡＳ０及びＣＡＳ１によりアク
セスされ、Ｍ２にあるパリティビットと共に使用され
る。Ｄ１３からＤ１７でデータビットは、ＲＡＳ０及び
ＣＡＳ５によりアクセスされ、Ｍ３にあるパリティビッ
トと共に使用される。もし、カードのこのような組み合
わせが１６ビット幅のデータ転送においてＥＣＣ動作を
提供するために使用されるならば、ＲＡＳ０及びＣＡＳ
０によってアクセスされた第２のカード上のＤ０からＤ
３でデータビットは、６つのＥＣＣビットを供給するた
めに第１のカード上にあるＭ０及びＭ１のパリティビッ
トと共に使用される。同様に、Ｄ４からＤ７でデータビ
ットは、ＲＡＳ０及びＣＡＳ４によりアクセスされ、Ｍ
２及びＭ３にあるパリティビットと共に使用される。Ｄ
９からＤ１２でデータビットは、ＲＡＳ０及びＣＡＳ１
によりアクセスされ、Ｍ０及びＭ１にあるパリティビッ
トと共に使用される。Ｄ１３からＤ１７でデータビット
は、ＲＡＳ０及びＣＡＳ５によりアクセスされ、Ｍ２及
びＭ３にあるパリティビットと共に使用される。もし、
カードのこのような組み合わせが３２ビット幅のデータ
転送においてＥＣＣ動作を提供するために使用されるな
らば、ＲＡＳ０及びＣＡＳ０によってアクセスされた第
２のカード上のＤ０からＤ３でデータビットは、７つの
ＥＣＣビットを供給するために第１のカード上にあるＭ
０からＭ２のパリティビットと共に使用される。同様
に、Ｄ４からＤ７でデータビットは、ＲＡＳ０及びＣＡ
Ｓ４によりアクセスされ、Ｍ０からＭ２にあるパリティ
ビットと共に使用される。Ｄ９からＤ１２でデータビッ
トは、ＲＡＳ０及びＣＡＳ１によりアクセスされ、Ｍ０
からＭ２にあるパリティビットと共に使用される。Ｄ１
３からＤ１７でデータビットは、ＲＡＳ０及びＣＡＳ５
によりアクセスされ、Ｍ０からＭ２でパリティビットと
共に使用される。理解されるように、Ｍ０からＭ３は、
バイト毎に１つのパリティビットを付与するようなパリ
ティ動作をしようとする場合にＤＲＡＭカード上に存在
するパリティビットである。Ｄ０からＤ１７は、そのよ
うなカードにおいて３２の利用可能なデータビットのう
ちの１６（Ｄ８は使用されていない）ビットである。Ｅ
ＣＣ機能カード（上述の記載では第２のカードと称され
る）のうちの各４ビットは、パリティカード（上述の記
載では第１のカードと称される）のうちの利用可能なパ
リティビットに組み合わせられ、８、１６及び３２ビッ
ト（１バイト、２バイト及び４バイト）幅の転送に必要
とされるＥＣＣ符号を形成する。この分析は、付加的な
利用可能なビットであるＤ１８からＤ３５について論じ
てなく、これらは、また、付加的メモリに関するＥＣＣ
発生のために同様な方式で使用される。
【００２７】もし、ＣＡＳ０及びＣＡＳ４、ＣＡＳ１及
びＣＡＳ５、ＣＡＳ２及びＣＡＳ６及びＣＡＳ３及びＣ
ＡＳ７がメモリ素子６０に外部的に接続されるならば、
メモリ素子は、パリティエラー検出を有するＲＡＭカー
ドとして動作する。これは、単一メモリ素子がパリティ
及びＥＣＣ動作の双方で使用可能とされる方法のうちの
一つである。図５のカード設計では、幾つかのデータビ
ットが外部に接続され、個々のＣＡＳ制御が４ビット動
作を可能にする。このような４ビット制御は、上述のよ
うにパリティビットに結合され、１、２または４バイト
データ幅の単一ビット訂正及び二重ビット検出のために
必要とされる５つから７つのＥＣＣビットを供給する。
【００２８】図６の設計は、より高いケイパビリティを
可能にしながら図５の設計と同様に機能する。
【００２９】当業者は、この発明に従ったメモリ素子６
０のメモリケイパビリティとＥＣＣ動作で支持されうる
記憶ロケーションの合計量との間に関係が存在すること
を認識するであろう。以下の表がこのような関係を図示
する。
【００３０】
【表１】
【表２】
【００３１】この表において、第１の列は、その行に関
するＥＣＣビット数を示し、一方、第２及び第３の列
は、単一訂正（ＳＢＣ）及び二重ビット検出（ＤＢＤ）
が実行されるか否かを区別する。最大メモリの列は、取
扱い可能な物理的メモリアドレスの最大数を示し、並び
に、ＲＭＷ（読み出し／変更／書き込み）列は、このよ
うな動作が８及び１６ビットの書き込みのために必要と
されるか否かを区別する。
【００３２】与えられたＥＣＣビット数によって、本発
明に従ってＥＣＣカードとして使用された一のメモリ素
子が提供できる最大メモリが存在する。また、ユーザは
十分柔軟にデータ幅を選択でき、これによって、最小コ
スト及び最大性能を達成できる。例えば、４メガバイト
の場合、このようなメモリ素子は、８及び１６ビットの
書き込みにおける読み出し／変更／書き込み（表中のＲ
ＭＷ）動作でもって、３２メガバイトのメモリまでを支
持するためにＥＣＣシステムで使用することができる
（表１）。同種のカードは、８及び１６ビットの書き込
み時にＲＭＷを損なうことなく、８メガバイトのメモリ
を支持するためにセットアップ可能とされる。また、こ
れらの中間として６ＥＣＣビットの選択もある。８メガ
バイトテーブルは、同様に利用可能なものを図示する。
【００３３】この発明のアプリケーションは、図７から
図１７に図示されるものである。これらの図のそれぞれ
は、図３に示されたコンピュータシステム１０の一部、
すなわち、ＢＩＣ３５及びＤＲＡＭカード６０が受け入
れられるソケットコネクタの簡略化された図を示す。図
において、幾つかのソケットコネクタは今まで示した任
意の条件に設定できエンプティとして示される。図７か
ら図１２において、１つのソケットコネクタは、ＢＩＣ
３５のメモリコントローラ機能からＲＡＳ０〜ＲＡＳ３
ラインにより供給され、また、ＥＣＣカードとしてここ
に参照されるものとして使用されるＤＲＡＭカードのた
めの結合点として機能する。そのソケットに挿入された
カードの機能は、付加的なＥＣＣビットを受信し、他の
ソケットに挿入されたカードにより受信されるパリティ
ビットと組み合わされる時に、上述のＥＣＣ機能を提供
する。ＥＣＣカードと、このようなカードが挿入された
ソケットは、他のデータのためではなく、記載されたＥ
ＣＣ機能のためのみに使用される。
【００３４】図７の例において、マシンは、２つのソケ
ット中の（図５のような）２列の４メガバイトメモリ素
子の挿入により８メガバイトのメモリで構成されてい
る。ＥＣＣカードがないので、メモリは、パリティ検出
のみの機能を果たす。
【００３５】図８において、４メガバイトメモリ素子
は、ＥＣＣソケット内に挿入され、５ビットＥＣＣで８
メガバイトのメモリの使用を可能にする。
【００３６】図９において、図８のシステムのユーザ
は、現在必要なものが１２メガバイトのメモリであるこ
と、並びに、パリティ検出で十分であることを暫定的に
決定する。このように、ユーザは、ＥＣＣソケットから
メモリ素子を取り外し、また、パリティメモリとしての
使用のために他のソケットにそれを再配置する。
【００３７】図１０は、図９のシステムのユーザがＥＣ
Ｃ動作に戻ることが可能である方法を示し、ＥＣＣソケ
ット内での８メガバイトメモリ素子（図６のような）を
使用することにより１２メガバイトの取り付けられたメ
モリのための最高性能を得ている。図１０において、図
示されたセットにおける全てのソケットは、占有され、
メモリ要求として使用されるメモリ素子の再配置の可能
性を切り開くことは変わってくるであろう。
【００３８】図１１は、このような変化を示し、そこで
は、８メガバイトメモリ素子が４メガバイトメモリ素子
の１つと切り換えられ、６ビットＥＣＣで使用されるア
クティブメモリの１６メガバイトを与える。図１２は、
次のステップを示し、そこでは、アクティブメモリが再
び１６メガバイトであり、一方、より高性能なＥＣＣが
８メガバイトＥＣＣカードの使用により達成される。
【００３９】図１３から図１７の配置は、先行する図に
おけるＥＣＣソケットとして明確にされているもののた
めに付加されているＣＡＳ４からＣＡＳ７のためのライ
ンの点で図７から図１２に見出される配置とは異なる。
これは、ここに示されるようなＥＣＣメモリとして使用
されていることに加えて、パリティメモリとして使用さ
れるソケット内に、ＤＲＡＭカードが挿入されることを
可能にする。図１３及び図１４は、一般的に、上述のよ
うに図７及び図８と類似する。しかしながら、図１５
は、パリティメモリカードとしてのＥＣＣカード（図１
４中）とされたものを再利用するための単純なソフトウ
ェアコマンドの使用を示し、それによって、メモリを１
２メガバイトに増加させる。図１６は、上述の図１１と
同種のものを示し、一方、図１７は、図１２と同種のも
のを示す。
【００４０】上述の記載を注意深く考慮することにより
理解されるように、この発明は、メモリ素子（特定アク
セスがアレー状のメモリチップに可能である）、パーソ
ナルコンピュータシステム（メモリコントローラ機能が
特定の方法でメモリ素子にアクセスし、２つの物理的メ
モリ素子間でＥＣＣデータを分配する）、並びに、パー
ソナルコンピュータシステムの動作方式（使用されるエ
ラー検出技術を変更しつつ、物理的メモリ素子が記憶ロ
ケーションから記憶ロケーションに容易に移動される）
の特定の構成を意図する。
【図面の簡単な説明】
【図１】この発明を具体化するパーソナルコンピュータ
の斜視図である。
【図２】シャーシ、カバー及びプレイナ基板を含み、こ
れらの素子の特定関係を示す図１のパーソナルコンピュ
ータの特定素子の分解斜視図である。
【図３】図１及び図２のパーソナルコンピュータの特定
部品の略図である。
【図４】ＤＲＡＭカードの形態におけるこの発明と一致
するメモリ素子の斜視図である。
【図５】図４に示されるようなカード内の１つのＤＲＡ
Ｍ配置の略図である。
【図６】図４に示されるようなカード内の他のＤＲＡＭ
配置の略図である。
【図７】ＤＲＡＭメモリの総量を可変とすると共にエラ
ー検出技術を可変とするパーソナルコンピュータの適合
を示す図１から図３のパーソナルコンピュータの部分略
図である。
【図８】ＤＲＡＭメモリの総量を可変とすると共にエラ
ー検出技術を可変とするパーソナルコンピュータの適合
を示す図１から図３のパーソナルコンピュータの部分略
図である。
【図９】ＤＲＡＭメモリの総量を可変とすると共にエラ
ー検出技術を可変とするパーソナルコンピュータの適合
を示す図１から図３のパーソナルコンピュータの部分略
図である。
【図１０】ＤＲＡＭメモリの総量を可変とすると共にエ
ラー検出技術を可変とするパーソナルコンピュータの適
合を示す図１から図３のパーソナルコンピュータの部分
略図である。
【図１１】ＤＲＡＭメモリの総量を可変とすると共にエ
ラー検出技術を可変とするパーソナルコンピュータの適
合を示す図１から図３のパーソナルコンピュータの部分
略図である。
【図１２】ＤＲＡＭメモリの総量を可変とすると共にエ
ラー検出技術を可変とするパーソナルコンピュータの適
合を示す図１から図３のパーソナルコンピュータの部分
略図である。
【図１３】ＤＲＡＭメモリの総量を可変とすると共にエ
ラー検出技術を可変とするパーソナルコンピュータの適
合を示す図１から図３のパーソナルコンピュータの部分
略図である。
【図１４】ＤＲＡＭメモリの総量を可変とすると共にエ
ラー検出技術を可変とするパーソナルコンピュータの適
合を示す図１から図３のパーソナルコンピュータの部分
略図である。
【図１５】ＤＲＡＭメモリの総量を可変とすると共にエ
ラー検出技術を可変とするパーソナルコンピュータの適
合を示す図１から図３のパーソナルコンピュータの部分
略図である。
【図１６】ＤＲＡＭメモリの総量を可変とすると共にエ
ラー検出技術を可変とするパーソナルコンピュータの適
合を示す図１から図３のパーソナルコンピュータの部分
略図である。
【図１７】ＤＲＡＭメモリの総量を可変とすると共にエ
ラー検出技術を可変とするパーソナルコンピュータの適
合を示す図１から図３のパーソナルコンピュータの部分
略図である。
【符号の説明】
３５ バスインタフェースコントローラ ３６ 揮発性ランダムアクセスメモリ ６０ ＤＲＡＭカード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミッチェル・エリック・メッドフォード アメリカ合衆国、フロリダ州デルレイビー チ、イグレットサークル 955、アパート メント302ビー

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 基板と、 上記基板上にアレー状にマウントされた複数のダイナミ
    ックランダムアクセスメモリ装置であって、上記装置
    は、上記装置に書き込まれ、記憶され、上記装置から読
    み出されたデータビットを受信及び保持するためにバン
    ク及びページ構成とされ、 上記装置に対して、また、上記装置からデータビットを
    転送するために、上記装置に接続する上記基板上の複数
    の信号導通経路と、 上記装置をパーソナルコンピュータシステムに結合する
    ために上記経路に結合されたコネクタと、 上記基板、上記経路、上記装置及び上記コネクタを格納
    する保護容器と、 上記経路及び上記装置は、上記装置のそれぞれに列アド
    レス信号のアクセスを提供すると共に、上記装置の上記
    バンクのそれぞれに行アドレス信号のアクセスを提供
    し、そこでは、上記装置に書き込まれ、記憶され、上記
    装置から読み出されたデータビットが所定のワード長、
    並びに、そのワード長の２、４または８倍の何れか選択
    された１つで扱われるからなるパーソナルコンピュータ
    システムのメモリ素子。
  2. 【請求項２】 マイクロプロセッサと、 それぞれが揮発性メモリ素子を受け入れるための複数の
    ソケットコネクタであって、上記ソケットコネクタの１
    つは、所定のワード長でデータビットを扱うためにアド
    レス決め可能な装置を有するメモリ素子への接続が可能
    とされ、上記ソケットコネクタの他のものは、所定のワ
    ード長の２、４及び８倍の何れか選択された１つでデー
    タビットを扱うためにアドレス決め可能な装置を有する
    メモリ素子への接続が可能とされ、 利用可能な揮発性メモリ素子中に、上記揮発性メモリ素
    子に書き込まれ、記憶され、また、上記揮発性メモリ素
    子から読み出されたデータの物理ロケーションを決定す
    る行及び列アドレス信号を発行するために、上記マイク
    ロプロセッサに結合されたメモリコントローラと、 上記メモリコントローラは、エラー訂正符号を表すデー
    タビットワードを上記１つのソケットコネクタに向けさ
    せ、並びに、上記１つのソケットコネクタに向けられた
    エラー訂正符号とデータ結合したデータビットワードを
    上記ソケットコネクタの他のものに向けさせるからなる
    パーソナルコンピュータシステム。
  3. 【請求項３】 高速データバスと、 上記高速データバスに直接的に結合されたマイクロプロ
    セッサと、 それぞれが揮発性メモリ素子を受け入れ、また、上記高
    速データバスに直接的に結合されている複数のソケット
    コネクタと、 上記ソケットコネクタの１つは、４ビットワードでデー
    タビットを扱うためにアドレス決め可能とされる装置を
    有するメモリ素子への接続のための構成とされ、上記ソ
    ケットコネクタの他のものは、８、１６、並びに、３２
    ビットワードの何れか選択された１つでデータビットを
    扱うためにアドレス決め可能とされる装置を有するメモ
    リ素子への接続のための構成とされ、 高速データバスと入力／出力データバスとの間の通信を
    提供するために、及び、利用可能な揮発性メモリ中に、
    上記揮発性メモリ素子に書き込まれ、記憶され、また、
    上記揮発性メモリ素子から読み出されたデータの物理ロ
    ケーションを決定する行及び列アドレス信号を発行する
    ために、上記高速データバスに直接的に結合されたバス
    インタフェースコントローラと、 上記バスインタフェースコントローラは、エラー訂正符
    号を示すデータビットワードを上記１つのソケットコネ
    クタに向けさせ、並びに、上記１つのソケットコネクタ
    に向けられたエラー訂正符号に関連するデータを示すデ
    ータビットワードを上記ソケットコネクタの他のものに
    向けさせるからなるパーソナルコンピュータシステム。
  4. 【請求項４】 マイクロプロセッサと、 それぞれが揮発性メモリ素子を受け入れる複数のソケッ
    トコネクタであって、上記ソケットコネクタの１つは、
    所定のワード長及び所定のワード長の２、４及び８倍の
    何れか選択された１つでデータビットを処理するために
    アドレス決め可能な装置を有するメモリ素子への接続の
    ためにアドレス決め可能なソフトウェア選択可能パリテ
    ィ／ＥＣＣコネクタであり、上記ソケットコネクタの他
    のものは、所定のワード長の２、４及び８倍の何れか選
    択された１つでデータビットを扱うためにアドレス決め
    可能とされる装置を有するメモリ素子への接続のために
    アドレス決め可能とされるパリティコネクタであり、 それぞれが上記複数のソケットコネクタの対応する１つ
    にマウントされる複数の揮発性メモリ素子であって、 基板と、 上記基板上にアレー状にマウントされた複数のダイナミ
    ックランダムアクセスメモリ装置であって、上記装置
    は、上記装置に書き込まれ、記憶され、また、上記装置
    から読み出されたデータビットを受信するために、バン
    ク及びページに配置され、 上記装置に対して、また、上記装置からデータビットを
    転送するために、上記装置に接続する上記基板上の複数
    の信号導通経路と、 上記装置をパーソナルコンピュータシステムに結合する
    ために上記経路に結合されたコネクタと、 上記基板、上記素子及び上記コネクタを格納する保護容
    器とを有し、 上記揮発性メモリ素子の１つは、上記１つのパリティ／
    ＥＣＣコネクタにマウントされたパリティ／ＥＣＣメモ
    リ素子であり、上記素子のそれぞれに列アドレス信号の
    アクセスを提供すると共に、上記素子の上記バンクのそ
    れぞれに行アドレス信号のアクセスを提供する上記経路
    及び上記素子を有し、そこでは、上記装置に書き込ま
    れ、記憶され、上記装置から読み出されたデータビット
    が所定のワード長、及び、所定のワード長の２、４また
    は８倍の何れか選択された１つで扱われ、 上記揮発性メモリ素子の他のそれぞれは、上記ソケット
    コネクタの上記パリティコネクタの他のものの対応する
    １つにマウントされ、上記素子の一対に列アドレス信号
    のアクセスを提供すると共に、上記素子の上記バンクの
    それぞれに行アドレス信号のアクセスを提供する上記経
    路及び上記素子を有し、そこでは、上記装置に書き込ま
    れ、記憶され、また、上記装置から読み出されたデータ
    ビットが所定のワード長の２、４または８倍の何れか選
    択された１つで扱われ、 利用可能な揮発性メモリ中に、上記揮発性メモリ素子に
    書き込まれ、記憶され、また、上記揮発性メモリ素子か
    ら読み出されたデータの物理ロケーションを決定する行
    及び列アドレス信号を発行するために、上記ソケットコ
    ネクタに結合されたバスインタフェースコントローラ
    と、 上記バスインタフェースコントローラは、エラー訂正符
    号を示すデータビットワードを上記パリティ／ＥＣＣコ
    ネクタ及び上記パリティ／ＥＣＣメモリ素子へ向けさ
    せ、並びに、上記パリティ／ＥＣＣソケットコネクタに
    向けられたエラー訂正符号に関連するデータを示すデー
    タビットワードをその中にマウントされた上記パリティ
    ソケットコネクタの１つ及びパリティメモリ素子へ向け
    させることを選択的に可能にするからなるパーソナルコ
    ンピュータシステム。
  5. 【請求項５】 マイクロプロセッサと、 それぞれが揮発性メモリ素子を受け入れるための複数の
    ソケットコスクタであり、上記ソケットコネクタの１つ
    は、第１の所定のワード長でデータビットを処理するた
    めにアドレス決め可能な素子を有するメモリ素子への接
    続のために構成されたＥＣＣコネクタであり、上記ソケ
    ットコネクタの他のものは、所定のワード長の２、４及
    び８倍の何れか選択された１つでデータビットを処理す
    るためにアドレス決め可能な素子を有するメモリ素子と
    の接続のために構成されたパリティコネクタであり、 それぞれが上記複数のソケットコネクタの対応する１つ
    にマウントされる複数の揮発性メモリ素子であって、 基板と、 上記基板上にアレー状にマウントされた複数のダイナミ
    ックランダムアクセスメモリ素子であって、上記装置
    は、上記装置に書き込まれ、記憶され、また、上記装置
    から読み出されたデータビットを受信するために、バン
    ク及びページに配置され、 上記装置に対して、また、上記装置からデータビットを
    転送するために、上記装置に接続する上記基板上の複数
    の信号導通経路と、 上記装置をパーソナルコンピュータシステムに結合する
    ために上記経路に結合されたコネクタと、 上記基板、上記素子及び上記コネクタを格納する保護容
    器とを有し、 上記揮発性メモリ素子の１つは、上記１つのパリティ／
    ＥＣＣコネクタにマウントされたパリティ／ＥＣＣメモ
    リ素子であり、上記素子のそれぞれに列アドレス信号の
    アクセスを提供すると共に、上記素子の上記バンクのそ
    れぞれに行アドレス信号のアクセスを提供する上記経路
    及び上記素子を有し、そこでは、上記装置に書き込ま
    れ、記憶され、上記装置から読み出されたデータビット
    が所定のワード長、及び、所定のワード長の２、４また
    は８倍の何れか選択された１つで扱われ、 上記揮発性メモリ素子の他のそれぞれは、上記ソケット
    コネクタの上記パリティコネクタの他のものの対応する
    １つにマウントされ、上記素子の一対に列アドレス信号
    のアクセスを提供すると共に、上記素子の上記バンクの
    それぞれに行アドレス信号のアクセスを提供する上記経
    路及び上記素子を有し、そこでは、上記装置に書き込ま
    れ、記憶され、また、上記装置から読み出されたデータ
    ビットが所定のワード長の２、４または８倍の何れか選
    択された１つで扱われ、 利用可能な揮発性メモリ中に、上記揮発性メモリ素子に
    書き込まれ、記憶され、また、上記揮発性メモリ素子か
    ら読み出されたデータの物理ロケーションを決定する行
    及び列アドレス信号を発行するために、上記ソケットコ
    ネクタに結合されたバスインタフェースコントローラ
    と、 上記バスインタフェースコントローラは、エラー訂正符
    号を示すデータビット語をその中にマウントされた上記
    ＥＣＣコネクタ及び上記ＥＣＣメモリ素子へ向けさせ、
    並びに、上記ＥＣＣコネクタに向けられたエラー訂正符
    号に関連するデータを示すデータビットワードをその中
    にマウントされた上記パリティコネクタの１つ及び上記
    パリティメモリ素子へ向けさせるからなるパーソナルコ
    ンピュータシステム。
JP4130385A 1991-06-06 1992-05-22 エラー検出機能を選択可能とするパーソナル・コンピュータ・システム及び方法 Expired - Lifetime JPH087722B2 (ja)

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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5384788A (en) * 1992-10-26 1995-01-24 Dell Usa, L.P. Apparatus and method for optimal error correcting code to parity conversion
US5668976A (en) * 1993-11-04 1997-09-16 Cirrus Logic, Inc. Error correction method and apparatus for disk drive emulator
US5452429A (en) * 1993-11-17 1995-09-19 International Business Machines Corporation Error correction code on add-on cards for writing portions of data words
US5488691A (en) * 1993-11-17 1996-01-30 International Business Machines Corporation Memory card, computer system and method of operation for differentiating the use of read-modify-write cycles in operating and initializaiton modes
US6279134B1 (en) * 1998-03-02 2001-08-21 Hitachi, Ltd. Storage device and storage subsystem for efficiently writing error correcting code
US6070262A (en) * 1997-04-04 2000-05-30 International Business Machines Corporation Reconfigurable I/O DRAM
US6119248A (en) * 1998-01-26 2000-09-12 Dell Usa L.P. Operating system notification of correctable error in computer information
US6185718B1 (en) 1998-02-27 2001-02-06 International Business Machines Corporation Memory card design with parity and ECC for non-parity and non-ECC systems
US6052818A (en) * 1998-02-27 2000-04-18 International Business Machines Corporation Method and apparatus for ECC bus protection in a computer system with non-parity memory
US7219270B1 (en) 2003-11-21 2007-05-15 Lsi Logic Corporation Device and method for using a lessened load to measure signal skew at the output of an integrated circuit
WO2006039556A2 (en) * 2004-10-02 2006-04-13 Wms Gaming Inc. Gaming device with error correcting memory
JP2006179131A (ja) * 2004-12-22 2006-07-06 Fujitsu Ltd メモリシステム及び半導体記憶装置
US8429493B2 (en) 2007-05-12 2013-04-23 Apple Inc. Memory device with internal signap processing unit
US8645811B2 (en) * 2011-10-27 2014-02-04 Dell Products L.P. System and method for selective error checking
US10116336B2 (en) * 2014-06-13 2018-10-30 Sandisk Technologies Llc Error correcting code adjustment for a data storage device
US10269422B2 (en) * 2017-09-08 2019-04-23 Cnex Labs, Inc. Storage system with data reliability mechanism and method of operation thereof
CN115061852B (zh) * 2022-08-15 2022-11-18 广东科伺智能科技有限公司 功能板卡、功能板卡的生产系统及伺服系统的使用方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01108655A (ja) * 1987-10-22 1989-04-25 Hitachi Ltd メモリシステムの読出データ誤り検出方式
JPH02137044A (ja) * 1988-11-18 1990-05-25 Pfu Ltd メモリ装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1197418A (en) * 1969-02-05 1970-07-01 Ibm Data Storage Apparatus
GB1240434A (en) * 1970-03-11 1971-07-21 Ibm Data storage apparatus
EP0162936B1 (en) * 1984-05-26 1988-08-10 HONEYWELL BULL ITALIA S.p.A. Single error correction circuit for system memory
US4730320A (en) * 1985-02-07 1988-03-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
US4819205A (en) * 1985-03-25 1989-04-04 Motorola, Inc. Memory system having memory elements independently defined as being on-line or off-line
US4980850A (en) * 1987-05-14 1990-12-25 Digital Equipment Corporation Automatic sizing memory system with multiplexed configuration signals at memory modules
US4955024A (en) * 1987-09-14 1990-09-04 Visual Information Technologies, Inc. High speed image processing computer with error correction and logging
US4873687A (en) * 1987-10-05 1989-10-10 Ibm Corporation Failing resource manager in a multiplex communication system
JP2583547B2 (ja) * 1988-01-13 1997-02-19 株式会社日立製作所 半導体メモリ
US4888773A (en) * 1988-06-15 1989-12-19 International Business Machines Corporation Smart memory card architecture and interface
US5172379A (en) * 1989-02-24 1992-12-15 Data General Corporation High performance memory system

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01108655A (ja) * 1987-10-22 1989-04-25 Hitachi Ltd メモリシステムの読出データ誤り検出方式
JPH02137044A (ja) * 1988-11-18 1990-05-25 Pfu Ltd メモリ装置

Also Published As

Publication number Publication date
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EP0517406A3 (en) 1993-09-01
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CA2065999A1 (en) 1992-12-07

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