JPH05173874A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 情報処理装置が演算オペレーションのバイト
数の２倍のバイト数のメモリインタフェースを有する場
合に、簡単な構成要素の付加によりメモリインタフェー
スの利用効率を向上させる。 【構成】 情報処理装置１がｎバイトの演算オペレーシ
ョンを行う演算回路１０を有すると共に、２ｎバイトの
メモリインタフェースを有する場合に、演算回路１０か
らのメモリ２への書き込み要求に応じ、制御回路１２
は、演算回路１０から出力されるメモリ２への書き込み
データを、出力レジスタ１１の上位ｎバイトもしくは下
位ｎバイトに配置し、メモリインタフェースを介して２
ｎバイトでメモリ２に書き込みを行えるよう制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置に関し、特
に、演算オペレーションのバイト数の２倍のバイト数の
メモリインタフェースを有する場合にメモリインタフェ
ースの利用効率を高める技術に関するものである。

【０００２】

【従来の技術】情報処理装置のメモリインタフェースお
よび演算オペレーションのバイト数は、技術の進歩およ
び情報処理の高度化の要求に応じて、２倍ずつ増えて行
くのが常になっている。

【０００３】しかし、情報処理装置の性能はメモリアク
セスの速度に依存するところが大きいので、メモリイン
タフェースのバイト数の増加が優先される傾向があり、
そのため、演算回路の演算オペレーションのバイト数と
メモリインタフェースのバイト数とが一致せず、演算オ
ペレーションのバイト数がｎバイトであるのに対してメ
モリインタフェースのバイト数が２ｎバイトとなる状況
が生じることがしばしばある。

【０００４】従来、このような場合、例えば、４バイト
の演算回路に８バイトのメモリインタフェースを接続し
た場合には、４バイトの演算結果はそのメモリアドレス
に従って８バイトのメモリインタフェースの上位もしく
は下位の４バイトに乗せてメモリに転送されていた。こ
こで、メモリアドレスに従って上位，下位を切り替える
のは、８バイトのメモリインタフェースの場合、メモリ
アドレスは８バイト単位に区分されているので、書き込
むメモリアドレスが８バイトの区分内の前半か後半かで
メモリインタフェース上に乗せる位置を変えなければな
らないからである。

【０００５】

【発明が解決しようとする課題】上述したように、従
来、演算オペレーションのバイト数の２倍のバイト数の
メモリインタフェースを有する場合にはメモリインタフ
ェースは有効に利用されていないこととなり、メモリア
クセスの高速化の利点はない。

【０００６】また、メモリインタフェースのバイト数に
合わせて演算回路の演算オペレーションのバイト数を２
倍にするとなると、回路の全面的な見直しが必要とな
り、開発工数，開発費用は膨大なものとなり、簡単には
採用することはできない。

【０００７】本発明は上記の点に鑑み提案されたもので
あり、その目的とするところは、演算オペレーションの
バイト数の２倍のバイト数のメモリインタフェースを有
する場合に、簡単な構成要素の付加によりメモリインタ
フェースの利用効率を向上させることのできる情報処理
装置を提供することにある。

【０００８】

【課題を解決するための手段】本発明は上記の目的を達
成するため、ｎバイトの演算オペレーションを行う演算
回路を有すると共に、２ｎバイトのメモリインタフェー
スを有する情報処理装置において、ｎバイトの入力と２
ｎバイトの出力を持つ出力レジスタと、演算回路から出
力されるメモリへの書き込みデータを出力レジスタの上
位ｎバイトもしくは下位ｎバイトに配置し、メモリイン
タフェースを介して２ｎバイトでメモリ書き込みを行え
るよう制御する制御回路とを備えるようにしている。

【０００９】

【作用】本発明の情報処理装置にあっては、ｎバイトの
演算オペレーションを行う演算回路を有すると共に、２
ｎバイトのメモリインタフェースを有する場合に、演算
回路からのメモリへの書き込み要求に応じ、制御回路
が、演算回路から出力されるメモリへの書き込みデータ
を、出力レジスタの上位ｎバイトもしくは下位ｎバイト
に配置し、メモリインタフェースを介して２ｎバイトで
メモリ書き込みを行えるよう制御する。

【００１０】

【実施例】以下、本発明の実施例につき図面を参照して
説明する。

【００１１】図１は本発明の情報処理装置の一実施例を
示す構成図である。

【００１２】図１において、本実施例は、情報処理装置
１とメモリ２とから構成され、情報処理装置１は演算回
路１０と出力レジスタ１１と制御回路１２とを含んでい
る。

【００１３】演算回路１０はｎバイトの演算オペレーシ
ョンを行う部分であり、演算結果をｎバイトのライン１
００に出力する。また、ライン１０３，１０２を介して
演算に必要なオペランドのデータをメモリ２から入力で
きるようになっている。

【００１４】出力レジスタ１１は演算回路１０からのメ
モリ２に書き込むデータを一時格納する部分であり、ラ
イン１００によるｎバイトの入力とライン１０１による
２ｎバイトの出力を有している。内部は、上位のｎバイ
トと下位のｎバイトとに分かれている。

【００１５】制御回路１２は演算回路１０を制御してプ
ログラム（図示せず）に従った演算動作を行わせると共
に、演算回路１０から出力されるメモリ２への書き込み
データを出力レジスタ１１の上位ｎバイトもしくは下位
ｎバイトに配置し、２ｎバイトのライン１０１，１０３
を中心としたメモリインタフェースを介して２ｎバイト
でメモリ２への書き込みを行えるよう制御する部分であ
る。

【００１６】出力レジスタ１１を制御するため、制御回
路１２は、２ｎバイトでメモリ書き込みを行うモードで
あることを指示するライン１０４の２ｎバイト書き込み
モード指示と、２ｎバイト書き込みモードにおいて演算
回路１０から出力されるｎバイトのデータを上位，下位
のいずれに配置するかを指示するライン１０５の上位／
下位指示と、ｎバイト書き込みモードにおいて演算回路
１０から出力されるｎバイトのデータを上位，下位のい
ずれに配置するかを指示するライン１０６のアドレス情
報と、演算回路１０からのｎバイトのデータの取り込み
を指示するライン１０７のセット指示とを与えるように
なっている。

【００１７】また、メモリ２に対して、ライン１０８の
書き込みアドレスと、ライン１０９の書き込み指示とを
与えるようになっている。

【００１８】なお、制御回路１２の内部には、２ｎバイ
ト書き込みモード指示を出力するフリップフロップ１３
と、上位／下位指示を出力するフリップフロップ１４と
が設けられている。

【００１９】以下、上記の実施例の動作を場合を分けて
説明する。なお、ｎ＝４として、すなわち、演算回路１
０の演算オペレーションを４バイト（３２ビット）と
し、メモリインタフェースを８バイト（６４ビット）と
して説明することにする。

【００２０】（１）４バイト書き込みモード ４バイトでメモリ２に対して書き込みを行うことがプロ
グラム等により指定されている場合、制御回路１２はフ
リップフロップ１３をリセットし、ライン１０４をノン
アクティブ（「０」）にする。

【００２１】演算回路１０は４バイトの演算結果をライ
ン１００を介して出力レジスタ１１に与え、制御回路１
２は出力レジスタ１１にライン１０６によりアドレス情
報を与えると共に、ライン１０７によりセット指示を与
える。ここで、アドレス情報が「０」の時には演算回路
１０からライン１００を介して与えられた４バイトの演
算結果は出力レジスタの上位の４バイトに設定され、
「１」の時には下位の４バイトに設定される。アドレス
情報は書き込みアドレスが８バイト単位の区分内の前半
か後半かで「０」か「１」に設定する。

【００２２】制御回路１２は出力レジスタ１１への演算
結果のセットの完了直後にメモリ２に対してライン１０
８から書き込みアドレスを与えると共に、ライン１０９
から書き込み指示を与え、出力レジスタ１１の内容をラ
イン１０１からライン１０３を介してメモリ２に書き込
む。

【００２３】（２）８バイト書き込みモードにおける昇
順のメモリ書き込み ８バイトでメモリ２に対して書き込みを行うことがプロ
グラム等により指定されている場合、制御回路１２はフ
リップフロップ１３をセットし、ライン１０４をアクテ
ィブ（「１」）にする。

【００２４】演算回路１０は４バイトの演算結果をライ
ン１００を介して出力レジスタ１１に与え、制御回路１
２は出力レジスタ１１にライン１０５により上位／下位
指示を与えると共に、ライン１０７によりセット指示を
与える。ここで、上位／下位指示が「０」の時には演算
回路１０からライン１００を介して与えられた４バイト
の演算結果は出力レジスタ１１の上位の４バイトに設定
され、「１」の時には下位の４バイトに設定される。

【００２５】ここで、演算結果をメモリに昇順で書き込
む場合、例えば、移送命令（ＭＯＶＥ命令）のように第
１オペランドを第２オペランドの位置にアドレスの小さ
い側から大きい側に向かって４バイトずつ書き込むよう
な場合には、書き込み先である第２オペランドのワード
アドレス（４バイトを１ワードとして何番目のワードか
ということで表したアドレスであり、通常のバイト単位
のアドレスを４で割った値）の最下位ビットの値を上位
／下位指示の初期値としてフリップフロップ１４に設定
しておく。すなわち、ワードアドレスの最下位ビットは
８バイト境界の場合は「０」となり、８バイト境界でな
い場合は「１」となるので、８バイト単位で転送する際
にデータが８バイト分そろったか否かの判断に使用でき
るからである。

【００２６】制御回路１２は上記のセット指示を行った
後にフリップフロップ１４を反転させる。これは、演算
回路１０から続けて出力される４バイトの演算結果を出
力レジスタ１１の反対の側に設定するためである。従っ
て、直前の演算結果が出力レジスタ１１の上位に設定さ
れた場合には次の演算結果は下位に設定され、逆に直前
が下位の場合は次は上位となる。

【００２７】また、制御回路１２はメモリ２に対してラ
イン１０８，１０９により書き込みアドレスと書き込み
指示とを与えるが、書き込み指示は４バイト書き込みモ
ードの時と異なり、出力レジスタ１１にセット指示を与
えるたびに行うのではなく、フリップフロップ１４の出
力である上位／下位指示が「０」の場合は抑止し、上位
／下位指示が「１」の場合には出力レジスタ１１にセッ
ト指示を与えてセットが完了した直後にメモリ２に対し
て書き込み指示を行う。これは、メモリに昇順に８バイ
トずつデータを書き込む場合、後半の４バイトのデータ
が出力レジスタ１１に設定された際にメモリ２にデータ
を書き込むようにするためである。なお、書き込むデー
タの最後の４バイトが８バイト境界でない場合には上記
の規則ではメモリ２への書き込み指示が出なくなってし
まう不都合があるので、その場合にはフリップフロップ
１４の状態に関係なく書き込み指示を行う。

【００２８】メモリ２にライン１０８，１０９から書き
込みアドレスおよび書き込み指示が与えられると、出力
レジスタ１１の８バイトのデータはライン１０１，１０
３を介してメモリ２に書き込まれる。

【００２９】ここで、昇順の書き込みの具体例を説明す
る。

【００３０】今、次の移送命令を実行する場合を考え
る。 ＭＯＶＥ ２４ ２０００Ｈ，４００４Ｈ

【００３１】この命令は、１６進表示でのアドレス「２
０００」から始まる２４バイトの第１オペランドのデー
タをアドレス「４００４」から始まる第２オペランドに
移送することを示すものである。

【００３２】今、８バイト書き込みモードが指定されて
いるものとすると、制御回路１２はフリップフロップ１
３の出力を「１」に設定する。

【００３３】また、制御回路１２は第２オペランドのア
ドレス「４００４」からワードアドレス「１００１」
（＝４００４÷４）を求め、それを２進表現した場合の
「０００１０００００００００００１」の最下位ビット
である「１」をフリップフロップ１４の初期値として設
定する。

【００３４】次いで、制御回路１２は図示しない読み込
みの指示をメモリ２に与え、演算回路１０はメモリ２か
らライン１０３，１０２を介して４バイト単位で第１オ
ペランドのデータを読み込み、読み込む毎にライン１０
０から出力レジスタ１１に４バイトのデータを出力す
る。今の例では２４バイトの移送を行うので、６（＝２
４÷４）回の読み込みおよび出力を行う。なお、４バイ
ト単位で読み込むといっても、メモリインタフェースは
８バイトなので、メモリ２からは８バイト単位でデータ
の読み込みが行われ、その中から４バイトずつ演算回路
１０が取り込むことになる。

【００３５】演算回路１０が１回目のデータを出力レジ
スタ１１に出力すると、この時点で制御回路１２からの
ライン１０５の上位／下位指示は初期値の「１」である
ため、演算回路１０のデータはライン１０７のセット指
示により出力レジスタ１１の下位の４バイトに設定され
る。また、この時点では出力レジスタ１１の上位の４バ
イトにはデータは設定されていないが、ライン１０５の
上位／下位指示が「１」であるため、制御回路１２はメ
モリ２に対してもライン１０９から書き込み指示を行
い、出力レジスタ１１のデータがメモリ２に書き込まれ
る。

【００３６】演算回路１０が２回目のデータを出力レジ
スタ１１に出力すると、制御回路１２からの上位／下位
指示は反転して「０」となっているので、演算回路１０
の出力データは出力レジスタ１１の上位の４バイトに設
定される。この場合はメモリ２への書き込み指示は抑止
される。

【００３７】演算回路１０が３回目のデータを出力レジ
スタ１１に出力すると、制御回路１２からの上位／下位
指示は反転して「１」となっているので、演算回路１０
の出力データは出力レジスタ１１の下位の４バイトに設
定され、同時に制御回路１２はメモリ２に対してもライ
ン１０９から書き込み指示を行い、出力レジスタ１１の
８バイトのデータがメモリ２に書き込まれる。

【００３８】４回目，５回目はそれぞれ２回目，３回目
と同様の動作となる。

【００３９】演算回路１０が６回目のデータを出力レジ
スタ１１に出力すると、制御回路１２からの上位／下位
指示は反転して「０」となっているので、出力レジスタ
１１の上位の４バイトに設定される。上位／下位指示が
「０」の場合は原則としてメモリ２への書き込み指示は
抑止されるが、この場合は最後のデータなので、制御回
路１２はメモリ２に対してもライン１０９から書き込み
指示を行い、出力レジスタ１１のデータがメモリ２に書
き込まれる。

【００４０】（３）８バイト書き込みモードにおける降
順のメモリ書き込み ８バイトでメモリ２に対して書き込みを行うことがプロ
グラム等により指定されている場合、制御回路１２はフ
リップフロップ１３をセットし、ライン１０４をアクテ
ィブ（「１」）にする。

【００４１】演算回路１０は４バイトの演算結果をライ
ン１００を介して出力レジスタ１１に与え、制御回路１
２は出力レジスタ１１にライン１０５により上位／下位
指示を与えると共に、ライン１０７によりセット指示を
与える。ここで、上位／下位指示が「０」の時には演算
回路１０からライン１００を介して与えられた４バイト
の演算結果は出力レジスタの上位の４バイトに設定さ
れ、「１」の時には下位の４バイトに設定される。

【００４２】ここで、演算結果をメモリに降順で書き込
む場合、例えば、１０進命令のように第１オペランドと
第２オペランドとを演算して結果を第２オペランドの位
置にアドレスの大きい側から小さい側に向かって４バイ
トずつ書き込むような場合には、書き込み先である第２
オペランドの先頭アドレスに第２オペランドのレングス
（実際のバイト長より１少ない数）を加えて求めた後尾
アドレスのワードアドレスの最下位ビットの値を上位／
下位指示の初期値としてフリップフロップ１４に設定し
ておく。後尾アドレスが８バイト境界の場合、その値は
「１」となる。

【００４３】制御回路１２は上記のセット指示を行った
後にフリップフロップ１４を反転させる。

【００４４】また、制御回路１２はメモリ２に対してラ
イン１０８により書き込みアドレスを与えると共に、ラ
イン１０９による書き込み指示は、フリップフロップ１
４の出力である上位／下位指示が「１」の場合は抑止
し、上位／下位指示が「０」の場合には出力レジスタ１
１にセット指示を与えてセットが完了した直後に行う。
これは、メモリに降順に８バイトずつデータを書き込む
場合、前半の４バイトのデータが出力レジスタ１１に設
定された際にメモリ２にデータを書き込むようにするた
めである。なお、書き込むデータの最後の４バイトが８
バイト境界でない場合には上記の規則ではメモリ２への
書き込み指示が出なくなってしまう不都合があるので、
その場合にはフリップフロップ１４の状態に関係なく書
き込み指示を行う。

【００４５】メモリ２にライン１０８，１０９から書き
込みアドレスおよび書き込み指示が与えられると、出力
レジスタ１１の８バイトのデータはライン１０１，１０
３を介してメモリ２に書き込まれる。

【００４６】

【発明の効果】以上説明したように、本発明の情報処理
装置にあっては、出力レジスタと制御回路の簡単な構成
変更により２回のｎバイトの演算結果を１回の２ｎバイ
トのデータにしてメモリに書き込むようにすることで、
演算オペレーションのバイト数の２倍のバイト数のメモ
リインタフェースを有する場合であっても、メモリイン
タフェースのバイト幅を有効に利用することができ、メ
モリへの書き込み回数の削減によるメモリアクセスの高
速化によって性能向上を図ることができるという効果が
ある。

【図面の簡単な説明】

【図１】本発明の情報処理装置の一実施例を示す構成図
である。

【符号の説明】

１…………………情報処理装置 １０………………演算回路 １１………………出力レジスタ １２………………制御回路 １３，１４………フリップフロップ １００〜１０９…ライン ２…………………メモリ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ｎバイトの演算オペレーションを行う演
   算回路を有すると共に、２ｎバイトのメモリインタフェ
   ースを有する情報処理装置において、 ｎバイトの入力と２ｎバイトの出力を持つ出力レジスタ
   と、 演算回路から出力されるメモリへの書き込みデータを出
   力レジスタの上位ｎバイトもしくは下位ｎバイトに配置
   し、メモリインタフェースを介して２ｎバイトでメモリ
   書き込みを行えるよう制御する制御回路とを備えたこと
   を特徴とする情報処理装置。
2. 【請求項２】 制御回路は、 出力レジスタに対して、２ｎバイトでメモリ書き込みを
   行うモードであることを指示する２ｎバイト書き込みモ
   ード指示と、２ｎバイト書き込みモードにおいて演算回
   路から出力されるｎバイトのデータを上位，下位のいず
   れに配置するかを指示する上位／下位指示と、ｎバイト
   書き込みモードにおいて演算回路から出力されるｎバイ
   トのデータを上位，下位のいずれに配置するかを指示す
   るアドレス情報と、演算回路からのｎバイトのデータの
   取り込みを指示するセット指示とを与え、 メモリに対して、書き込みアドレスと書き込み指示とを
   与えることを特徴とした請求項１記載の情報処理装置。
3. 【請求項３】 制御回路は、２ｎバイト書き込みモード
   指示を出力する第１のフリップフロップと、上位／下位
   指示を出力する第２のフリップフロップとを備えたこと
   を特徴とする請求項２記載の情報処理装置。