JPH05167409A - 電気負荷の駆動回路 - Google Patents
電気負荷の駆動回路Info
- Publication number
- JPH05167409A JPH05167409A JP35015291A JP35015291A JPH05167409A JP H05167409 A JPH05167409 A JP H05167409A JP 35015291 A JP35015291 A JP 35015291A JP 35015291 A JP35015291 A JP 35015291A JP H05167409 A JPH05167409 A JP H05167409A
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- Japan
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- power control
- reset
- signal
- drive circuit
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Abstract
(57)【要約】
【目的】 各電力制御素子および周辺素子の特性のばら
つき、および実装回路パターンの対称・非対称に関係な
く、各電力制御素子に均等に電力消費が配分されるよう
にする。 【構成】 制御論理回路１３への制御パルス信号１４の
立ち下がりエッジで常にカウントアップするバイナリカ
ウンタ１５の出力Ｑ1，Ｑ2，Ｑ3はバイナリデコーダ１
６の入力Ａ，Ｂ，Ｃになる。５回の制御パルス信号１４
で順次変化する出力Ｑ1，Ｑ2，Ｑ3の入力に対して、バ
イナリデコーダ１６の出力Ｙ1，Ｙ2，Ｙ3，Ｙ4はＦＥＴ
３から７を順次ＯＮにする。
つき、および実装回路パターンの対称・非対称に関係な
く、各電力制御素子に均等に電力消費が配分されるよう
にする。 【構成】 制御論理回路１３への制御パルス信号１４の
立ち下がりエッジで常にカウントアップするバイナリカ
ウンタ１５の出力Ｑ1，Ｑ2，Ｑ3はバイナリデコーダ１
６の入力Ａ，Ｂ，Ｃになる。５回の制御パルス信号１４
で順次変化する出力Ｑ1，Ｑ2，Ｑ3の入力に対して、バ
イナリデコーダ１６の出力Ｙ1，Ｙ2，Ｙ3，Ｙ4はＦＥＴ
３から７を順次ＯＮにする。
Description
【０００１】
【産業上の利用分野】本発明は、モータ、アクチュエー
タおよびランプなどの大電流の電気負荷をオンオフ制御
する駆動回路において、並列接続した電力制御素子によ
る負荷の駆動回路に関する。
タおよびランプなどの大電流の電気負荷をオンオフ制御
する駆動回路において、並列接続した電力制御素子によ
る負荷の駆動回路に関する。
【０００２】
【従来の技術】モータ、ランプ、電磁アクチュエータ等
の電気負荷の通電をオンオフ制御する際、並列接続した
複数の電力制御素子を一斉にオンオフ制御して、電力制
御素子の大容量化を図る駆動回路が一般に知られてい
る。しかしながら、並列接続された素子の１つが、他の
素子より速くターンオン、遅くターンオフすると、その
素子に出力電流が集中する。
の電気負荷の通電をオンオフ制御する際、並列接続した
複数の電力制御素子を一斉にオンオフ制御して、電力制
御素子の大容量化を図る駆動回路が一般に知られてい
る。しかしながら、並列接続された素子の１つが、他の
素子より速くターンオン、遅くターンオフすると、その
素子に出力電流が集中する。
【０００３】電気負荷の駆動回路において、その駆動回
路の放熱容器に充分な放熱効果が見込まれない時、バイ
ポーラトランジスおよび電界効果トランジスタ（ＦＥ
Ｔ）等の電力制御素子の複数個を並列接続することによ
り熱源を分散させ、等価的に放熱効果を向上させる構成
が使われて来た。この場合、各電力制御素子の消費電力
ができる限り同じにならなけらばならない。
路の放熱容器に充分な放熱効果が見込まれない時、バイ
ポーラトランジスおよび電界効果トランジスタ（ＦＥ
Ｔ）等の電力制御素子の複数個を並列接続することによ
り熱源を分散させ、等価的に放熱効果を向上させる構成
が使われて来た。この場合、各電力制御素子の消費電力
ができる限り同じにならなけらばならない。
【０００４】このためには、第１に、できる限り特性の
同じ複数の電力制御素子が必要である。ここで特性と
は、ＦＥＴの場合はゲートカットオフ電圧とドレイン・
ソース間オン抵抗をいう。また、バイポーラトランジス
タの場合は、エミッタ・コレクタ間飽和電圧と、ベース
入力電圧と、電流増幅率とをいう。
同じ複数の電力制御素子が必要である。ここで特性と
は、ＦＥＴの場合はゲートカットオフ電圧とドレイン・
ソース間オン抵抗をいう。また、バイポーラトランジス
タの場合は、エミッタ・コレクタ間飽和電圧と、ベース
入力電圧と、電流増幅率とをいう。
【０００５】第２には、各電力制御素子間の実装回路パ
ターンをできるだけ低インダクタンス化し、かつ各電力
制御素子間で実装回路パターン形状が対称であることで
ある。
ターンをできるだけ低インダクタンス化し、かつ各電力
制御素子間で実装回路パターン形状が対称であることで
ある。
【０００６】第３には、ゲート駆動回路等の周辺素子の
ばらつきも低く抑えることが必要である。
ばらつきも低く抑えることが必要である。
【０００７】以上の要求を実現させるためには、特性が
管理された高価な電力制御素子および周辺素子を使用す
る必要がある。また、各電力制御素子の配置、実装回路
パターンの形状に制約があり、小型化が困難である。
管理された高価な電力制御素子および周辺素子を使用す
る必要がある。また、各電力制御素子の配置、実装回路
パターンの形状に制約があり、小型化が困難である。
【０００８】
【発明が解決しようとする課題】各電力制御素子および
周辺素子の特性のばらつき、および実装回路パターンの
対称・非対称の関係なく、各電力制御素子に均等に電力
消費が配分されるようにした電気負荷の駆動回路を提供
することである。
周辺素子の特性のばらつき、および実装回路パターンの
対称・非対称の関係なく、各電力制御素子に均等に電力
消費が配分されるようにした電気負荷の駆動回路を提供
することである。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本発明によれば複数の並列接続した電力制御素子を
電気負荷と直列に接続するとともに、前記電力制御素子
に対しそれぞれ設けた複数のゲート駆動回路と、前記各
ゲート駆動回路に駆動パルスを順次出力する制御論理回
路とを備え、前記制御論理回路に制御パルス信号を入力
して、その制御パルス信号に応じて各電力制御素子が択
一的に順次オンオフを繰返すことを特徴とする電気負荷
の駆動回路提供される。そして、並列接続された電力制
御素子を一斉にオンオフせず順次オンオフすることによ
り前記課題は解決される。
め、本発明によれば複数の並列接続した電力制御素子を
電気負荷と直列に接続するとともに、前記電力制御素子
に対しそれぞれ設けた複数のゲート駆動回路と、前記各
ゲート駆動回路に駆動パルスを順次出力する制御論理回
路とを備え、前記制御論理回路に制御パルス信号を入力
して、その制御パルス信号に応じて各電力制御素子が択
一的に順次オンオフを繰返すことを特徴とする電気負荷
の駆動回路提供される。そして、並列接続された電力制
御素子を一斉にオンオフせず順次オンオフすることによ
り前記課題は解決される。
【００１０】
【実施例】以下図面を参照して本発明の実施例を説明す
る。図１は実施例の電気負荷の駆動回路を示す概略構成
図である。直流モータ１の一方の電極は直流電源の正極
＋Ｖに接続され、他方の電極は並列接続された電力制御
素子の一例であるＦＥＴ３から７の５つのドレインに接
続する、ＦＥＴ３から７の５つのソースは直流電源の負
極のに接地される。ＦＥＴ３から７のゲートは各ゲート
駆動回路８から１２の出力に接続し、ゲート駆動回路８
から１２の入力は制御論理回路１３のコントロール信号
出力に接続される。制御論理回路１３は直流モータ１の
制御パルス信号１４を外部よりバイナリカウンタ１５に
入力する。制御論理回路１３は、バイナリカウンタ１
５、バイナリデコーダ１６、及びＮＡＮＤゲート１７よ
りなり、図１に示す様にＮＡＮＤゲート１７の入力をバ
イナリカウンタ１５のＱ２，Ｑ３端子に接続し、ＮＡＮ
Ｄゲート１７の出力バイナリカウンタ１７のＲＥＳＥＴ
端子に接続する。なお、モータ１と逆並列にフライホー
ルダイオード２を接続してある。
る。図１は実施例の電気負荷の駆動回路を示す概略構成
図である。直流モータ１の一方の電極は直流電源の正極
＋Ｖに接続され、他方の電極は並列接続された電力制御
素子の一例であるＦＥＴ３から７の５つのドレインに接
続する、ＦＥＴ３から７の５つのソースは直流電源の負
極のに接地される。ＦＥＴ３から７のゲートは各ゲート
駆動回路８から１２の出力に接続し、ゲート駆動回路８
から１２の入力は制御論理回路１３のコントロール信号
出力に接続される。制御論理回路１３は直流モータ１の
制御パルス信号１４を外部よりバイナリカウンタ１５に
入力する。制御論理回路１３は、バイナリカウンタ１
５、バイナリデコーダ１６、及びＮＡＮＤゲート１７よ
りなり、図１に示す様にＮＡＮＤゲート１７の入力をバ
イナリカウンタ１５のＱ２，Ｑ３端子に接続し、ＮＡＮ
Ｄゲート１７の出力バイナリカウンタ１７のＲＥＳＥＴ
端子に接続する。なお、モータ１と逆並列にフライホー
ルダイオード２を接続してある。
【００１１】上記構成の電気負荷の駆動回路について図
２のタイミングチャートを参照して説明する。制御論理
回路１３への制御パルス信号１４の立ち下がりエッジで
常にカウントアップするバイナリカウンタ１５の出力Ｑ
１，Ｑ２，Ｑ３はバイナリデコーダ１６の入力Ａ，Ｂ，
Ｃになる。この時、５回の制御パルス信号１４毎にＮＡ
ＮＤゲート１７からリセットＲＥＳＥＴのワンショット
パルスが出力されるので、この度にバイナリカウンタ１
５の出力はリセットされる。５回の制御パルス信号１４
で順次変化する出力Ｑ１，Ｑ２，Ｑ３の入力に対して、
バイナリデコーダ１６の出力はリセットＲＥＳＥＴのワ
ンショットパルスがＯＮになるとＦＥＴ３から７を順次
ＯＮにする信号にかわる。このままではＦＥＴ駆動信号
が反転しているので、ゲート駆動回路８から１２で反転
増幅する。以上の動作により電力制御素子であるＦＥＴ
３から７が択一的に順次オンオフする。
２のタイミングチャートを参照して説明する。制御論理
回路１３への制御パルス信号１４の立ち下がりエッジで
常にカウントアップするバイナリカウンタ１５の出力Ｑ
１，Ｑ２，Ｑ３はバイナリデコーダ１６の入力Ａ，Ｂ，
Ｃになる。この時、５回の制御パルス信号１４毎にＮＡ
ＮＤゲート１７からリセットＲＥＳＥＴのワンショット
パルスが出力されるので、この度にバイナリカウンタ１
５の出力はリセットされる。５回の制御パルス信号１４
で順次変化する出力Ｑ１，Ｑ２，Ｑ３の入力に対して、
バイナリデコーダ１６の出力はリセットＲＥＳＥＴのワ
ンショットパルスがＯＮになるとＦＥＴ３から７を順次
ＯＮにする信号にかわる。このままではＦＥＴ駆動信号
が反転しているので、ゲート駆動回路８から１２で反転
増幅する。以上の動作により電力制御素子であるＦＥＴ
３から７が択一的に順次オンオフする。
【００１２】
【数値性能例】本発明の数値的性能例を表１に示す。本
発明の実施例においては、電界効果トランジスタ（ＦＥ
Ｔ）の損失Ｐを２０Ｗとするモータを回転させるための
駆動回路を、熱抵抗θ＝１０（℃／Ｗ）の放熱容器と、
定格４Ｗの電界効果トランジスタ５個とで構成したとこ
ろ、各電界効果トランジスタの損失Ｐは４Ｗであった。
そして、各トランジスタを放熱容器の許容温度上昇４０
℃以内に納めることができた。 比較例１は、５個の並列接続した電界効果トランジスタ
を同時にオンオフする従来の場合であり、各トランジス
タの損失分布は表１に示す通りであり、合計損失が１
４．４Ｗであった。２０Ｗの損失を生じさせると許容温
度４０℃を越えるトランジスタが生じた。比較例２は、
合計損失が２０Ｗを満たすように損失分布を考慮して電
界効果トランジスタを３個追加した従来例である。合計
損失は２０．８Ｗとなった。すなわち、電界効果トラン
ジスタの特性のばらつき（主に、ゲートスレッシホール
ド電圧のばらつき）を考えると、従来の並列駆動はトラ
ンジスタの数にかなり冗長度がいる。
発明の実施例においては、電界効果トランジスタ（ＦＥ
Ｔ）の損失Ｐを２０Ｗとするモータを回転させるための
駆動回路を、熱抵抗θ＝１０（℃／Ｗ）の放熱容器と、
定格４Ｗの電界効果トランジスタ５個とで構成したとこ
ろ、各電界効果トランジスタの損失Ｐは４Ｗであった。
そして、各トランジスタを放熱容器の許容温度上昇４０
℃以内に納めることができた。 比較例１は、５個の並列接続した電界効果トランジスタ
を同時にオンオフする従来の場合であり、各トランジス
タの損失分布は表１に示す通りであり、合計損失が１
４．４Ｗであった。２０Ｗの損失を生じさせると許容温
度４０℃を越えるトランジスタが生じた。比較例２は、
合計損失が２０Ｗを満たすように損失分布を考慮して電
界効果トランジスタを３個追加した従来例である。合計
損失は２０．８Ｗとなった。すなわち、電界効果トラン
ジスタの特性のばらつき（主に、ゲートスレッシホール
ド電圧のばらつき）を考えると、従来の並列駆動はトラ
ンジスタの数にかなり冗長度がいる。
【００１３】本発明の駆動回路は、並列駆動が困難なバ
イポーラトランジスタにも適応できる。この場合、本実
施例と同様に時間的に各バイポーラトランジスタの駆動
をずらす構成とする。
イポーラトランジスタにも適応できる。この場合、本実
施例と同様に時間的に各バイポーラトランジスタの駆動
をずらす構成とする。
【００１４】
【他の実施例】１．各電力制御素子の動作を時間的に分
散させたことは、時間的な負荷の変動が無い限り、各電
力制御素子の消費電力は均等に分散される。 ２．１個の電力制御素子で電力の消費を行った場合に比
べ、多数の電力制御素子に電力消費を分散させた場合
は、熱抵抗の大きな放熱容器が使用できるので、コスト
ダウンおよび小型化につながる。 ３．１個の電力制御素子当りの電力消費が少なくなるの
で、充分な安全係数を設けて設計が可能となる。 ４．特性を揃えるための電力制御素子の選別および特注
が必要でなくなる。場合によっては、実用品種による並
列化も可能である。 ５．電力制御素子の配置、及び実装回路パターンの設計
が大幅に自由化できる。 ６．直流モータのようにロータの位置によって負荷変動
を生じる場合は、最大回転数×極数から計算される周期
を電力制御素子の数で割った周期より充分短い周期の制
御パルス信号を入力すれば良い。
散させたことは、時間的な負荷の変動が無い限り、各電
力制御素子の消費電力は均等に分散される。 ２．１個の電力制御素子で電力の消費を行った場合に比
べ、多数の電力制御素子に電力消費を分散させた場合
は、熱抵抗の大きな放熱容器が使用できるので、コスト
ダウンおよび小型化につながる。 ３．１個の電力制御素子当りの電力消費が少なくなるの
で、充分な安全係数を設けて設計が可能となる。 ４．特性を揃えるための電力制御素子の選別および特注
が必要でなくなる。場合によっては、実用品種による並
列化も可能である。 ５．電力制御素子の配置、及び実装回路パターンの設計
が大幅に自由化できる。 ６．直流モータのようにロータの位置によって負荷変動
を生じる場合は、最大回転数×極数から計算される周期
を電力制御素子の数で割った周期より充分短い周期の制
御パルス信号を入力すれば良い。
【００１５】
【発明の効果】本発明の駆動回路は上記した構成であ
り、電力制御素子の並列接続時に、時間的に各電力制御
素子の駆動をずらすようにしているので、各電力制御素
子および周辺素子の特性のばらつき、および実装回路パ
ターンの対称・非対称に関係なく、各電力制御素子に均
等に電力消費が配分され、コストダウンおよび小型化に
つがなるという優れた効果がある。
り、電力制御素子の並列接続時に、時間的に各電力制御
素子の駆動をずらすようにしているので、各電力制御素
子および周辺素子の特性のばらつき、および実装回路パ
ターンの対称・非対称に関係なく、各電力制御素子に均
等に電力消費が配分され、コストダウンおよび小型化に
つがなるという優れた効果がある。
【００１６】
【図１】実施例の電気負荷の駆動回路を示す概略構成図
である。
である。
【図２】実施例の駆動回路のタイミングチャートであ
る。
る。
１...直流モータ、 ２...フライホイールダイオード、
３〜７...電界効果トランジスタ、 ８〜１２...ゲー
ト駆動回路、 １３...制御論理回路、 １４...制御パ
ルス信号、 １５...バイナリカウンタ、 １６...バイ
ナリデコーダ、１７...ＮＡＮＤ回路。
３〜７...電界効果トランジスタ、 ８〜１２...ゲー
ト駆動回路、 １３...制御論理回路、 １４...制御パ
ルス信号、 １５...バイナリカウンタ、 １６...バイ
ナリデコーダ、１７...ＮＡＮＤ回路。
Claims (1)
- 【請求項１】 複数の並列接続した電力制御素子を電気
負荷と直列に接続するとともに、前記電力制御素子に対
しそれぞれ設けた複数のゲート駆動回路と、前記各ゲー
ト駆動回路に駆動パルスを順次出力する制御論理回路と
を備え、前記制御論理回路に制御パルス信号を入力し
て、その制御パルス信号に応じて各電力制御素子が択一
的に順次オンオフを繰返すことを特徴とする電気負荷の
駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35015291A JPH05167409A (ja) | 1991-12-10 | 1991-12-10 | 電気負荷の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35015291A JPH05167409A (ja) | 1991-12-10 | 1991-12-10 | 電気負荷の駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05167409A true JPH05167409A (ja) | 1993-07-02 |
Family
ID=18408582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35015291A Pending JPH05167409A (ja) | 1991-12-10 | 1991-12-10 | 電気負荷の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05167409A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100619636B1 (ko) * | 2003-11-14 | 2006-09-07 | 인터실 아메리카스 인코포레이티드 | 다중전송 고전압 ｄｃ-ａｃ 드라이버 |
| JP2010279135A (ja) * | 2009-05-27 | 2010-12-09 | Toyota Motor Corp | コンバータ制御装置 |
| WO2013031763A1 (ja) * | 2011-09-01 | 2013-03-07 | 矢崎総業株式会社 | 負荷回路の制御装置 |
| EP2246971A4 (en) * | 2008-02-20 | 2017-12-27 | Yazaki Corporation | Motor load control device |
| JPWO2017221292A1 (ja) * | 2016-06-20 | 2018-09-20 | 三菱電機株式会社 | 並列駆動回路 |
-
1991
- 1991-12-10 JP JP35015291A patent/JPH05167409A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100619636B1 (ko) * | 2003-11-14 | 2006-09-07 | 인터실 아메리카스 인코포레이티드 | 다중전송 고전압 ｄｃ-ａｃ 드라이버 |
| EP2246971A4 (en) * | 2008-02-20 | 2017-12-27 | Yazaki Corporation | Motor load control device |
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| JP2013055721A (ja) * | 2011-09-01 | 2013-03-21 | Yazaki Corp | 負荷回路の制御装置 |
| CN103782517A (zh) * | 2011-09-01 | 2014-05-07 | 矢崎总业株式会社 | 负载电路的控制器 |
| EP2752952A4 (en) * | 2011-09-01 | 2015-05-06 | Yazaki Corp | DEVICE FOR CONTROLLING A LOAD CIRCUIT |
| US9130569B2 (en) | 2011-09-01 | 2015-09-08 | Yazaki Corporation | Controller for load circuit |
| JPWO2017221292A1 (ja) * | 2016-06-20 | 2018-09-20 | 三菱電機株式会社 | 並列駆動回路 |
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