JPH05158072A - 薄膜トランジスタアレイ基板 - Google Patents
薄膜トランジスタアレイ基板Info
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- JPH05158072A JPH05158072A JP32356491A JP32356491A JPH05158072A JP H05158072 A JPH05158072 A JP H05158072A JP 32356491 A JP32356491 A JP 32356491A JP 32356491 A JP32356491 A JP 32356491A JP H05158072 A JPH05158072 A JP H05158072A
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- gate wiring
- gate
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Abstract
(57)【要約】
【目的】 液晶表示パネルの大型化にかかる上記の問題
を解決すべくなされるもので、ゲート電極材料をアルミ
ニウムにした場合に発生する電極表面の凹凸を抑えるこ
とのできる薄膜トランジスタアレイ基板を提供する。 【構成】 ゲート電極母線３を２層で配線し、先に形成
する第１のゲート配線層２１をアルミニウムを含む低抵
抗層で形成し、次に形成する第２のゲート配線層２２に
より第１のゲート配線層２１を完全に被覆することによ
り、熱プロセス、プラズマプロセスを経過しても凹凸を
生じることがないようにする。
を解決すべくなされるもので、ゲート電極材料をアルミ
ニウムにした場合に発生する電極表面の凹凸を抑えるこ
とのできる薄膜トランジスタアレイ基板を提供する。 【構成】 ゲート電極母線３を２層で配線し、先に形成
する第１のゲート配線層２１をアルミニウムを含む低抵
抗層で形成し、次に形成する第２のゲート配線層２２に
より第１のゲート配線層２１を完全に被覆することによ
り、熱プロセス、プラズマプロセスを経過しても凹凸を
生じることがないようにする。
Description
【０００１】
【産業上の利用分野】本発明は液晶ディスプレー用基板
などのアクティブマトリックス型表示基板に用いられる
薄膜トランジスタアレイ基板に関する。
などのアクティブマトリックス型表示基板に用いられる
薄膜トランジスタアレイ基板に関する。
【０００２】
【従来の技術】薄膜トランジスタ（以下ＴＦＴと略す）
を用いたアクティブマトリックス型表示基板を採用した
ディスプレーは、単純マトリックス型表示装置に比べて
高い画質が得られるため、盛んに研究されている。ＴＦ
Ｔを用いたアクティブマトリックス型表示装置は、図９
に示すように、透光性基板１に形成されたソース（また
はドレーン）電極母線２、ゲート電極母線３、ＴＦＴ部
４および絵素電極５と、対向電極６を有する対向基板７
とから構成されており、透光性基板１と対向基板７の間
に液晶が封入される。なお、図９における８はソース
（またはドレーン）電極、９はゲート電極、１０はドレ
ーン（またはソース）電極である。
を用いたアクティブマトリックス型表示基板を採用した
ディスプレーは、単純マトリックス型表示装置に比べて
高い画質が得られるため、盛んに研究されている。ＴＦ
Ｔを用いたアクティブマトリックス型表示装置は、図９
に示すように、透光性基板１に形成されたソース（また
はドレーン）電極母線２、ゲート電極母線３、ＴＦＴ部
４および絵素電極５と、対向電極６を有する対向基板７
とから構成されており、透光性基板１と対向基板７の間
に液晶が封入される。なお、図９における８はソース
（またはドレーン）電極、９はゲート電極、１０はドレ
ーン（またはソース）電極である。
【０００３】アクティブマトリックス型液晶表示基板の
駆動方法について説明する。図１０にアクティブマトリ
ックス型液晶表示基板の等価回路を示す。映像信号はソ
ース（あるいはドレーン）電極母線２からなるラインＡ
（Ａ1，Ａ2 ，…，Ａn ）に加えられる。このラインＡ
には走査ラインＢ（Ｂ1 ，Ｂ2 ，…，Ｂm ）との交差点
にあるＴＦＴ部４（Ｑ11，Ｑ12，…，Ｑ1m，Ｑ21，
Ｑ22，…，Ｑ2m，…，Ｑn1，Ｑn2，…，Ｑnm）のソース
（あるいはドレーン）電極８が接続されている。さらに
ゲート電極母線３からなる走査ラインＢには図１０に示
すごとくＴＦＴ部４のゲート電極９が接続されている。
ＴＦＴ部４のドレイン（ソース）電極１０は液晶セルを
通して対向電極６に通じている。走査ラインＢに駆動パ
ルスΦ1 ，Φ2 ，…Φm が順次ゲート電極９に印加され
てＴＦＴ部４がオン状態となり、ソース電極８を通じて
それぞれの絵素電極５に映像信号が書き込まれる。この
状態は次のフィールドで走査パルスがＴＦＴ部４のゲー
ト電極９に印加されるまで保持される。このようにして
テレビ画像の表示が行われる。
駆動方法について説明する。図１０にアクティブマトリ
ックス型液晶表示基板の等価回路を示す。映像信号はソ
ース（あるいはドレーン）電極母線２からなるラインＡ
（Ａ1，Ａ2 ，…，Ａn ）に加えられる。このラインＡ
には走査ラインＢ（Ｂ1 ，Ｂ2 ，…，Ｂm ）との交差点
にあるＴＦＴ部４（Ｑ11，Ｑ12，…，Ｑ1m，Ｑ21，
Ｑ22，…，Ｑ2m，…，Ｑn1，Ｑn2，…，Ｑnm）のソース
（あるいはドレーン）電極８が接続されている。さらに
ゲート電極母線３からなる走査ラインＢには図１０に示
すごとくＴＦＴ部４のゲート電極９が接続されている。
ＴＦＴ部４のドレイン（ソース）電極１０は液晶セルを
通して対向電極６に通じている。走査ラインＢに駆動パ
ルスΦ1 ，Φ2 ，…Φm が順次ゲート電極９に印加され
てＴＦＴ部４がオン状態となり、ソース電極８を通じて
それぞれの絵素電極５に映像信号が書き込まれる。この
状態は次のフィールドで走査パルスがＴＦＴ部４のゲー
ト電極９に印加されるまで保持される。このようにして
テレビ画像の表示が行われる。
【０００４】次に液晶パネルのＴＦＴアレイ基板の作成
プロセスを図１１，図１３に示す断面図および図１２，
図１４，図１５に示す平面図に基づいて説明する。 (1) ガラス基板からなる透光性基板１の上にスパッタ法
でＣｒ（クロム）９Ａを厚さ１０００Åで堆積する（図
１１の（ａ）参照）。
プロセスを図１１，図１３に示す断面図および図１２，
図１４，図１５に示す平面図に基づいて説明する。 (1) ガラス基板からなる透光性基板１の上にスパッタ法
でＣｒ（クロム）９Ａを厚さ１０００Åで堆積する（図
１１の（ａ）参照）。
【０００５】(2) Ｃｒをゲート電極９の形に残すように
エッチングを施す（図１１の（ｂ）および図１２の
（ａ）参照）。 (3) 透光性基板１の上にＤＣスパッタ法で透明電極（以
下ＩＴＯと略す）層５Ａを厚さ１０００Åで堆積する
（図１１の（ｃ）参照）。
エッチングを施す（図１１の（ｂ）および図１２の
（ａ）参照）。 (3) 透光性基板１の上にＤＣスパッタ法で透明電極（以
下ＩＴＯと略す）層５Ａを厚さ１０００Åで堆積する
（図１１の（ｃ）参照）。
【０００６】(4) ＩＴＯ５Ａを絵素電極５の形に残すよ
うにエッチングを施す（図１１の（ｄ）および図１２の
（ｂ）参照）。 (5) 次にプラズマＣＶＤ法でゲート絶縁膜１１としてＳ
ｉＮｘを厚さ４０００Å、半導体層１２としてａ−Ｓｉ
層を厚さ１０００Å、オーミック層１３としてｎ+ ａ−
Ｓｉ層を厚さ５００Åで堆積する（図１１の（ｅ）参
照）。
うにエッチングを施す（図１１の（ｄ）および図１２の
（ｂ）参照）。 (5) 次にプラズマＣＶＤ法でゲート絶縁膜１１としてＳ
ｉＮｘを厚さ４０００Å、半導体層１２としてａ−Ｓｉ
層を厚さ１０００Å、オーミック層１３としてｎ+ ａ−
Ｓｉ層を厚さ５００Åで堆積する（図１１の（ｅ）参
照）。
【０００７】(6) 半導体層１２およびオーミック層１３
を図１３の（ａ）および図１４の（ａ）に示すパターン
の形に残すようにフォトリソグラフィ工程にてエッチン
グを施して、チャネル領域１２ａとなるａ−Ｓｉ島領域
を形成する。
を図１３の（ａ）および図１４の（ａ）に示すパターン
の形に残すようにフォトリソグラフィ工程にてエッチン
グを施して、チャネル領域１２ａとなるａ−Ｓｉ島領域
を形成する。
【０００８】(7) 絵素電極５とコンタクトを取るための
コンタクトホール１４をゲート絶縁膜１１に開ける（図
１３の（ｂ）および図１４の（ｂ）参照）。 (8) ＤＣスパッタ法でアルミニウム金属層１５を厚さ７
０００Åで堆積する（図１３の（ｃ）参照）。
コンタクトホール１４をゲート絶縁膜１１に開ける（図
１３の（ｂ）および図１４の（ｂ）参照）。 (8) ＤＣスパッタ法でアルミニウム金属層１５を厚さ７
０００Åで堆積する（図１３の（ｃ）参照）。
【０００９】(9) アルミニウム金属層１５を、ソース
（またはドレーン）電極８の形状、およびドレーン（ま
たはソース）電極１０の形状に選択エッチングして形成
した後、チャネル上のオーミック層１３をエッチング除
去する（図１３の（ｄ）および図１５参照）。
（またはドレーン）電極８の形状、およびドレーン（ま
たはソース）電極１０の形状に選択エッチングして形成
した後、チャネル上のオーミック層１３をエッチング除
去する（図１３の（ｄ）および図１５参照）。
【００１０】
【発明が解決しようとする課題】ところで、このＴＦＴ
アレイ基板を用いた液晶表示装置を大型化する場合、デ
ィスプレイのデータ信号を伝えるソース電極母線２、お
よびアドレス信号を送るゲート電極母線３が長くなり、
ソース電極８およびゲート電極９への配線抵抗が増大す
る。配線抵抗が増大した場合、データ信号あるいはアド
レス信号の波形が給電端より遠くなるにつれて変形し、
ディスプレイの表示品質を低下させる。この配線抵抗の
増大を抑えるためにゲート電極９あるいはソース電極８
の材料としては抵抗率の低いアルミニウムが用いられ
る。
アレイ基板を用いた液晶表示装置を大型化する場合、デ
ィスプレイのデータ信号を伝えるソース電極母線２、お
よびアドレス信号を送るゲート電極母線３が長くなり、
ソース電極８およびゲート電極９への配線抵抗が増大す
る。配線抵抗が増大した場合、データ信号あるいはアド
レス信号の波形が給電端より遠くなるにつれて変形し、
ディスプレイの表示品質を低下させる。この配線抵抗の
増大を抑えるためにゲート電極９あるいはソース電極８
の材料としては抵抗率の低いアルミニウムが用いられ
る。
【００１１】しかしながらゲート電極９としてアルミニ
ウムを用いた場合、その後のプロセスでの基板温度の上
昇あるいはプラズマから受ける損傷により、ゲート電極
９のアルミニウム表面の凹凸が激しくなる。この現象は
一般的にヒロックと呼ばれている（Display '91 p91
）。このアルミニウム表面の凹凸により部分的にゲー
ト絶縁膜１１の極めて薄い部分が生じ、ゲート電極９と
ソース電極８間のショートが発生する。
ウムを用いた場合、その後のプロセスでの基板温度の上
昇あるいはプラズマから受ける損傷により、ゲート電極
９のアルミニウム表面の凹凸が激しくなる。この現象は
一般的にヒロックと呼ばれている（Display '91 p91
）。このアルミニウム表面の凹凸により部分的にゲー
ト絶縁膜１１の極めて薄い部分が生じ、ゲート電極９と
ソース電極８間のショートが発生する。
【００１２】さらにゲート電極９とソース電極８の交差
部以外でも、ゲート電極９がゲート絶縁膜１１を突き抜
けて基板表面に露出した場合、液晶に対して常にＤＣ電
圧が印加されることとなり液晶パネルの表示特性に対し
て悪影響を与えることが知られている(SID90 Digest
pp408-411)。
部以外でも、ゲート電極９がゲート絶縁膜１１を突き抜
けて基板表面に露出した場合、液晶に対して常にＤＣ電
圧が印加されることとなり液晶パネルの表示特性に対し
て悪影響を与えることが知られている(SID90 Digest
pp408-411)。
【００１３】本発明は液晶表示パネルの大型化にかかる
上記の問題を解決すべくなされるものであり、ゲート電
極材料をアルミニウムにした場合に発生する電極表面の
凹凸を抑えることのできる薄膜トランジスタアレイ基板
を提供することを目的とするものである。
上記の問題を解決すべくなされるものであり、ゲート電
極材料をアルミニウムにした場合に発生する電極表面の
凹凸を抑えることのできる薄膜トランジスタアレイ基板
を提供することを目的とするものである。
【００１４】
【課題を解決するための手段】上記問題を解決するため
に本発明は、映像信号などの第１の信号を伝達するソー
スまたはドレーン電極母線と、このソースまたはドレー
ン電極母線と交差して配設されて走査信号などの第２の
信号を伝達するゲート電極母線と、前記ソースまたはド
レーン電極母線と前記ゲート電極母線との交差部に形成
された薄膜トランジスタと、前記薄膜トランジスタのド
レーンまたはソースと接続された電極とを備え、前記ゲ
ート電極母線として、アルミニウムを含む第１のゲート
配線層と、この第１のゲート配線層を被覆する第２のゲ
ート配線層とを設けたものである。
に本発明は、映像信号などの第１の信号を伝達するソー
スまたはドレーン電極母線と、このソースまたはドレー
ン電極母線と交差して配設されて走査信号などの第２の
信号を伝達するゲート電極母線と、前記ソースまたはド
レーン電極母線と前記ゲート電極母線との交差部に形成
された薄膜トランジスタと、前記薄膜トランジスタのド
レーンまたはソースと接続された電極とを備え、前記ゲ
ート電極母線として、アルミニウムを含む第１のゲート
配線層と、この第１のゲート配線層を被覆する第２のゲ
ート配線層とを設けたものである。
【００１５】
【作用】上記構成において、ゲート電極母線を２層で配
線し、第１のゲート配線層はアルミニウムを含んでいる
ため、このゲート電極母線が低抵抗となるとともに、こ
の第１のゲート配線層はクロムなどからなる第２のゲー
ト配線層により被覆されているために、その後の熱プロ
セス、プラズマプロセスを経過しても凹凸（ヒロック）
を生じることがなく、ゲート電極を平坦にできる。
線し、第１のゲート配線層はアルミニウムを含んでいる
ため、このゲート電極母線が低抵抗となるとともに、こ
の第１のゲート配線層はクロムなどからなる第２のゲー
ト配線層により被覆されているために、その後の熱プロ
セス、プラズマプロセスを経過しても凹凸（ヒロック）
を生じることがなく、ゲート電極を平坦にできる。
【００１６】
【実施例】以下、本発明の実施例を図面に基づき説明す
る。なお、従来と同じ機能のものには同符号を付す。
る。なお、従来と同じ機能のものには同符号を付す。
【００１７】図１に示すように、この薄膜トランジスタ
アレイ基板は従来のものに比べて、ゲート電極母線が２
層で配線されている点が異なっている。すなわち、アル
ミニウムの低抵抗層からなる第１のゲート配線層２１
は、クロムからなる第２のゲート配線層２２により全体
が被覆されている。
アレイ基板は従来のものに比べて、ゲート電極母線が２
層で配線されている点が異なっている。すなわち、アル
ミニウムの低抵抗層からなる第１のゲート配線層２１
は、クロムからなる第２のゲート配線層２２により全体
が被覆されている。
【００１８】図２，図４および図３，図５，図１はこの
薄膜トランジスタアレイ基板の製造工程を説明する断面
図および平面図である。 (1) ガラス基板からなる透光性基板１上にＤＣスパッタ
法でアルミニウム２１Ａを厚さ１０００Åで堆積する
（図２の（ａ）参照）。
薄膜トランジスタアレイ基板の製造工程を説明する断面
図および平面図である。 (1) ガラス基板からなる透光性基板１上にＤＣスパッタ
法でアルミニウム２１Ａを厚さ１０００Åで堆積する
（図２の（ａ）参照）。
【００１９】(2) このアルミニウム２１Ａを第１のゲー
ト配線層２１の形状となる形状に選択エッチングする
（図２の（ｂ）および図３の（ａ）参照）。 (3) 透光性基板１上にＤＣスパッタ法でＣｒ２２Ａを厚
さ１０００Åで堆積する。（図２の（ｃ）参照） (4) Ｃｒ２２Ａを第２のゲート配線層２２となるように
エッチングを施す（図２の（ｄ）参照）。
ト配線層２１の形状となる形状に選択エッチングする
（図２の（ｂ）および図３の（ａ）参照）。 (3) 透光性基板１上にＤＣスパッタ法でＣｒ２２Ａを厚
さ１０００Åで堆積する。（図２の（ｃ）参照） (4) Ｃｒ２２Ａを第２のゲート配線層２２となるように
エッチングを施す（図２の（ｄ）参照）。
【００２０】この際、第２のゲート配線層２２のパター
ンは第１のゲート配線層２１のパターンを完全にカバー
し、第１のゲート配線層２１の露出している部分がない
ようにする。
ンは第１のゲート配線層２１のパターンを完全にカバー
し、第１のゲート配線層２１の露出している部分がない
ようにする。
【００２１】(5) 透光性基板１上にＤＣスパッタ法で透
明電極層５Ａを厚さ１０００Åで堆積させる（図２の
（ｅ）参照）。 (6) 透明電極層５Ａを絵素電極５の形状となるようにエ
ッチングを施す（図２の（ｆ）および図３の（ｂ）参
照）。
明電極層５Ａを厚さ１０００Åで堆積させる（図２の
（ｅ）参照）。 (6) 透明電極層５Ａを絵素電極５の形状となるようにエ
ッチングを施す（図２の（ｆ）および図３の（ｂ）参
照）。
【００２２】(7) ゲート絶縁膜１１としてプラズマＣＶ
Ｄ法でＳｉＮｘ１４を厚さ４０００Å、連続的して半導
体層１２としてａ−Ｓｉ層を厚さ１０００Å、オーミッ
ク層１３としてｎ+ ａ−Ｓｉを厚さ５００Åで堆積する
（図４の（ａ）参照）。
Ｄ法でＳｉＮｘ１４を厚さ４０００Å、連続的して半導
体層１２としてａ−Ｓｉ層を厚さ１０００Å、オーミッ
ク層１３としてｎ+ ａ−Ｓｉを厚さ５００Åで堆積する
（図４の（ａ）参照）。
【００２３】(8) 半導体層１２およびオーミック層１３
にエッチングを施してチャネル領域１２ａとなるａ−Ｓ
ｉ島領域を形成する（図４の（ｂ）および図５の（ａ）
参照）。
にエッチングを施してチャネル領域１２ａとなるａ−Ｓ
ｉ島領域を形成する（図４の（ｂ）および図５の（ａ）
参照）。
【００２４】(9) ＴＦＴ部４と絵素電極５とのコンタク
トをとるために、コンタクトホール１４をエッチングに
より形成する（図４の（ｃ）および図５の（ｂ）参
照）。
トをとるために、コンタクトホール１４をエッチングに
より形成する（図４の（ｃ）および図５の（ｂ）参
照）。
【００２５】(10)ＤＣスパッタ法でアルミニウム金属層
１５を７０００Å堆積する（図４の（ｄ）参照）。 (11)アルミニウム金属層１５を、画像信号を伝えるソー
ス電極８の形状、および絵素電極５に信号を伝達するド
レイン電極１０の形状に選択的にエッチングした後、チ
ャネル上に残ったｎ+ ａ−Ｓｉ１６をエッチング除去す
る（図１および図４の（ｅ）参照）。
１５を７０００Å堆積する（図４の（ｄ）参照）。 (11)アルミニウム金属層１５を、画像信号を伝えるソー
ス電極８の形状、および絵素電極５に信号を伝達するド
レイン電極１０の形状に選択的にエッチングした後、チ
ャネル上に残ったｎ+ ａ−Ｓｉ１６をエッチング除去す
る（図１および図４の（ｅ）参照）。
【００２６】薄膜トランジスタアレイ基板を以上の構造
とすることにより、第１のゲート配線層２１であるアル
ミニウムは完全にＣｒ（第２のゲート電極２２）でカバ
ーされるため、その後の熱プロセス、プラズマプロセス
を経ても第１，第２のゲート配線層２１，２２上に凹凸
（ヒロック）が生じることがなく、歩留まりの高い液晶
パネル用アクティブマトリクス基板を作製することがで
きる。
とすることにより、第１のゲート配線層２１であるアル
ミニウムは完全にＣｒ（第２のゲート電極２２）でカバ
ーされるため、その後の熱プロセス、プラズマプロセス
を経ても第１，第２のゲート配線層２１，２２上に凹凸
（ヒロック）が生じることがなく、歩留まりの高い液晶
パネル用アクティブマトリクス基板を作製することがで
きる。
【００２７】なお、本実施例においては第２のゲート配
線層２２としてＣｒの場合を述べたがアルミニウムのヒ
ロックを抑えられる金属であるならば他の材料でもよ
い。本実施例ではガラス基板に対する密着強度、後プロ
セスに対する安定性を考慮してＣｒを用いたものであ
る。
線層２２としてＣｒの場合を述べたがアルミニウムのヒ
ロックを抑えられる金属であるならば他の材料でもよ
い。本実施例ではガラス基板に対する密着強度、後プロ
セスに対する安定性を考慮してＣｒを用いたものであ
る。
【００２８】図６〜図８は本発明の他の実施例を示すも
のであり、本実施例の作成プロセスは、図６の（ａ），
（ｂ），図７の（ａ），（ｂ），図８に示すように、第
１のゲート配線層３１の形状がソース電極８やチャネル
下部と交差しないように選択エッチングする点だけが異
なり、他は上記実施例と同様のプロセスである。すなわ
ち、トランジスタのチャネル下部およびゲート電極９と
ソース電極８との交差部にはアルミニウムは残さない構
成とされている。
のであり、本実施例の作成プロセスは、図６の（ａ），
（ｂ），図７の（ａ），（ｂ），図８に示すように、第
１のゲート配線層３１の形状がソース電極８やチャネル
下部と交差しないように選択エッチングする点だけが異
なり、他は上記実施例と同様のプロセスである。すなわ
ち、トランジスタのチャネル下部およびゲート電極９と
ソース電極８との交差部にはアルミニウムは残さない構
成とされている。
【００２９】本実施例の場合、上記実施例に比較してゲ
ート電極９の抵抗値は高くなるが、第１、第２のゲート
配線層３１，２２におけるクロス部の下地を単層とする
ことにより段差が低減され、ソース電極８の断線、ＴＦ
Ｔ部４での不良を防止する構造が実現される。
ート電極９の抵抗値は高くなるが、第１、第２のゲート
配線層３１，２２におけるクロス部の下地を単層とする
ことにより段差が低減され、ソース電極８の断線、ＴＦ
Ｔ部４での不良を防止する構造が実現される。
【００３０】なお、これらの実施例に示した第１のゲー
ト配線層２１，３１はアルミニウムを主成分とする低抵
抗材料であるならば他の材料でも効果は同じである。ま
た半導体材料もａ−Ｓｉに限られるものではなく、ポリ
シリコンや他の半導体材料でもよい。絵素電極５の形成
順番も半導体層１２を形成した後に作られるプロセスで
あっても本発明の主旨に反しないことは明白である。
ト配線層２１，３１はアルミニウムを主成分とする低抵
抗材料であるならば他の材料でも効果は同じである。ま
た半導体材料もａ−Ｓｉに限られるものではなく、ポリ
シリコンや他の半導体材料でもよい。絵素電極５の形成
順番も半導体層１２を形成した後に作られるプロセスで
あっても本発明の主旨に反しないことは明白である。
【００３１】
【発明の効果】以上のように本発明によれば、ゲート電
極母線として、アルミニウムを含む層で先に形成される
第１のゲート配線層と、この第１のゲート配線層を被覆
する第２のゲート配線層とを設けることによって、熱プ
ロセス、プラズマプロセスを経過しても凹凸（ヒロッ
ク）を生じることがなく、ゲート電極を平坦にできる。
これにより、液晶パネルを大型化した場合の信号の遅延
に伴う表示品質の低下を防ぐことが可能であり、かつ歩
留りの高い液晶パネルを得ることができる。
極母線として、アルミニウムを含む層で先に形成される
第１のゲート配線層と、この第１のゲート配線層を被覆
する第２のゲート配線層とを設けることによって、熱プ
ロセス、プラズマプロセスを経過しても凹凸（ヒロッ
ク）を生じることがなく、ゲート電極を平坦にできる。
これにより、液晶パネルを大型化した場合の信号の遅延
に伴う表示品質の低下を防ぐことが可能であり、かつ歩
留りの高い液晶パネルを得ることができる。
【図１】本発明の一実施例に係る薄膜トランジスタアレ
イ基板の平面図である。
イ基板の平面図である。
【図２】同薄膜トランジスタアレイ基板の製造工程を説
明する断面図である。
明する断面図である。
【図３】同薄膜トランジスタアレイ基板の製造工程を説
明する平面図である。
明する平面図である。
【図４】同薄膜トランジスタアレイ基板の製造工程を説
明する断面図である。
明する断面図である。
【図５】同薄膜トランジスタアレイ基板の製造工程を説
明する平面図である。
明する平面図である。
【図６】本発明の他の実施例に係る薄膜トランジスタア
レイ基板の製造工程を説明する平面図である。
レイ基板の製造工程を説明する平面図である。
【図７】同薄膜トランジスタアレイ基板の製造工程を説
明する平面図である。
明する平面図である。
【図８】同薄膜トランジスタアレイ基板の製造工程を説
明する平面図である。
明する平面図である。
【図９】薄膜トランジスタを用いた表示装置の斜視図で
ある。
ある。
【図１０】薄膜トランジスタ液晶パネルの等価回路であ
る。
る。
【図１１】従来の薄膜トランジスタアレイ基板の製造工
程を説明する断面図である。
程を説明する断面図である。
【図１２】同従来の薄膜トランジスタアレイ基板の製造
工程を説明する平面図である。
工程を説明する平面図である。
【図１３】同従来の薄膜トランジスタアレイ基板の製造
工程を説明する断面図である。
工程を説明する断面図である。
【図１４】同従来の薄膜トランジスタアレイ基板の製造
工程を説明する平面図である。
工程を説明する平面図である。
【図１５】同従来の薄膜トランジスタアレイ基板の製造
工程を説明する平面図である。
工程を説明する平面図である。
１ 透光性基板 ２ ソース電極母線 ３ ゲート電極母線 ４ 薄膜トランジスタ部 ５ 絵素電極 ８ ソース電極 ９ ゲート電極 １０ ドレーン電極 ２１，３１ 第１のゲート配線層 ２２ 第２のゲート配線層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ａ 8728−4Ｍ 29/784 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｇ
Claims (1)
- 【請求項１】 第１の信号を伝達するソースまたはドレ
ーン電極母線と、このソースまたはドレーン電極母線と
交差して配設されて第２の信号を伝達するゲート電極母
線と、前記ソースまたはドレーン電極母線と前記ゲート
電極母線との交差部に形成された薄膜トランジスタと、
前記薄膜トランジスタのドレーンまたはソースと接続さ
れた電極とを備え、前記ゲート電極母線として、アルミ
ニウムを含む第１のゲート配線層と、この第１のゲート
配線層を被覆してアルミニウムのヒロックを抑える第２
のゲート配線層とが設けられた薄膜トランジスタアレイ
基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32356491A JPH05158072A (ja) | 1991-12-09 | 1991-12-09 | 薄膜トランジスタアレイ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32356491A JPH05158072A (ja) | 1991-12-09 | 1991-12-09 | 薄膜トランジスタアレイ基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05158072A true JPH05158072A (ja) | 1993-06-25 |
Family
ID=18156110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32356491A Pending JPH05158072A (ja) | 1991-12-09 | 1991-12-09 | 薄膜トランジスタアレイ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05158072A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100445286B1 (ko) * | 1999-02-23 | 2004-08-21 | 샤프 가부시키가이샤 | 액정 표시 장치 및 그 제조 방법 |
| KR20160039080A (ko) * | 2014-09-30 | 2016-04-08 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 |
-
1991
- 1991-12-09 JP JP32356491A patent/JPH05158072A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100445286B1 (ko) * | 1999-02-23 | 2004-08-21 | 샤프 가부시키가이샤 | 액정 표시 장치 및 그 제조 방법 |
| KR20160039080A (ko) * | 2014-09-30 | 2016-04-08 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 |
| US9859351B2 (en) * | 2014-09-30 | 2018-01-02 | Sansung Display Co., LTD. | Organic light-emitting diode display |
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