JPH05152512A - 半導体集積回路のキヤパシタの製造方法 - Google Patents
半導体集積回路のキヤパシタの製造方法Info
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- JPH05152512A JPH05152512A JP3340240A JP34024091A JPH05152512A JP H05152512 A JPH05152512 A JP H05152512A JP 3340240 A JP3340240 A JP 3340240A JP 34024091 A JP34024091 A JP 34024091A JP H05152512 A JPH05152512 A JP H05152512A
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Landscapes
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Abstract
(57)【要約】
【目的】 寄生素子の発生を防ぐこと、平坦性を良くす
ること、及び所望の容量値を得ることが可能な半導体集
積回路のキャパシタの製造方法を提供する。 【構成】 半導体基板上のシリコン酸化膜の上に第１の
ドープトポリシリコン膜を作り、シリコン酸化膜とシリ
コン窒化膜を使用するＬＯＣＯＳ（ロコス）技術によっ
て第１のドープトポリシリコン膜を選択的に酸化する。
シリコン窒化膜とシリコン酸化膜とを除去して第１のド
ープトポリシリコン膜１４の表面に誘電体層としてのシ
リコン酸化膜１８を作る。シリコン酸化膜１８の上に第
２のドープトポリシリコン膜１９をキャパシタの上部電
極として作る。第１のドープトポリシリコン膜１４はキ
ャパシタの下部電極となる。
ること、及び所望の容量値を得ることが可能な半導体集
積回路のキャパシタの製造方法を提供する。 【構成】 半導体基板上のシリコン酸化膜の上に第１の
ドープトポリシリコン膜を作り、シリコン酸化膜とシリ
コン窒化膜を使用するＬＯＣＯＳ（ロコス）技術によっ
て第１のドープトポリシリコン膜を選択的に酸化する。
シリコン窒化膜とシリコン酸化膜とを除去して第１のド
ープトポリシリコン膜１４の表面に誘電体層としてのシ
リコン酸化膜１８を作る。シリコン酸化膜１８の上に第
２のドープトポリシリコン膜１９をキャパシタの上部電
極として作る。第１のドープトポリシリコン膜１４はキ
ャパシタの下部電極となる。
Description
【０００１】
【産業上の利用分野】本発明は、シリコン酸化膜を誘電
体層として使用する構造の半導体集積回路のキャパシタ
の製造方法に関するものである。
体層として使用する構造の半導体集積回路のキャパシタ
の製造方法に関するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来の
典型的な半導体集積回路のキャパシタ部分は図１に示す
ように、ｐ型半導体層１と、ｎ型半導体層２と、ｎ型半
導体層２に不純物拡散で形成されたｐ型半導体領域３
と、厚いシリコン酸化膜４と、ｐ型半導体領域３上に設
けられた薄いシリコン酸化膜５と、この薄いシリコン酸
化膜５の上に形成された電極導体６とから成る。一般的
には、ｐ型半導体層１がエピタキシャル成長のための基
板領域であり、ｎ型半導体層２がエピタキシャル成長層
であり、ｐ型半導体領域３がキャパシタの下部電極であ
り、薄いシリコン酸化膜５がキャパシタの誘電体層であ
り、電極導体６がキャパシタの上部電極である。
典型的な半導体集積回路のキャパシタ部分は図１に示す
ように、ｐ型半導体層１と、ｎ型半導体層２と、ｎ型半
導体層２に不純物拡散で形成されたｐ型半導体領域３
と、厚いシリコン酸化膜４と、ｐ型半導体領域３上に設
けられた薄いシリコン酸化膜５と、この薄いシリコン酸
化膜５の上に形成された電極導体６とから成る。一般的
には、ｐ型半導体層１がエピタキシャル成長のための基
板領域であり、ｎ型半導体層２がエピタキシャル成長層
であり、ｐ型半導体領域３がキャパシタの下部電極であ
り、薄いシリコン酸化膜５がキャパシタの誘電体層であ
り、電極導体６がキャパシタの上部電極である。
【０００３】図１の構造は、半導体基板にトランジス
タ、ダイオード等の回路素子を形成する工程を利用して
キャパシタを形成することができる利点を有する反面、
薄いシリコン酸化膜５が形成されてから電極導体６が形
成されるまでの間に、トランジスタ、ダイオード等の回
路素子を形成するための種々の工程が介在するために、
電極導体６を設ける直前までにキャパシタ用シリコン酸
化膜５の膜厚が変化し、このバラツキが生じ、目標容量
を有するキャパシタを得ることが困難であった。また、
下部電極としてのｐ型半導体領域３とｎ型半導体領域２
との間のｐｎ接合によって不都合な寄生素子が形成され
る場合もある。
タ、ダイオード等の回路素子を形成する工程を利用して
キャパシタを形成することができる利点を有する反面、
薄いシリコン酸化膜５が形成されてから電極導体６が形
成されるまでの間に、トランジスタ、ダイオード等の回
路素子を形成するための種々の工程が介在するために、
電極導体６を設ける直前までにキャパシタ用シリコン酸
化膜５の膜厚が変化し、このバラツキが生じ、目標容量
を有するキャパシタを得ることが困難であった。また、
下部電極としてのｐ型半導体領域３とｎ型半導体領域２
との間のｐｎ接合によって不都合な寄生素子が形成され
る場合もある。
【０００４】図１の寄生素子の問題を解決するために、
図２に示すようにシリコン半導体基板上の厚いシリコン
酸化膜４の上にキャパシタを形成する構造が知られてい
る。図２では厚いシリコン酸化膜５の上に下部電極とし
て不純物を含むポリシリコン膜即ちドープトポリシリコ
ン膜７を設け、この上にキャパシタ用の薄いシリコン酸
化膜５を設け、更に上部電極導体６を設ける。
図２に示すようにシリコン半導体基板上の厚いシリコン
酸化膜４の上にキャパシタを形成する構造が知られてい
る。図２では厚いシリコン酸化膜５の上に下部電極とし
て不純物を含むポリシリコン膜即ちドープトポリシリコ
ン膜７を設け、この上にキャパシタ用の薄いシリコン酸
化膜５を設け、更に上部電極導体６を設ける。
【０００５】しかし、図２の場合においても、薄いシリ
コン酸化膜５を形成した後に、トランジスタ、ダイオー
ド等の回路素子を形成するための工程が存在すると、シ
リコン酸化膜５の膜厚が変動し、目標とする容量を有す
るキャパシタを得ることが困難であった。
コン酸化膜５を形成した後に、トランジスタ、ダイオー
ド等の回路素子を形成するための工程が存在すると、シ
リコン酸化膜５の膜厚が変動し、目標とする容量を有す
るキャパシタを得ることが困難であった。
【０００６】図２の構造の欠点を解決するために、図３
に示すように図２の上部電極導体６をドープトポリシリ
コン膜８で形成した構造が知られている。図３の構造の
場合には、キャパシタの誘電体層として働くシリコン酸
化膜５が上下のドープトポリシリコン膜７、８で覆われ
ているので、上部のドープトポリシリコン膜８を形成し
た後にトランジスタ、ダイオード等の回路素子を形成す
るための工程があってもシリコン酸化膜５の膜厚の変動
がほとんど生じない。しかし、２つのドープトポリシリ
コン膜７、８は夫々４００ｎｍ程度の膜厚に形成しなけ
ればならないので、２つのドープトポリシリコン膜７、
８とシリコン酸化膜５とから成る３層構造部分がシリコ
ン酸化膜４から突出して表面の平坦性が悪くなり、微細
加工上不利になる。
に示すように図２の上部電極導体６をドープトポリシリ
コン膜８で形成した構造が知られている。図３の構造の
場合には、キャパシタの誘電体層として働くシリコン酸
化膜５が上下のドープトポリシリコン膜７、８で覆われ
ているので、上部のドープトポリシリコン膜８を形成し
た後にトランジスタ、ダイオード等の回路素子を形成す
るための工程があってもシリコン酸化膜５の膜厚の変動
がほとんど生じない。しかし、２つのドープトポリシリ
コン膜７、８は夫々４００ｎｍ程度の膜厚に形成しなけ
ればならないので、２つのドープトポリシリコン膜７、
８とシリコン酸化膜５とから成る３層構造部分がシリコ
ン酸化膜４から突出して表面の平坦性が悪くなり、微細
加工上不利になる。
【０００７】そこで、本発明の目的は、寄生素子の発生
を防ぐことができ、且つ容量のバラツキの発生を防ぐこ
とができ、且つ半導体基板上の平坦性を悪化させない半
導体集積回路のキャパシタの製造方法を提供することに
ある。
を防ぐことができ、且つ容量のバラツキの発生を防ぐこ
とができ、且つ半導体基板上の平坦性を悪化させない半
導体集積回路のキャパシタの製造方法を提供することに
ある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
の本発明は、半導体基板上の絶縁膜の上に第１のドープ
トポリシリコン膜を形成する工程と、前記第１のドープ
トポリシリコン膜の一部を覆うように酸化防止用マスク
を形成する工程と、前記第１のドープトポリシリコン膜
の前記マスクに覆われていない領域をシリコン酸化膜に
変換する工程と、前記マスクを除去する工程と、前記マ
スクを除去することによって露出した前記第１のドープ
トポリシリコン膜の表面にキャパシタ用シリコン酸化膜
を形成する工程と、前記キャパシタ用シリコン酸化膜の
上に第２のドープトポリシリコン膜を形成する工程とを
含むことを特徴とする半導体集積回路のキャパシタの製
造方法に係わるものである。
の本発明は、半導体基板上の絶縁膜の上に第１のドープ
トポリシリコン膜を形成する工程と、前記第１のドープ
トポリシリコン膜の一部を覆うように酸化防止用マスク
を形成する工程と、前記第１のドープトポリシリコン膜
の前記マスクに覆われていない領域をシリコン酸化膜に
変換する工程と、前記マスクを除去する工程と、前記マ
スクを除去することによって露出した前記第１のドープ
トポリシリコン膜の表面にキャパシタ用シリコン酸化膜
を形成する工程と、前記キャパシタ用シリコン酸化膜の
上に第２のドープトポリシリコン膜を形成する工程とを
含むことを特徴とする半導体集積回路のキャパシタの製
造方法に係わるものである。
【０００９】
【作用】本発明の第１及び第２のドープトポリシリコン
膜は不純物を含むために導電性を有し、キャパシタの下
部及び上部電極として作用する。第１及び第２のドープ
トポリシリコン膜の相互間のシリコン酸化膜はキャパシ
タの誘電体層として働く。このシリコン酸化膜は第１及
び第２のドープトポリシリコン膜間に配置されているの
で、その後の工程による影響を受けない。
膜は不純物を含むために導電性を有し、キャパシタの下
部及び上部電極として作用する。第１及び第２のドープ
トポリシリコン膜の相互間のシリコン酸化膜はキャパシ
タの誘電体層として働く。このシリコン酸化膜は第１及
び第２のドープトポリシリコン膜間に配置されているの
で、その後の工程による影響を受けない。
【００１０】
【実施例】次に、図４〜図９を参照して本発明の実施例
に係わる半導体集積回路のキャパシタの製造方法を説明
する。
に係わる半導体集積回路のキャパシタの製造方法を説明
する。
【００１１】まず、図４に示すようにｐ型半導体層１１
とｎ型半導体層１２とを有するシリコン半導体基板１０
を用意する。このｐ型半導体層１１及びｎ型半導体層１
２は図１と同様にエピタキシャル成長のための基板とエ
ピタキシャル成長層であり、トランジスタ、ダイオード
等の他の回路素子の作製に使用される。
とｎ型半導体層１２とを有するシリコン半導体基板１０
を用意する。このｐ型半導体層１１及びｎ型半導体層１
２は図１と同様にエピタキシャル成長のための基板とエ
ピタキシャル成長層であり、トランジスタ、ダイオード
等の他の回路素子の作製に使用される。
【００１２】次に、図４に示すようにシリコン半導体基
板１０上にシリコン酸化膜１３を形成し、更にこの上に
ＬＰＣＶＤ技術（化学気相成長技術）によって膜厚４０
０ｎｍを有するポリシリコン膜を形成し、しかる後、こ
こにＰＯＣｌ3（ｎ型不純物）を熱拡散させてｎ型の第
１のドープトポリシリコン膜１４にする。
板１０上にシリコン酸化膜１３を形成し、更にこの上に
ＬＰＣＶＤ技術（化学気相成長技術）によって膜厚４０
０ｎｍを有するポリシリコン膜を形成し、しかる後、こ
こにＰＯＣｌ3（ｎ型不純物）を熱拡散させてｎ型の第
１のドープトポリシリコン膜１４にする。
【００１３】次に、図５に示すようにキャパシタ形成予
定領域に対応させて第１のドープトポリシリコン膜１４
上に膜厚４０ｎｍのシリコン酸化膜１５と膜厚２００ｎ
ｍのシリコン窒化膜１６との積層体から成るマスクを形
成する。このマスクはドープトポリシリコン膜１４上に
非選択的にシリコン酸化膜とシリコン窒化膜とを順に形
成し、これをパターニングすることによって得る。
定領域に対応させて第１のドープトポリシリコン膜１４
上に膜厚４０ｎｍのシリコン酸化膜１５と膜厚２００ｎ
ｍのシリコン窒化膜１６との積層体から成るマスクを形
成する。このマスクはドープトポリシリコン膜１４上に
非選択的にシリコン酸化膜とシリコン窒化膜とを順に形
成し、これをパターニングすることによって得る。
【００１４】次に、周知のＬＯＣＯＳ（シリコンの局部
酸化）法により、ドープトポリシリコン膜１４を選択的
に酸化させ、ドープトポリシリコン膜１４のシリコン窒
化膜１６で覆われていない領域を図６に示すようにシリ
コン酸化膜１７に変換する。ドープトポリシリコン膜１
４が酸化されると、膜厚が図６に示すように増大する。
酸化）法により、ドープトポリシリコン膜１４を選択的
に酸化させ、ドープトポリシリコン膜１４のシリコン窒
化膜１６で覆われていない領域を図６に示すようにシリ
コン酸化膜１７に変換する。ドープトポリシリコン膜１
４が酸化されると、膜厚が図６に示すように増大する。
【００１５】次に、図６に示されているシリコン窒化膜
１６及びシリコン酸化膜１５をエッチングで除去する。
しかる後、熱酸化法によって図７に示すように第１のド
ープトポリシリコン膜１４上に新しいシリコン酸化膜１
８を形成する。このシリコン酸化膜１８は図６のドープ
トポリシリコン膜１４の一部が熱酸化されたものであ
り、キャパシタの目標容量値に対応する膜厚を有する。
１６及びシリコン酸化膜１５をエッチングで除去する。
しかる後、熱酸化法によって図７に示すように第１のド
ープトポリシリコン膜１４上に新しいシリコン酸化膜１
８を形成する。このシリコン酸化膜１８は図６のドープ
トポリシリコン膜１４の一部が熱酸化されたものであ
り、キャパシタの目標容量値に対応する膜厚を有する。
【００１６】次に、シリコン酸化膜１８を覆うようにポ
リシリコン膜を形成し、ここにイオン注入法又は熱拡散
法によって不純物を導入して図８の第２のドープトポリ
シリコン膜１９にする。
リシリコン膜を形成し、ここにイオン注入法又は熱拡散
法によって不純物を導入して図８の第２のドープトポリ
シリコン膜１９にする。
【００１７】次に、第２のドープトポリシリコン膜１９
を図９に示すようにパターニングして上部電極を得る。
を図９に示すようにパターニングして上部電極を得る。
【００１８】図９において、キャパシタは下部電極とし
ての第１のドープトポリシリコン膜１４と誘電体層とし
てのシリコン酸化膜１８と上部電極としての第２のドー
プトポリシリコン膜１９とによって構成されている。薄
いシリコン酸化膜１８は厚いシリコン酸化膜１７の凹部
の中に配設されているので、第２のドープトポリシリコ
ン膜１９の厚いシリコン酸化膜１７からの突出の高さは
図３に比べて低い。従って、平坦性が図３よりも良い。
キャパシタは絶縁性シリコン酸化膜１３の上に形成され
ているので、半導体基板１０内に寄生素子を形成しな
い。
ての第１のドープトポリシリコン膜１４と誘電体層とし
てのシリコン酸化膜１８と上部電極としての第２のドー
プトポリシリコン膜１９とによって構成されている。薄
いシリコン酸化膜１８は厚いシリコン酸化膜１７の凹部
の中に配設されているので、第２のドープトポリシリコ
ン膜１９の厚いシリコン酸化膜１７からの突出の高さは
図３に比べて低い。従って、平坦性が図３よりも良い。
キャパシタは絶縁性シリコン酸化膜１３の上に形成され
ているので、半導体基板１０内に寄生素子を形成しな
い。
【００１９】
【変形例】本発明は上述の実施例に限定されるものでな
く、変形可能なものである。例えばキャパシタの上部電
極としての第２のドープトポリシリコン膜６の上に金属
の配線導体層を延在させることができる。また、シリコ
ン酸化膜１８を熱酸化以外の方法、例えば蒸着等で形成
することができる。
く、変形可能なものである。例えばキャパシタの上部電
極としての第２のドープトポリシリコン膜６の上に金属
の配線導体層を延在させることができる。また、シリコ
ン酸化膜１８を熱酸化以外の方法、例えば蒸着等で形成
することができる。
【００２０】
【発明の効果】上述から明らかなように本発明によって
次の効果を得ることができる。 （イ） キャパシタの上部及び下部電極をドープトポリ
シリコン膜で形成しているにも拘らず、半導体基板上に
おける段差が少なく、平坦性が良い集積回路を提供する
ことができる。 （ロ） キャパシタは半導体基板内の半導体領域と無関
係に形成されているので、寄生素子が形成されない。 （ハ） キャパシタの誘電体層としてシリコン酸化膜は
第１のドープトポリシリコン膜の表面に新しく形成さ
れ、これが第２のドープトポリシリコン膜で覆われてい
るので、その後の工程の影響によるシリコン酸化膜の膜
厚の変化が生じない。
次の効果を得ることができる。 （イ） キャパシタの上部及び下部電極をドープトポリ
シリコン膜で形成しているにも拘らず、半導体基板上に
おける段差が少なく、平坦性が良い集積回路を提供する
ことができる。 （ロ） キャパシタは半導体基板内の半導体領域と無関
係に形成されているので、寄生素子が形成されない。 （ハ） キャパシタの誘電体層としてシリコン酸化膜は
第１のドープトポリシリコン膜の表面に新しく形成さ
れ、これが第２のドープトポリシリコン膜で覆われてい
るので、その後の工程の影響によるシリコン酸化膜の膜
厚の変化が生じない。
【図１】従来の半導体集積回路のキャパシタを示す断面
図である。
図である。
【図２】従来の別の半導体集積回路のキャパシタを示す
断面図である。
断面図である。
【図３】従来の更に別の半導体集積回路を示す断面図で
ある。
ある。
【図４】本発明の実施例の半導体集積回路のキャパシタ
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図５】実施例のキャパシタの製造工程を示す断面図で
ある。
ある。
【図６】実施例のキャパシタの製造工程を示す断面図で
ある。
ある。
【図７】実施例のキャパシタの製造工程を示す断面図で
ある。
ある。
【図８】実施例のキャパシタの製造工程を示す断面図で
ある。
ある。
【図９】実施例の完成したキャパシタを示す断面図であ
る。
る。
１４ 第１のドープトポリシリコン膜 １８ シリコン酸化膜 １９ 第２のドープトポリシリコン膜
Claims (1)
- 【請求項１】 半導体基板上の絶縁膜の上に第１のドー
プトポリシリコン膜を形成する工程と、 前記第１のドープトポリシリコン膜の一部を覆うように
酸化防止用マスクを形成する工程と、 前記第１のドープトポリシリコン膜の前記マスクに覆わ
れていない領域をシリコン酸化膜に変換する工程と、 前記マスクを除去する工程と、 前記マスクを除去することによって露出した前記第１の
ドープトポリシリコン膜の表面にキャパシタ用シリコン
酸化膜を形成する工程と、 前記キャパシタ用シリコン酸化膜の上に第２のドープト
ポリシリコン膜を形成する工程とを含むことを特徴とす
る半導体集積回路のキャパシタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3340240A JPH05152512A (ja) | 1991-11-29 | 1991-11-29 | 半導体集積回路のキヤパシタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3340240A JPH05152512A (ja) | 1991-11-29 | 1991-11-29 | 半導体集積回路のキヤパシタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152512A true JPH05152512A (ja) | 1993-06-18 |
Family
ID=18335044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3340240A Pending JPH05152512A (ja) | 1991-11-29 | 1991-11-29 | 半導体集積回路のキヤパシタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152512A (ja) |
-
1991
- 1991-11-29 JP JP3340240A patent/JPH05152512A/ja active Pending
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