JPH05151183A

JPH05151183A - 並列演算装置

Info

Publication number: JPH05151183A
Application number: JP3315999A
Authority: JP
Inventors: Takatoshi Kodaira; 高敏小平
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-11-29
Filing date: 1991-11-29
Publication date: 1993-06-18
Anticipated expiration: 2018-01-08
Also published as: JP3364937B2

Abstract

(57)【要約】【目的】本発明の目的は、空間的な占有体積が増大、ト
ポロジカルな情報伝送交換路経路数の急増という課題を
解決し、大規模な並列演算機構を構築しうる並列演算機
構接続装置を得ることにある。【構成】複数の演算プロセッサより構成される演算集合
体１を汎用計算機リンケイジ２を介して相互接続する。
ＰＥ間情報交換伝送路５は、並列演算集合体を構成する
各ＰＥより接続可能であり、並列演算集合体にまたがる
ＰＥ間情報交換伝送路網６は各ＰＥよりのＰＥ間情報交
換伝送路５の集合であり、ＰＥ間情報伝送機能のほかに
伝送路接続交換機能を有する。複数のプロセッサ間に、
高速近距離又は中速中距離の階層構成を有する複数の情
報伝送路を設ける。【効果】本発明によれば、大規模な並列演算機構の実現
が可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は並列処理形式，パイプラ
イン処理形式、及び並列処理形式とパイプライン処理形
式との組合わせ形式の並列演算装置に係り、特に、プロ
セッサ間のデータ伝送路の構成に着目した並列演算装置
に関する。

【０００２】

【従来の技術】プロセッサを複数用いて並列演算機構を
構成し、高速処理性を実現することにおいては、プロセ
ッサ間のデータ伝送速度および効率を向上させることが
性能向上に重要であり、また、プロセッサ間のデータ伝
送路の構造の柔軟性が演算装置の汎用性を確保するため
に重要である。プロセッサ間データ伝送速度と柔軟性向
上が強く求められている。高い処理性の実現はプロセッ
サ間のデータ伝送路の電気的特性と構造的制約に左右さ
れる。

【０００３】以上に関連するものとして、例えば、特開
平3−174646 号公報があるが、ここではシリアル伝送方
式のハードワイアリング伝送網により複数プロセッサを
接続することを採用している。

【０００４】

【発明が解決しようとする課題】従来の技術において
は、並列演算機構を構成するプロセッサの規模が拡大す
るに従い空間的な占有体積が増大するほか、トポロジカ
ルな情報伝送交換路経路数が急増する性質がある。この
ことは、高速かつ柔軟な情報伝送交換路を有する大規模
な並列演算機構を構築することが困難であることを意味
する。すなわち、解決しようとする課題は、電気的・構
造的制約下で並列演算機構を構成するプロセッサ間の高
速かつ柔軟なリンケージを実現することである。

【０００５】本発明の目的は、上記課題を解決し、大規
模な並列演算機構を構築しうる並列演算装置を得ること
にある。

【０００６】

【課題を解決するための手段】上記目的達成のために、
下記手段を採用した。

【０００７】（１）プロセッサ間の情報伝送交換路形態
を階層化し、並列演算集合体内のような近接したプロセ
ッサ群内では、交換機能つきのメモリバス直結による高
速情報伝送交換路とする一方、並列演算集合体にまたが
るような情報伝送交換路では高速シリアルデータ情報伝
送交換路を適用して、伝送速度は下がるものの伝送距離
を確保できるようにすることにより大規模な並列演算機
構を構築できるようにした。

【０００８】（２）並列演算集合体にまたがる情報伝送
交換路においても、並列演算集合体内の情報伝送交換路
と同様に交替バッファメモリを配置し、情報伝送処理と
プロセツサの演算処理間にパイプラインによる並列処理
が可能なようにした。（３）並列演算集合体にまたがる情報伝送交換路の形態
を２プロセッサ間の１対１の伝送とするだけでなく、複
数プロセッサ間にわたるシリアル伝送路を構成しうるよ
うにして複数プロセッサ間の任意の論理的なデータ伝送
路を構築可能なようにした。

【０００９】

【作用】一般に、並列演算機構を構成するプロセッサの
規模が拡大し、空間的な占有体積が増大すると、トポロ
ジカルな情報伝送交換伝送路経路数が急増する性質があ
るので、高速かつ柔軟な情報伝送交換伝送路経路を有す
る大規模な並列演算機構を構築することが本質的に困難
となる。

【００１０】本発明では、プロセッサ間の情報伝送交換
伝送路形態を階層化し、近接したプロセッサ群内では、
交換機能つきのメモリバス直結による高速情報伝送交換
伝送路とする一方、並列演算集合体にまたがるような情
報伝送交換伝送路では高速シリアルデータ伝送路を採用
して階層構造の情報交換伝送路を実現した。

【００１１】この結果、本発明によれば、電気的・構造
的制約下で並列演算機構を構成するプロセッサ間の高速
かつ柔軟なリンケージを実現することができ、大規模な
並列演算機構の実現が可能となった。

【００１２】

【実施例】本発明は並列かつパイプライン処理が可能な
処理対象に対し、その対象に最も適した構造の並列ある
いはパイプラインあるいはその双方の組合わせによる処
理（以下、「並列・パイプライン処理」と称す）機構を
提供し、高速演算を実現するものである。とくに本発明
では、プロセッサ間の情報交換ネックによる規模的制約
の解消を実現し、大規模システムの構築を可能としてい
る。また、並列演算機構としての処理能力が高いだけで
なく、対象に対応して任意に並列・パイプラインの処理
構造を変更できる点にも特徴がある。

【００１３】以下、本発明の一実施例におけるシステム
構成例を図１を用いて説明する。複数の演算プロセッサ
より構成される（１）から（ｎ）までｎ個（ｎは２以上
の自然数）の並列演算集合体１が、計算機リンケイジ２
により接続されている。計算機リンケイジ２は、複数の
計算機を相互に接続できるものであれば、汎用ネットワ
ーク，専用ネットワークのいずれでもよい。該汎用計算
機リンケイジ２を介して複数の並列演算集合体１を相互
接続することができる。ホストプロセッサ３は全ての並
列演算集合体に対し初期プログラムのローデイング、演
算パラメータおよびデータの付与、並列演算集合体内の
プロセッサエレメント(以下ＰＥと称す)間接続形態，並
列演算集合体にまたがるＰＥ間接続形態，各ＰＥ内プロ
グラム動作の指定、各並列演算集合体の動作状態の管
理、演算結果の読みだしのすべてまたはその一部を計算
機リンケイジ２を介して実施する。ビデオ端末装置４は
ホストプロセッサ３に接続されシステム全体の運用、プ
ログラム開発に関するマンマシンコミュニケーションに
使用される。ＰＥ間情報交換伝送路５は、並列演算集合
体を構成する各ＰＥより接続可能であり、主として並列
演算集合体をまたがるＰＥ間の情報交換伝送路として使
用される。並列演算集合体にまたがるＰＥ間情報交換伝
送路網６は各ＰＥよりのＰＥ間情報交換伝送路５の集合
であり、ＰＥ間情報伝送機能のほかに伝送路接続交換機
能を有する。単数または複数の並列演算集合体に対する
演算データの付与は計算機リンケイジ２あるいはＰＥ間
情報交換伝送路５を介して行なうことができる。

【００１４】図２は並列演算集合体１の内部構成例を示
した図である。ＰＥ１１((１）から（ｍ）までｍ個（ｍ
は２以上の自然数))が演算処理を担当するプロセッサで
あり、該並列演算集合体１は複数のＰＥより構成されて
いる。管理プロセッサ７は、該並列演算集合体１の全体
の動作を制御統括するものであり、一般の１６ビットあ
るいは３２ビットマイクロプロセッサを採用したマイク
ロプロセッサボードでよい。メモリ８は該管理プロセッ
サ７の処理プログラムとデータの格納、および作業領域
として使用するものである。外部インターフェイス９
は、該並列演算集合体１をホストプロセッサ３と連結す
るために使用する。同期制御部１０は並列・パイプライ
ン処理を行なう複数ＰＥ１１に対し、ＰＥ同期制御信号
線１３を介して、処理開始のタイミング制御を行なう。
該処理開始タイミングは該並列演算集合体の内部処理状
態から求められる場合と、外部同期信号線１８により外
部同期による場合がある。バススイッチ網１２は、該複
数ＰＥ１１の接続形態を任意に実現し、該並列演算集合
体内のＰＥ群に対し所望の並列・パイプライン処理構造
を実現する。接続制御部１３は処理対象のアルゴリズム
に対応して決定されたＰＥ群の接続形態を実現するよう
にバススイッチ網接続制御信号線１５を介してバススイ
ッチ網１２の内部接続状況を制御する。管理プロセッサ
バス１４は、管理プロセッサ７が処理の進行状態あるい
は外部よりの指令に基づきＰＥ群、接続制御部１３他、
バス１４に接続されている装置を制御するためのデータ
経路であり、共通のアドレスバス，データバス及び制御
信号線より構成され複数のプロセッサ，制御部，インタ
ーフェイス部を制御し情報交換することができればよ
く、広く知られている汎用のマイクロコンピュータ用入
出力バスであればいずれでもよい。並列演算集合体内Ｐ
Ｅ間インターフェイスバス１６はＰＥが相互に相手側の
メモリをメモリバスにより直接読み書きするためのメモ
リバスである。

【００１５】図３は、ＰＥ１１の内部構造である。管理
プロセッサリンケイジ２０は、管理プロセッサ７との情
報交換用であり、管理プロセッサ７が処理の進行状態あ
るいは外部よりの指令に基づきＰＥ群などを制御するた
めのデータ経路であり、共通のアドレスバス，データバ
ス及び制御信号線より構成され複数のプロセッサ制御
部，インターフェイス部を制御し情報交換することがで
きればよく、ひろく知られている汎用のマイクロコンピ
ュータ用入出力バスであればいずれでもよい。管理プロ
ツセサ７は管理プロセッサリンケイジ２０を介して、Ｐ
Ｅ処理部１９に対する処理プログラムのローデイング、
処理パラメータの設定変更，処理内容の変更制御を行な
うほか、ＰＥ処理部１９の処理結果および内部状態を得
ることができる。ＰＥ処理部１９は高速演算に適したプ
ロセッサが好ましく、例えば汎用のデイジタル信号プロ
セッサ（以下ＤＳＰと略称する）でよい。演算プロセッ
サメモリバス３１はＰＥ処理部１９が高速メモリをアク
セスするためのバスである。ＰＥ間インターフェイスバ
ス（交替バッファメモリ不付）３２は、接続されている
他のＰＥの交替バッファメモリを直接メモリアクセスす
るためのバスであり、データバスとアドレスバスより構
成されている。図３では、バス３２が２本の場合を示し
ているが、バスの本数分だけ交替バッファメモリを介し
て接続可能な他のＰＥを接続できる。ＰＥ間インターフ
ェイスバス(交替バッファメモリ付)３３は、他のＰＥよ
り自ＰＥ内の交替バッファメモリをアクセスさせること
によりＰＥ間のデータ伝送を実現させるためのものであ
る。バス３３が２本である理由はバス３２の場合と同様
である。交替バッファメモリ（１）２１、と交替バッフ
ァメモリ（２）２２は、メモリバス切り替えスイッチ２
７を経由して自ＰＥ処理部１９と他のＰＥの処理部のＰ
Ｅ間インターフェイスバス（交替バッファメモリ不付）
３２に接続される。メモリバス切り替えスイッチ２７に
はそれぞれアドレスバスとデータバスより構成されるバ
スが４組接続可能であり、２組ずつのバス群に対し、メ
モリバス切り替えスイッチ制御信号線３０の状態により
該内部接続状態を順接続と逆接続に切り替えることがで
きる。この結果、２組ある交替バッファメモリを、交替
バッファメモリの一方に前記プロセッサが情報交換用デ
ータを書き込んでいる間に、もう一方の交替バッファメ
モリの内容を情報交換伝送路経由で接続先のプロセッサ
の情報交換伝送路制御部交替バッファメモリに伝送する
第１の処理フェーズと、前記交替バッファメモリの役割
を入れ替え、前の処理フェーズでプロセッサがデータを
書き込んだ交替バッファメモリの内容を情報交換伝送路
経由で接続先のプロセッサの情報交換伝送路制御部交替
バッファメモリに伝送し前記第１の処理フェーズで情報
伝送した交替バッファメモリにプロセッサが情報交換用
データを書き込む第２の処理フェーズという処理フェー
ズ毎に切り替え接続することができる。バス３２，バス
３３によるＰＥ間接続は高速メモリをメモリバスにより
パラレル信号として直接アクセスすることが可能であ
る。すなわち、１語あたりメモリアクセスタイムと同等
乃至６倍の時間でＰＥ間の情報伝送を行なうことができ
る。メモリアクセス時間が１語当り５０ｎｓとすると、
２０ＭＷ／ｓのＰＥ間の情報伝送が可能である。

【００１６】ＰＥ間情報交換伝送路５は異なった並列演
算集合体にまたがるＰＥ間情報交換伝送路であり、伝送
路３２，３３に対比して長距離の伝送を行なうため、ビ
ットシリアル形式の光フアイバ伝送路を使用する。シリ
アル伝送変換制御部３５はＰＥ処理部１９からの制御指
令をシリアル伝送制御信号線３４で受け、交替バッファ
メモリ２３，２４のいずれか一方に格納されている情報
を読みだしビットシリアルデータに変換した後、電子−
光変換を施して伝送路５に送出する。伝送路５は極力高
速伝送が可能であることが必要であるが、同時に小型か
つ低コストであることが望ましく、たとえば汎用の時分
割多重化光シリアル伝送路を採用することができる。シ
リアル伝送変換制御部３５に接続されるメモリバス切り
替えスイッチ２８，交替バッファメモリ２３，２４の動
作はすでに述べたメモリバス切り替えスイッチ２７，交
替バッファメモリ２１，２２と同様である。伝送路５の
信号はビットシリアル伝送であるため１００Ｍｂｐｓ程
度の情報伝送が可能であり、２５ＭＢ／ｓ乃至６.２５
ＭＷ／ｓの伝送速度となる。

【００１７】以上のように、バス３２，バス３３の伝送
速度は、伝送路５の伝送速度の３倍から５倍の速度であ
り、バス３２，バス３３における情報伝送を高速伝送と
すれば、伝送路５による情報伝送は中速伝送といえる。
また、バス３２，バス３３はパラレル伝送で有るため信
号間のビット同期の問題が発生しやすく長距離伝送が困
難である反面、伝送路５の伝送はビットシリアル伝送で
あり、信号間の同期の問題が起こりにくいため、バス３
２及びバス３３に比較して長距離伝送が可能となる。

【００１８】図４は、並列演算集合体内のＰＥ間接続と
並列演算集合体にまたがるＰＥ間接続を組み合わせたシ
ステム構成例を示している。各ＰＥ１１は並列演算集合
体１内部では並列演算集合体内ＰＥ間インターフェイス
バス１６で相互接続され、並列演算集合体をまたがる場
合には、ＰＥ間情報交換伝送路５により相互接続され
る。並列演算集合体内と並列演算集合体をまたぐ場合で
は、ＰＥ間接続における情報伝送速度において後者が劣
るものの、それぞれＰＥ単位で独立にＰＥ間の接続が可
能となる。ＰＥ間接続を並列演算集合体内と並列演算集
合体外に階層化することにより、統一的な論理構造で複
数のＰＥを数量的な制限を受けずに接続することが可能
となった。実際の接続構造の設定にあたっては、より高
速なＰＥ間データ伝送が必要な場合には並列演算集合体
内の接続とし、そうでない場合には並列演算集合体にま
たがる接続にするのがよい。

【００１９】図５はＰＥ間情報交換伝送路５を用いて複
数の並列演算集合体を相互接続した例である。該ＰＥ間
情報伝送路５は並列演算集合体１を構成するＰＥ間を接
続し、図４における並列演算集合体をまたぐＰＥ間情報
を伝送する。

【００２０】図６は隣接接続された２組のＰＥの動作を
関連づけて記したものである。図６ａは、並列演算集合
体にまたがるＰＥ間接続を示し、図６ｂは並列演算集合
体内のＰＥ間接続を示している。いずれも動作を説明す
るために、直接関連のない部分については省略して記述
してある。

【００２１】ここで、並列・パイプライン処理の対象と
なる一まとまりの処理を一フェーズの処理と呼び図６ａ
の場合について以下記述する。なおここで言う「フェー
ズ」は図３におけるフェーズと同一の定義である。フェ
ーズ１の処理では、演算プロセッサ（ａ）１９は交替バ
ッファメモリ（ａ−４−１）２５に接続されており演算
結果を格納することができる。バススイッチ網６の論理
的動作を接続された２組のＰＥ間に着目してみると、デ
ータ送信側ＰＥでは、データ伝送形態をパレレルからシ
リアルへ変換し、さらに電子的信号から光学的信号に変
換して光ファイバーに送出する。一方、データ受信側Ｐ
Ｅでは送信側の逆変換をするので、論理的には図６ａの
ように直結ラインとして単純化できる。フェーズ１終了
によりメモリバス切り替えスイッチ２９が切り替わり、
フェーズ２の処理では、交替バッファメモリ（ａ−４−
２）２６が演算プロセッサ（ａ）１９に接続され演算結
果の格納と必要に応じ作業領域として使用される。フェ
ーズ１で交替バッファメモリ２５に格納されたデータは
フェーズ２では演算プロセッサ（ａ）１９より切り離さ
れ、バススイッチ網６を経由して接続先のＰＥの受信用
交替バッファメモリ（ｂ−３−２）３８にシリアル伝送
される。このシリアル伝送はフェーズ２に実施される。
フェーズ２では演算プロセッサ（ｂ）３６が交替バッフ
ァメモリ（ｂ−３−１）３７に接続されているが、フェ
ーズ３ではメモリバス切り替えスイッチ３９が切り替わ
り、交替バッファメモリ（ｂ−３−２）３８が演算プロ
セッサ（ｂ）３６に接続されるので、フェーズ１に演算
プロセッサ（ａ）１９が処理した結果を用いて演算プロ
セッサ（ｂ）３６の処理が実施できる。以下、交替バッ
ファメモリ２５，２６，３７，３９をメモリバス切り替
えスイッチ２９，３９を用いて処理フェーズ毎に切り替
えることにより、隣接して接続された２つのＰＥはパイ
プライン演算をすることができる。交替バッファメモリ
２３，２４，４０，４１およびメモリバス切り替えスイ
ッチ２８，４２も接続先のＰＥに対して同様にパイプラ
イン処理を実施するために使用される。処理フェーズの
切り替えは外部同期信号線１８により同期して実施され
る。

【００２２】以上に述べた図６ａの動作をタイムチャー
トで示したものが図７である。図中の演算（ａ）のａ−
１よりバッファ（ａ−４−１）のａ−１−ｄにいたる部
分の矢印は信号の立ち上がり、あるいは立ち下がりの因
果関係を示す。以下、図７における上から下への矢印
は、同様に信号変化事象間の因果関係を示すものであ
る。横方向の左から右への矢印は時間軸を表わす。図８
においても矢印は図７と同様の意味で使用している。

【００２３】つぎに、図６ｂについて説明する。図６ｂ
は、並列演算集合体内のＰＥ間接続であり近距離である
ので、シリアル伝送を経ることなく演算プロセッサ(ｂ)
３６は接続先ＰＥの交替バッファメモリ２１，２２をメ
モリバスでアクセスすることができる点が図６ａの場合
と異なっている。フェーズ１の処理では、演算プロセッ
サ（ａ）１９は交替バッファメモリ（ａ−１−１）２１
に接続されており演算結果を格納することができる。バ
ススイッチ網１２の論理的動作を接続された２組のＰＥ
間に着目してみると図６ｂのように単純化できる。フェ
ーズ１終了によりメモリバス切り替えスイッチ２７が切
り替わり、フェーズ２の処理では、交替バッファメモリ
（ａ−１−１）２１が演算プロセッサ（ｂ）３６に接続
され、交替バッファメモリ（ａ−１−２）２２が演算プ
ロセッサ（ａ）１９に接続される。フェーズ１の演算結
果は交替バッファメモリ（ａ−１−１）２１に格納され
たままフェーズ２では演算プロセッサ（ｂ）３６がアク
セス可能となり、演算プロセッサ（ｂ）３６はその内容
に従って次の段階の処理をパイプラインで実施すること
ができる。フェーズ２ではこの間、演算プロセッサ
（ａ）１９がフェーズ１の次の演算を実施しその結果を
交替バッファメモリ（ａ−１−１）２１に格納してい
る。

【００２４】演算プロセッサ（ｂ）３６，交替バッファ
メモリ（ｂ−１−１）４３，交替バッファメモリ（ｂ−
１−２）４４，メモリバス切り替えスイッチ４５はそれ
ぞれ、演算プロセッサ（ａ）１９，交替バッファメモリ
（ａ−１−１）２１，交替バッファメモリ（ａ−１−
２）２２，メモリバス切り替えスイッチ２７と同様な動
作をする隣接ＰＥの構成部分である。処理フェーズの切
り替えはＰＥ同期制御信号線１７により同期して実施さ
れる。

【００２５】図８は、図６ｂの動作をタイムチャートで
記したものである。

【００２６】さて、以下の図９から図１３までは、図１
における並列演算集合体にまたがるＰＥ間情報交換伝送
路網６の実現方法を説明したものである。

【００２７】図９は、手動操作による接続切り替え盤に
よる実現方法である。ＰＥ間の接続は必ず１対１であ
り、かつ一方向性であるとすると、ＰＥ間情報伝送路５
は入力側であるＰＥ間情報交換伝送路入力部４６とＰＥ
間情報交換伝送路入力部４７の２グループに分割するこ
とができて、その間の接続を任意に切り替えることがで
きるＰＥ間情報交換伝送路網スイッチボード部４８を設
けることができる。図９ａは論理的な接続を示し、図９
ｂは具体的な実現例を示している。ＰＥ間情報交換伝送
路網スイッチボード入力側５２は図９ａのＰＥ間情報交
換伝送路入力部４６に対応し、ＰＥ間情報交換伝送路網
スイッチボード出力側５３は図９ａのＰＥ間情報交換伝
送路出力部４７に対応する。光フアイバーコネクタ受け
部５１はＰＥ間情報交換伝送路網スイッチボード出力側
５３に設けられ、手動による接続操作により光ファイバ
ーケーブルコネクタ５０を任意に接続することができ
る。４９は光ファイバーケーブルである。なお光ファイ
バー伝送をＦＤＤＩにて実施する場合には接続対象の２
ＰＥ間の伝送路がループ状となるため、光ファイバーコ
ネクタは１伝送路あたり２組となる。手動操作によるス
イッチボード操作はビデオ端末装置４より指示し、その
結果正しく接続されているかのチエックをホストプロセ
ッサが実施し、訂正すべきであればビデオ端末装置４よ
り修正指示をだすことができる。

【００２８】図１０は、図９で記した機能をクロスバー
スイッチによる自動交換機能で実現したものである。Ｐ
Ｅ間情報交換伝送路網入力部４６，ＰＥ間情報交換伝送
路網出力部４７は図９ａの場合と全く同一であるが、入
出力間の接続交換機能をクロスバースイッチ部５６によ
り実現している。４６より入力した光信号は光電子変換
部５４により電子信号に変換されクロスバースイッチ部
５６に導かれ、クロスバースイッチ制御信号線５８を介
したクロスバースイッチ制御部５７の切り替え指令によ
り指定された接続先に繋がれる。クロスバースイッチ部
５６からの出力信号は電子光変換部５５により再度光信
号に変換され光フアイバーケーブルに出力される。クロ
スバースイッチ制御部５７は計算機リンケイジ２により
ホストプロセッサ３へ接続され、ホストプロセッサ３に
より接続指令を受ける。光信号を直接クロスバー交換接
続する素子も開発されており、かかる素子を利用すれ
ば、図１０における光電子変換部５４，電子光変換部５
５は不要となり、クロスバースイッチ部５６は純光学的
なクロスバースイッチとなる。

【００２９】図１１及び図１２は、それぞれ、図９及び
図１０で示した機能を時分割光伝送ループで実現した構
成例である。図１１は１重の光ループによる方式であ
り、図１２は光伝送路（１）６１，光伝送路（２）６
２，…光伝送路（ｎ）６３からなる複数の光ループを用
いて伝送負荷を分散した例を示している。いずれの構成
も、ＦＤＤＩを用いて実現することが可能である。各Ｐ
Ｅとの接続部は図１１に示すように、光伝送路（１）６
１よりクロックジェネレータおよびシリパラ変換部５９
（シリパラ変換とは、シリアル−パラレル変換の意味で
ある。）へ光ケーブルが導入され、シリパラあるいはパ
ラシリ変換（パラシリ変換とは、パラレル−シリアル変
換の意味である。）されて伝送制御部６０と接続され
る。各ＰＥはすべて伝送路６１に共通接続されているた
め、時分割伝送フレーム制御により任意のＰＥ間のデー
タ伝送を行なうことができる。図１１及び図１２による
ＰＥ間交換接続方式は時分割多重化方式によるものであ
り、時分割した分だけＰＥ間の情報伝送性能が低下する
ことに注意する必要がある。

【００３０】図１１及び図１２によるＰＥ間交換接続方
式は時分割多重化方式によるものであり、時分割した分
だけＰＥ間の情報伝送性能が低下することに注意する必
要がある。図１２の例では、図１１の場合と比較して、
複数の情報伝送路を使用しているので、伝送情報量を増
加させることができる。また、図１３は各処理フェーズ
に対応した伝送フレーム構成を示したものである。図１
３の例は、複数のＰＥを時分割により共通の光伝送路に
接続するため、ソフトウェア的に任意のＰＥ間の情報伝
送が可能なほか、１つのＰＥから複数のＰＥへブロード
キャスト伝送をすることが可能である。図１３の伝送ル
ープ１のフェーズｉに示した場合では、伝送パケットｉ
−１−１，ｉ−１−２，・・ｉ−１−ｍの各々につき伝
送元と伝送先を指定することにより任意のＰＥ間の情報
伝送を行なうことができる。なお、図１３における処理
フェーズは図３における処理フェーズと同様の意味で使
用している。

【００３１】

【発明の効果】本発明によれば、複数のプロセッサ間に
階層化した情報伝送路を構築し、高速情報伝送路と中速
伝送路の２階層構成とすることにより大規模な並列演算
機構の実現が可能となった。

【図面の簡単な説明】

【図１】本発明の一実施例におけるシステム構成例を示
す図。

【図２】本発明の一実施例における並列演算集合体の構
成図。

【図３】本発明の一実施例におけるＰＥの構成例を示す
図。

【図４】本発明の一実施例におけるＰＥ間の接続例を示
す図。

【図５】本発明の一実施例における並列演算集合体の接
続例を示す図。

【図６】本発明の実施例におけるＰＥ間の接続動作図。

【図７】本発明の実施例における並列演算集合体にまた
がるＰＥ間の接続動作タイムチャート図。

【図８】本発明の実施例における並列演算集合体内に存
在するＰＥ間の接続動作タイムチャート図。

【図９】本発明の実施例におけるビットシリアル伝送路
のスイッチボードによる並列演算集合体にまたがるＰＥ
間の情報交換伝送路の構成例を示す図。

【図１０】本発明の実施例におけるビットシリアル伝送
路のクロスバースイッチによる並列演算集合体にまたが
るＰＥ間の情報交換伝送路の構成例を示す図。

【図１１】本発明の実施例におけるビットシリアル伝送
路の時分割伝送による並列演算集合体にまたがるＰＥ間
の情報交換伝送路の構成例を示す図。

【図１２】本発明の実施例における複数のビットシリア
ル伝送路の時分割伝送による並列演算集合体にまたがる
ＰＥ間の情報交換伝送路の構成例を示す図。

【図１３】本発明の実施例におけるビットシリアル伝送
路の時分割伝送による並列演算集合体にまたがるＰＥ間
の情報交換伝送の動作タイムチャート図。

【符号の説明】

１…並列演算集合体、２…計算機リンケイジ、３…ホス
トプロセッサ、４…ビデオ端末装置、５…ＰＥ間情報交
換伝送路、６…並列演算集合体にまたがるＰＥ間情報交
換伝送路網、７…管理プロセッサ、８…メモリ、９…外
部インターフェイス、１０…同期制御部、１１…ＰＥ、
１２…バススイッチ網、１３…接続制御部、１４…管理
プロセッサバス、１５…バススイッチ網接続制御信号
線、１６…並列演算集合体内ＰＥ間インターフェイスバ
ス、１７…ＰＥ同期制御信号線、１８…外部同期信号
線、１９…ＰＥ処理部、２０…管理プロセッサバスイン
ターフェイス、２１…交替バッファメモリ（１）、２２
…交替バッファメモリ（２）、２３…交替バッファメモ
リ（１）、２４…交替バッファメモリ（２）、２５…交
替バッファメモリ（１）、２６…交替バッファメモリ
（２）、２７…メモリバス切り替えスイッチ、２８…メ
モリバス切り替えスイッチ、２９…メモリバス切り替え
スイッチ、３０…メモリバス切り替えスイッチ制御信号
線、３１…演算プロセッサメモリバス、３２…ＰＥ間イ
ンターフェイスバス（交替バッファメモリ不付）群、３
３…ＰＥ間インターフェイスバス（交替バッファメモリ
付）群、３４…シリアル伝送制御信号線、３５…シリア
ル伝送変換制御部、３６…演算プロセッサ（ｂ）、３７
…交替バッファメモリ(１)、３８…交替バッファメモリ
(２)、３９…メモリバス切り替えスイッチ、４０…交替
バッファメモリ（１）、４１…交替バッファメモリ
（２）、４２…メモリバス切り替えスイッチ、４３…交
替バッファメモリ（１）、４４…交替バッファメモリ
（２）、４５…メモリバス切り替えスイッチ、４６…Ｐ
Ｅ間情報交換伝送路網入力部、４７…ＰＥ間情報交換伝
送路網出力部、４８…ＰＥ間情報交換伝送路網スイッチ
ボード部、４９…光フアイバーケーブル、５０…光フア
イバーケーブルコネクタ、５１…光フアイバーケーブル
コネクタ受け部、５２…ＰＥ間情報交換伝送路網スイッ
チボード入力側、５３…ＰＥ間情報交換伝送路網スイッ
チボード出力側、５４…光電子変換部、５５…電子光変
換部、５６…クロスバースイッチ部、５７…クロスバー
スイッチ制御部、５８…クロスバースイッチ制御信号
線、５９…クロツクジエネレータおよびシリパラ変換
部、６０…伝送制御部、６１…光伝送路（１）、６２…
光伝送路（２）、６３…光伝送路（ｎ）。

Claims

【特許請求の範囲】

【請求項１】並列処理形式，パイプライン処理形式及び
並列処理形式とパイプライン処理形式との組合わせ形式
のうち、いずれかの形式で相互に接続される複数のプロ
セッサからなるプロセッサ群と、前記プロセッサ群の処
理を管理する管理プロセッサとからなる複数の並列演算
集合体と、前記並列演算集合体内のプロセッサ群間の第
１の情報交換伝送路と、異なる前記並列演算集合体にま
たがるプロセッサ群間の第２の情報交換伝送路とよりな
ることを特徴とする並列演算装置。
【請求項２】請求項１において、前記第１の情報交換伝
送路における伝送速度が、前記第２の情報交換伝送路に
おける伝送速度よりも高速であることを特徴とする並列
演算装置。
【請求項３】請求項１において、前記第２の情報交換伝
送路に関し、前記プロセッサの各々の情報交換伝送路制
御部に交替バッファメモリを設け、前記交替バッファメ
モリの一方に前記プロセッサが情報交換用データを書き
込んでいる間に、もう一方の交替バッファメモリの内容
を情報交換伝送路経由で接続先のプロセッサの情報交換
伝送路制御部交替バッファメモリに伝送する第１の処理
フェーズと、前記交替バッファメモリの役割を入れ替
え、前の処理フェーズでプロセッサがデータを書き込ん
だ交替バッファメモリの内容を情報交換伝送路経由で接
続先のプロセッサの情報交換伝送路制御部交替バッファ
メモリに伝送し前記第１の処理フェーズで情報伝送した
交替バッファメモリにプロセッサが情報交換用データを
書き込む第２の処理フェーズとを繰り返すことを特徴と
する並列演算装置。
【請求項４】請求項３において、前記第２の情報交換伝
送路は、データをビットシリアルに伝送することを特徴
とする並列演算装置。
【請求項５】請求項１において、前記第２の情報交換伝
送路は、異なる前記並列演算集合体にまたがる２つのプ
ロセッサ間の情報交換伝送路の集合である集合伝送路で
あることを特徴とする並列演算装置。
【請求項６】請求項５において、前記第２の情報交換伝
送路は、前記集合伝送路内の情報交換伝送路間に接続切
り替え機構を有することを特徴とする並列演算装置。
【請求項７】請求項１において、前記第２の情報交換伝
送路は、前記情報交換伝送路を複数のプロセッサ間の情
報交換伝送路として共有される共通情報交換伝送路であ
り、前記プロセッサ間に任意に論理的伝送路を構成する
ことを特徴とする並列演算装置。