JPH08251196A

JPH08251196A - 並列計算機

Info

Publication number: JPH08251196A
Application number: JP5588295A
Authority: JP
Inventors: Hiroyuki Takano; 裕之高野; Seigo Suzuki; 清吾鈴木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-03-15
Filing date: 1995-03-15
Publication date: 1996-09-27

Abstract

(57)【要約】【目的】プロセッサ間の通信のスループットを向上さ
せることができる並列計算機を提供する。【構成】ＡＴＭ通信におけるプロトコルの処理を行う
並列計算機において、入力されるセルのヘッダのアドレ
スに従って対応する端子に接続し、前記セルの通信路確
立のためのスイッチングを行う複数の基本スイッチ１２
１と、この基本スイッチ１２１に前記スイッチングの制
御命令を出力するＡＴＭプロセッサ１１２３とを備え、
前記スイッチングの制御命令は変更可能な制御命令保持
手段１１２５に保持されるようにしてある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は並列計算機に関し、特
に、通信のスループットを向上させることができる並列
計算機に関する。

【０００２】

【従来の技術】近年マルチメディア通信のニーズが増大
し、通信のデータ量が大幅に増えて来ている。これに対
応する為には、高速度通信が不可欠であるが、基幹回線
から一般家庭の端末回線にまで、高価な一律の高速回線
を張り巡らすことは経済的でない。このためＡＴＭなる
非同期の高速交換、通信システムが導入され、活用され
る。このＡＴＭ方式は、その規格（プロトコル）が階層
構造となっており、最下位の物理レイヤから、最上位の
アプリケーションレイヤまで幅広い各種レベルの規格化
が行われている。しかし、この規格自体にも問題があっ
て、これまでの同期方式の通信システムの諸方式との互
換性を取る必要や、マルチメディア時代でデータの内容
が多岐、且つ大量である為に一律な包括規格を作る事
は、対応機器のコストに大きく影響する事からも得策で
は無く、各応用分野に対応した個別な規格の拡張でカバ
ーするのが現実的である。

【０００３】このようなネットワーク上には、各種のデ
ータのみでは無く、コントロール情報も混在している。
この２つは情報の形態、内容が全く異なるばかりでな
く、処理への要求も異なる。例えば、データは連続した
大きな塊として伝送されるケースが多いが、コントロー
ル情報は、１つ（１ワード）毎に独立して意味を持つ
為、塊として送るケースは少ない。又、データはバッチ
的に転送され、必ずしもリアルタイム（即時）処理を要
求しないが、コントロール情報は基本的にリアルタイム
処理が必要である。このような状況において、ＡＴＭ及
びその類似規格を処理する機能部分ＨＷ（ハードウェ
ア）やＬＳＩで作成されていた。

【０００４】ここで、ＡＴＭ交換機能の中で最も基本的
なものの一つは、スイッチである。従来のＡＴＭスイッ
チの典型である‘Banyan Switch'を図１９に示す。図１
９には２×２のスイッチボックス１１９を基本要素とし
た構成である。このスイッチボックス１１９の構成は基
本スイッチ要素１２１の組合せで種々の大きさのスイッ
チがスケーラブルに構成できる。しかし、非常に高速な
素子が必要とされ、高価なＨＷやＬＳＩによって占めら
れていた。又、主に速度向上の面から、機能は簡素化さ
れ、単なるスイッチ機能のみがＨＷ又はＬＳＩに集積さ
れている。このため、交換機能の中で純粋のスイッチ機
能以外は、更に別の機構を導入しなければ実現が出来な
い事態になっている。例えば、パケットデータのエラー
チェック、アドレスチェック、パケットの並べ替えや待
ち合わせ等の処理も、全てスイッチとは別の機構によっ
て実現されるので、全体のコストは必要な機能に比例し
て増大する。従って、ＡＴＭの全機能を実現しようとす
ると、図１４に示す如く、どうしても大型の交換機が必
要となるのである。

【０００５】更に、問題を複雑にしているのは、このＡ
ＴＭを介して通信する主体がＷＳやＰＣ等のコンピュー
タであり、それ自身がユーザの応用プログラムを実行し
ており、そこから、随時処理内容の変更を要求して来る
事情がある。例えば高精彩静止画の転送中の回線に突然
ゲーム用動画が挿入され（両者の圧縮方式は当然異な
る）同一画面に表示する等は日常的に起こる。更に挿入
されたゲーム用動画は状況に因ってフル画面になった
り、小画面になったり、フル動画になったり、アニメに
なったり、フルカラーになったり２５６色で良かった
り、随時その要求レベルは変わる。これらは、主に伝送
中の高精彩静止画の情報量と処理量との兼ね合いによっ
て、ユーザが自己の裁量で自由に選択するものである。

【０００６】つまり、メインの伝送／処理が忙しい時
に、画面の片隅で楽しむゲームの画質やチラツキは我慢
すべきものであるが、かと言ってまるでゲームを中断す
るのも残念である。このような事態、要求に対して、処
理内容やその程度が変更出来ず、常に最大実行仕様に対
して設定してある専用ＨＷ，ＬＳＩはこのような使用状
況ではその性能／機能を１００％生かし切れず無駄を生
じる。更に全体の状況によって、システムソフトやＯＳ
の制御で動的（自動的）に上記のケースに対応しようと
すると、ＯＳ側の負担が増えて本来の仕事の実行に障害
が出る。

【０００７】更に、マルチメディアに一般的な上記の場
合、刻々と伝送される大量の高速動画情報と、デスクト
ップでのデータ処理やインタラクティブな通信処理は、
同時に平行して実施される必要がある。この要求に応え
る為には、単一のプロセッサによる逐次的なソフト処理
では、到底無理であり、例え途中の回線の帯域が良くな
ったり、光通信になっても、所詮はそのプロセッサの速
度に大きく制限され、同時平行処理は事実上不可能であ
る。

【０００８】一方、並列計算機を構成する要素プロセッ
サ（ＰＥ[=Processor Element]と略記される）間の従来
のメッセージ通信方式としてよく使用されるものにワー
ムホールルーティングという方式がある。ワームホール
ルーティングでは、メッセージをフリットと呼ばれる最
小通信単位、例えば数バイトのデータに分割したものを
使用する。メッセージの始端フリットが、送信元の要素
プロセッサの通信チャネルから宛先の要素プロセッサの
通信チャネルまで中継ルートを作りながら、伝搬されて
いく。あるプロセッサがメッセージの始端フリットを受
信すると、そのフリットに示されている宛先に従って中
継ルートとなるチャネルを選択する。後続のフリットは
始端フリットが選択したルートと同じチャネルに送信さ
れていく。メッセージは送信側プロセッサと受信側プロ
セッサとの間の中継ルートを占有する。

【０００９】中継ルートの占有によって、二つの問題が
起き得る。一つはデッドロックであり、もう一つはスル
ープットの低下である。デッドロックの問題は、Dally.
W.J.他の“Deadlock-Free Message Routing in Multipr
ocessor Interconnection Networks”（IEEE Trans.Com
put., vol.C6, No.5, May 1987）に開示されている物理
チャネルを論理的に多重化する方法などで解決される。

【００１０】一方、スループットの低下は、各メッセー
ジの通信における中継ルートの占有時間が大きいことに
起因している。図１５は従来の並列計算機を構成する要
素プロセッサの構成を示したブロック図である。この図
は一次元単方向の場合に必要な構成要件のみを示してあ
り、デッドロックの処理に必要な構成要件については省
略する。この要素プロセッサは、通信チャネル１９００
からフリットを受け取るとルータ部１３００にて自要素
プロセッサに送信されたか否かを判断し、自己に送信さ
れたフリットであれば宛先用ＦＩＦＯ１６００に送出す
る。また、それ以外のフリットは、中継用ＦＩＦＯ１７
００に送出し、次の要素プロセッサにフリットを受け渡
す。宛先用ＦＩＦＯ１６００は、所定の数だけフリット
を保持することができ、フリットが入力される度に、以
前入力されたフリットが一つづつシフトされる。この宛
先用ＦＩＦＯ１６００の全てがフリットを保持し、更に
入力された場合には、最初に保持されたフリットはメッ
セージ再構成手段１２１０を送出される。このメッセー
ジ再構成手段１２１０にてフリットをメッセージに再構
成し、このメッセージは、バッファ１２３０を介して演
算処理部１１００に出力されるようにしてある。

【００１１】また、演算処理部１１００よりバッファ１
２３０に送出されたデータは、メッセージ分割手段１２
２０にてフリットに分割され送信用ＦＩＦＯ１５００を
通じてＦＩＦＯメッセージ占有機構１４００に出力され
るようにしてある。

【００１２】図１６は図１５を簡略化して示したもので
ある。以下、この要素プロセッサについては簡略化した
ものを用い、符号を省略する。図１７は、要素プロセッ
サを一次元に並べた例である。隣接プロセッサ間での各
フリットの送受信を図１７における送信側の要素プロセ
ッサＰＥ１と受信側の要素プロセッサＰＥ２を用いて詳
細に説明する。送信側の要素プロセッサＰＥ１は、受信
側の要素プロセッサＰＥ２の通信チャネルと自身の通信
チャネルの間の信号線へ自身の送信用ＦＩＦＯ１５００
の出口にあるフリットデータを乗せると共に、受信要求
信号を受信側要素プロセッサＰＥ２へ送信する。要素プ
ロセッサ間の信号の伝搬にかかる時間を１サイクルと定
義すると、受信要求信号が送信されてから１サイクル後
に受信側要素プロセッサＰＥ２へ到着する。受信側要素
プロセッサＰＥ２はそのフリットを受信し格納すべき宛
先用ＦＩＦＯ１６００に空きがあるかモニターし、なけ
れば空きができるまでに必要なサイクル数待つなどし
て、空きができた時点でそこへ通信チャネル間の信号線
に乗っているフリットデータを格納し、受信信号を送信
側要求プロセッサＰＥ１へ送信する。受信信号が送信さ
れてから、１サイクル後に送信側要求プロセッサに受信
信号が到着すると、次のフリットについての送信を準備
する。つまり、図１８に示す如く従来の通信方式では１
フリットの送受信に必ず２サイクル以上費やされる。

【００１３】また、図１７中で送信側の要素プロセッサ
をＰＥ１、隣接していない受信側の要素プロセッサであ
るＰＥ３の通信の場合には、中継している要素プロセッ
サＰＥ２があるため更に多くのサイクルを費やすことに
なる。以下に、この隣接していない場合の通信を説明す
る。

【００１４】まず、始端フリットが中継ルートを作りな
がら宛先要素プロセッサまで到着するのに、

【数１】［２サイクル以上の送受信時間］×［１以上Ｄ
以下の数］×Ｌだけ費やす。ここでＤは各要素プロセッサが中継用に有
しているＦＩＦＯの深さであり、Ｌは送信元要素プロセ
ッサから宛先要素プロセッサまでの要素プロセッサ数で
ある。上式で、［１以上Ｄ以下の数］は、要素プロセッ
サが受信したフリットが中継ルート用ＦＩＦＯを通過す
るのに必要なＦＩＦＯ段数で、フリットを受信した時点
で中継ルート用ＦＩＦＯ内に複数の空きがあればその分
出口に近い方へそのフリットを格納することができるよ
うに構成することができるため、常にＤとは限らない。
始端フリットが届いた後も、従来の通信方式のうち、図
１７のように宛先用ＦＩＦＯや受信した複数のフリット
をメッセージへ再構成した後演算処理部がそのメッセー
ジを使用するまでの間保持しておくバッファが極めて少
ない単純な方式を用いた場合、受信されたメッセージが
使用されるまで宛先用ＦＩＦＯは空かないため、それが
すべての中継ルートに影響し、依然として、各フリット
の要素プロセッサ間通信には２サイクル以上の時間が費
やされる。

【００１５】そこで、上記の単純な方式において宛先用
ＦＩＦＯや演算処理部がメッセージを使用するまでの間
保持しておくバッファを大きく取ることにより、図１８
のように各フリットの要素プロセッサ間通信にかかる時
間を、上記の通信方式での最小値２サイクルに可能な限
り近づけようとしている方式が開示されている（文献：
Shimizu,T.,Ishihata,H.,Horie,T.,“Low-latency mess
age communication support for the AP1000，”in The
19th Annual Int'l Symp. on Computer Architecture,
May 1992,pp.288-297．）。

【００１６】

【発明が解決しようとする課題】従来の並列計算機のう
ちで、ＡＴＭ交換器においては、ハードウェア（Ｈ
Ｗ）、又は専用ＬＳＩを用いて制御を実施していたた
め、下記の問題点がある。すなわち、（１）各機能毎に専用ＬＳＩが必要であり、コストが機
能に比例して増加する。（２）各機能の処理内容が（専用ＬＳＩに依って）固定
しており、機能仕様に対する自由度が小さい。

【００１７】（１）の問題については、ＡＴＭのよう
に、機能が複雑で多層に亘る場合は結果的にチップ数も
増えて、コストの増加が著しい。

【００１８】特にＡＴＭは、同じデータ列に対して、各
層（レイヤ）毎に処理する内容が異なる為に、或る特定
な機能を実行する度に、対象となるデータ列を抽出する
前処理が（重複して）必要になったりする事が多い。機
能毎の専用ＬＳＩでは、この重複は避けられず結果的に
多くのＬＳＩが必要となる。

【００１９】また、（２）の問題については、現在及び
将来の通信プロトコル（論理規格）が安全に固定、標準
化されていない状況であるから、各チップの機能仕様を
完全に規定する事が事実上困難である。素材、インフラ
レベルでも、（高速、中速）光ファイバー、ＴＰ（ツイ
ストペアー）、同軸ケーブルと多様であるし、それらの
伝送規格も全て異なっている。

【００２０】アプリケーション（応用分野）の要求も実
に多様であり、音声の圧縮、伝送、静止画の伝送、動画
の圧縮伝送、高精彩静止画の圧縮伝送、Ｘ線など医療情
報の伝送、設計情報の交換、衛星画像の伝送、ゲームそ
の他マルチメディア情報の伝送とあり、各々データ伝送
／処理への要求は千差万別である。また処理のやり方
も、途中からユーザーソフトにデータを渡してしまう例
もあるし、専用ＬＳＩに極力任せる方法もある。又、難
問は従来のＬＡＮ（ローカルエリアネットワーク）との
互換性の点においても問題がある。

【００２１】また、従来のＡＴＭスイッチの典型である
‘Banyan Switch'は、ビット逐次の処理である為に、処
理内容は固定し、切り換えスイッチ以上の機能を持つ事
が出来ない。マルチメディアに必要な双方向スイッチの
機能は持たない。又、１：１の通信経路を選択するが、
１：ＮやＮ：１の通信路には対応出来ない、スイッチ内
部のふくそう（経路の衝突）には弱く、内部での待ち合
わせ制御や、迂回経路の選択機能を持てないので、通信
頻度が上がると、セルロス、廃棄を起こし易く、信頼度
が急速に低下する。さらに、ＡＴＭスイッチの重要な付
加機能である、データ形式のチェック、並べ替え、優先
制御によるデータセルの破棄や保管、再送要求と実行等
は、高速実行の目的で機能を簡素化した専用スイッチＨ
Ｗでは、実行不可能である。

【００２２】更に、専用スイッチＨＷによる方式では、
規格通りの定型処理のみであればうまく行くが、規格が
完全に決まってはいない状況や、周囲のユーザ要求によ
って色々な機能が追加又は変更になるマルチメディア分
野の応用を考えると、適切な実現方法とは言い難い。特
に、上位のユーザアプリケーション層での密なインター
フェースを実現する事が今後のコンピュータとして非常
に大切であるが、この点において専用スイッチＨＷは、
（プロセッサを用いた）ソフト制御方式に対し大幅に劣
るものである。このように、マルチメディア等のより複
雑、高度な通信形態への対応が難しいという問題があっ
た。

【００２３】また、並列計算機に用いられる従来のワー
ムホールルーティング方式では、要素プロセッサ間のフ
リットの送受信には、始端フリットが宛先要素プロセッ
サに到達してルートが確保された後でも、２サイクル以
上費やされることには変わりない。

【００２４】しかし、始端フリットが宛先要素プロセッ
サまで到達しルートが確保された後は、ルートが確保さ
れる前に比べ、後続のフリットについてルートを決定す
る必要がないこと、及び、宛先用ＦＩＦＯや演算処理部
がメッセージを使用するまでの間保持しておくバッファ
が十分に確保されていれば、受信要求・受信という２段
階操作なしでも１サイクル毎にパイプライン的にフリッ
トを送受信できるはずであること、という２つのメリッ
トがあるはずである。このメリットを活かす機構を加え
れば、要素プロセッサ間送受信の平均時間２サイクル以
上という送受信時間の限界を越えることができるはずで
あり、結果スループットの低下を大幅に改善できるはず
であるのに、そのメリットを活かしていないという問題
がある。

【００２５】本発明は上記事情を鑑みてなされたもので
あり、その目的とするところは、要素プロセッサ間の通
信のスループットを向上させることができる並列計算機
を提供することである。

【００２６】

【課題を解決するための手段】上記目的を達成するた
め、第１の発明の第１の構成は、単数又は複数のプロセ
ッサと、その入出力端子間又はプロセッサ間の結合ネッ
トワークとを有し、その結合ネットワークの制御を行う
制御ソフトウェアを内部に有し、この制御ソフトウエア
のもとに必要なネットワーク制御、及びコンピュータ間
通信を行うことを特徴とする。

【００２７】ここで、上記プロセッサは、上記結合ネッ
トワークをＩ／Ｏ命令の一部として実行する通信機構を
有し、各プロセッサ間の通信を制御するソフトウエアカ
ーネルを前記単一又は複数のプロセッサ中に有し、前記
ソフトウエアカーネルの制御のもとでプロセッサ間通信
を並列に実行することが好ましい。

【００２８】また、上記プロセッサは、上記結合ネット
ワークをＩ／Ｏ命令の一部として実行する通信機構を有
し、各プロセッサ間の通信を並列に実行することが好ま
しい。また、双方向通信チャネルを持つ場合や、多次元
の場合、並列計算機のプロセッサ間結合方式やデッドロ
ックの回避の方法などによらずに適用することもでき
る。

【００２９】また、第１の発明の第２の構成は、ＡＴＭ
通信におけるプロトコルの処理を行う並列計算機又はそ
の機能を有するＬＳＩチップ又はハードウエアモジュー
ルにおいて、入力されるセルのヘッダのアドレスに従っ
て対応する端子に接続し、前記セルの通信路確立のため
のスイッチングを行う複数の基本スイッチと、この基本
スイッチに前記スイッチングの制御命令を出力するＡＴ
Ｍプロセッサとを備え、前記スイッチングの制御命令は
変更可能な制御命令保持手段に保持されることを特徴と
する。

【００３０】また、上記目的を達成するため、第２の発
明の第１の構成は、通信メッセージを分割したフリット
中の始端フリットの受信要求が宛先要素プロセッサに到
着するまでは、受信要求を行った後にフリットを送出す
るワームホールルーティング機構を選択し、前記始端フ
リットの前記受信要求が前記宛先要素プロセッサに到着
した後は、前記宛先要素プロセッサの宛先用ＦＩＦＯ
に、連続送受信が可能なだけの空き領域があった場合に
連続送受信を行う連続送受信機構を選択する送受信方式
選択部を有する要素プロセッサを複数具備することを特
徴とする。

【００３１】また、第２の発明の第２の構成は、隣接す
る要素プロセッサからのフリットを受信し、この受信し
たフリットの送信先を判定するルータ部と、このルータ
部にて自要素プロセッサに送信されたものと判定された
フリットを所定の数だけ保持する宛先用ＦＩＦＯと、こ
の宛先用ＦＩＦＯの受信可能領域を監視する宛先用ＦＩ
ＦＯモニター手段と、前記ルータ部にて自要素プロセッ
サに送信されなかったものと判定されたフリットを所定
の数だけ保持する中継用ＦＩＦＯと、この中継用ＦＩＦ
Ｏの受信可能領域を監視する中継用ＦＩＦＯモニター手
段と、前記宛先用ＦＩＦＯで保持されたフリットをメッ
セージに再構成し、若しくは、自要素プロセッサから送
信するメッセージを送信の宛先を示す情報が格納された
始端フリットと前記メッセージの終端であることを示す
情報が格納された終端フリットとを含むＮ個（Ｎは２以
上）のフリットに分割するメッセージ変換部と、送信元
プロセッサから始端フリットが送信され、始端フリット
の受信要求信号を宛先要素プロセッサが受信するまで
は、前記ワームホールルーティング機構を選択し、始端
フリットの受信要求信号を宛先プロセッサが受信した後
は、連続送受信許可信号により、前記ワームホールルー
ティング機構、若しくは、連続送受信機構のいずれの方
式を選択する送受信方式選択部と、前記メッセージ変換
部にて分割されたフリット、若しくは前記ルータ部にて
自要素プロセッサに前記送信されたものと判定されなか
ったフリットを他の隣接する要素プロセッサに終端フリ
ットまで占有して送出する−ＦＩＦＯ−メッセージ占有
機構とを備え、前記ワームホールルーティング機構は、
自要素プロッサが発信元であったときに送信用ＦＩＦＯ
にフリットが格納されている場合や、自要素プロセッサ
が送信元でも宛先でもないときに中継用ＦＩＦＯにフリ
ットが格納されている場合には、前記フリットの宛先へ
の経路上の隣接要素プロセッサへ受信要求信号を発する
受信要求手段と、自要素プロセッサが隣接要素プロセッ
サから受信要求信号を受けた場合、自要素プロセッサが
前記フリットの宛先でなかったときは前記中継用ＦＩＦ
Ｏモニター手段が、また、自要素プロセッサが前記フリ
ットの宛先であったときは前記宛先用ＦＩＦＯモニター
手段が、それぞれ受信可能であることを示しているとき
に前記フリットを受信し、受信信号を前記隣接要素プロ
セッサへ返信する受信手段と、自要素プロセッサが隣接
要素プロセッサから受信信号が返信されたとき、残りの
フリットについて前記隣接要素プロセッサへの受信要求
手段を継続して行う受信要求継続手段とを備え、前記連
続送受信機構は、自要素プロセッサが発信元であった場
合には送信用ＦＩＦＯに、自要素プロセッサが送信元で
も宛先でもない場合には中継用ＦＩＦＯに、それぞれフ
リットがある場合には、前記フリットの宛先への経路上
の隣接要素プロセッサへ、前記隣接要素プロセッサが１
フリット受信に十分な時間間隔である１サイクル毎に順
次前記フリットを送信する連続送信手段と、発信元への
経路上の隣接要素プロセッサから送信されたフリットを
前記１サイクル毎に受信し、受信したサイクル毎に受信
信号を前記隣接要素プロセッサへ送信する連続受信手段
とを備えることを特徴とする。

【００３２】ここで、前記送受信方式選択部は、送信元
から始端フリットが送信され、始端フリットの受信要求
信号を宛先要素プロセッサが受信するまでは、ワームホ
ールルーティング機構を選択し、始端フリットの受信要
求信号を宛先プロセッサが受信した後は、送信元要素プ
ロセッサと宛先要素プロセッサの間の距離をＬとし、前
記中継用ＦＩＦＯが前記フリットを格納しておくための
深さをＤとしたとき、宛先要素プロセッサの場合には、
分割されたフリットの数ＮがＬ×Ｄ以上のときは、宛先
用ＦＩＦＯモニター手段が示す空き領域数がＬ以上ある
ならば連続送受信許可信号を、Ｌ以上ないならば連続送
受信不許可信号を、受信信号を送信するのと同じタイミ
ングで受信信号を送信する隣接要素プロセッサへ送信し
た後、連続送信許可或いは不許可信号のどちらを送信し
たかによってそれぞれ連続送受信機構或いはワームホー
ルルーティング機構を選択し、また、ＮがＬ×Ｄ未満の
ときは、宛先ＦＩＦＯモニター手段が示す空き領域数が
Ｎ／Ｄ（小数点以下は切り上げとする）以上あるならば
連続送受信許可信号を、Ｎ／Ｄ（小数点以下は切り上げ
とする）以上ないならば連続送受信不許可信号を、受信
信号を送信するのと同じタイミングで受信信号を送信す
る隣接要素プロセッサへ送信した後、連続送信許可或い
は不許可信号のどちらを送信したかによってそれぞれ連
続送受信機構或いはワームホールルーティング機構を選
択する受信機構手段とを備え、宛先でも送信元でもない
要素プロセッサの場合には、連続送受信許可或いは不許
可信号を受信した後は、送信元への経路上にある隣接要
素プロセッサへ受信した連続送受信許可／不許可信号
を、受信信号を送信するのと同じタイミングで前記隣接
要素プロセッサへ送信するとともに、それぞれの場合に
おいて連続送受信機構或いはワームホールルーティング
機構を選択する手段とを備え、送信元要素プロセッサの
場合には、連続送受信許可或いは不許可信号を受信した
後は、それぞれの場合において連続送受信機構或いはワ
ームホールルーティング機構を選択する手段とを備える
ことを特徴とする。

【００３３】

【作用】第１の発明の構成によれば、ネットワークに接
続された複数のプロセッサを用いるので、上記のような
ふくそうした処理要求に対しても特別な遅延発生等の問
題を生じる事なく実行する事が出来る。更に、単一又は
２回線を用いて双方向の同時伝送を行う場合（マルチメ
ディア応用では、ごく当り前である）も高速な同時平行
処理が必要であり、ほぼ同一な事情で、本発明が極めて
有効であると言える。

【００３４】特にパワー（消費電力）は、専用ＨＷやチ
ップは、殆どの場合、最大使用時に合わせて消費される
ので、大きなパワーロスを生じるが、本案のプロセッサ
アレーでは、ソフト処理に依るパワーマネジメントを使
って、暇なプロセッサを休ませてパワーを節約すること
が容易に実現出来るので、パワー効率も良い。

【００３５】また、ＯＳ（カーネル）を制御の中核とす
ると、周囲或いは上位のユーザ又はホストのＯＳとのソ
フト上でのリンクが可能となり、両者間のキメの細かい
やりとりが出来、種々の状況に即応した制御が、ソフト
上で継ぎ目無く実行される。このことは、このような通
信システムの実体をなすホストや端末のコンピュータや
ワークステーションの殆どが標準的なＯＳ(MS-DOS,Wind
ows NT,OS-2,Unix等）によって制御されている為に、こ
れらのＯＳに対する親和性は、システムの普及、ユーザ
浸透に関して大きな意味を持つ非常に重要な事柄であ
る。

【００３６】更に、ホストとなるＷＳ／ＰＣのプロセッ
サと、このＡＴＭプロセッサとは、ＯＳの制御の元で相
互にその仕事を分担し、更にその分担を随時変更する事
が容易である。例えば、ＡＴＭプロセッサが、高速処理
を要求される物理レイヤの処理で飽和している時に圧縮
された画像情報が、回線から送られて来たとすると、Ａ
ＴＭプロセッサのベース処理量が少ないときはそれ自身
で画像情報のデコード（伸長）を行うが、この場合のよ
うに非常に多忙な時は、その処理（又はその一部）をホ
ストプロセッサに受け持たせる事が可能になる。逆にホ
ストが忙しくなった場合は、デコードを引き受ける。こ
のように、各プロセッサの処理負荷の状況に応じて仕事
を分担し、又分担を変更する事が出来るのである。

【００３７】また、第２の発明の構成によれば、各要素
プロセッサは、送信するメッセージ毎に、連続送受信機
構を選択できる間は選択できるようにすることができ、
平均要素プロセッサ間フリット送受信時間を減少せしめ
ることが可能になるのである。

【００３８】

【実施例】以下、本発明に係る並列計算機の実施例につ
いて図面を参照しながら説明する。

【００３９】第１実施例第１の発明に係る並列計算機の実施例について説明す
る。図１はこの並列計算機が具備する高速並列データ通
信機構を有する要素プロセッサを示したブロック図であ
る。

【００４０】この高速通信機能は、基本的に各ＡＴＭプ
ロセッサ（図示せず）からソフトによって制御されるも
のである。このソフト制御の通信機能を用いて、ＡＴＭ
スイッチ制御の基本となるスイッチカーネルを構成し、
この制御に依ってスイッチ機能を実現すると同時に、上
位のＯＳやユーザーカーネルの制御を受けて、従来のＨ
Ｗによるスイッチに比べて柔軟性の高い機能を実現す
る。

【００４１】この例でのスイッチカーネルの伝送速度は
以下である。今、通信路のデータ幅を１ワード３２ビッ
トとすると、１ワードの伝送に要するソフトステップ数
は、高だか５ステップであるから、１ステップの実行速
度が命令サイクルを５００ＭＨｚとすると、２ｎｓ×５
＝１０ｎｓ（１００ＭＨｚ／ワード＝３．２Ｇｂｐｓ）
の高速転送が可能になる。

【００４２】図２はこの要素プロセッサの通信経路の例
を示した図である。要素プロセッサ１１３は図１に図示
した要素プロセッサに該当する。図３は、２ｘ２の基本
スイッチを備えたＡＴＭ通信におけるプロトコルの処理
を行う並列計算機を示した図である。本実施例において
は、ＬＳＩチップ１１９に実装されているものとする。
この並列計算機は、入力されるセルのヘッダのアドレス
に従って対応する端子に接続し、前記セルの通信路確立
のためのスイッチングを行う複数の基本スイッチ１２１
と、この基本スイッチ１２１に前記スイッチングの制御
命令を出力するＡＴＭプロセッサ１２３とを備え、前記
スイッチングの制御命令は変更可能なメモリ１２５に保
持されている。すなわち、図２の如く構成した要素プロ
セッサ１２１の通信経路をＡＴＭプロセッサ１２３にて
制御するように構成したものである。このように、ＡＴ
Ｍの基本である高速スイッチ機能が本発明に係るスイッ
チカーネルの採用によって実現される。更に、このカー
ネルは、その内部にエラーチェックや、パケットの迂
回、待ち合わせ等の機能を追加する事も出来る。このよ
うに、スイッチ自体の機能を高度化する事は、交換機能
全体の性能向上に非常に有効である。また、図４の如
く、上述の２ｘ２の基本スイッチを組み合わせることに
より８ｘ８のスイッチ構成にすることも可能である。

【００４３】このように、内蔵する高速プロセッサの制
御により、１−３２ビットの単位で一括処理が可能であ
る。この為、１ビット単位の逐次処理しか行わぬ従来の
ＨＷによるBanyanスイッチに比べて、遥かに自由、且つ
高度な内容の処理が可能になる。

【００４４】ここで、従来型が１：１の通信を前提にし
た経路選択手法をＨＷで構成しているので、最近マルチ
メディア分野でニーズの高い１：Ｎの放送的通信に関し
ては、本質的に対応が難しい。しかし本発明によれば、
スイッチ内部の経路選択、制御は内蔵プロセッサのソフ
ト制御により、或いはそれとプロセッサの持つ高速通信
機能を用いて行われる為に、このようなスイッチ機能に
関する制約は、原理的に存在しない。

【００４５】また、各セル／パケットの内容、行き先
（アドレス）、優先度指定等のスイッチ動作に必要な情
報は一旦プロセッサ内のバッファに格納されるため、情
報の内容を内部プロセッサが解読して、判断する事が容
易に出来る。このためセルの行き先判断、優先度の考
慮、変更、セルの待ち合わせ（内部のメモリに一旦蓄え
る）、迂回（混んでいるルートを避けて、周り道をす
る）等の高度なルート制御を適宜実行することが出来
る。

【００４６】また、本発明では、ソフト制御可能な高速
プロセッサ通信ポートを単数又は複数備えているので、
比較的小さなソフト（例えばＡＴＭスイッチカーネル）
の制御で、高速なスイッチ機能を実行できるように容易
に出来る。一方、このような機能拡大でカーネルが大き
く（重く）なり、実行ステップも増えて、スイッチ速度
が遅くなるので、この折り合いをつける必要はあるもの
の、プロセッサの性能向上によって、その上限も向上す
る。このように、処理の全てをソフトウエアで行うので
はなく、例えば、経路選択の処理を、高速なプロセッサ
を用いてその全てをソフトで実行する事が出来るが、い
ずれも非常に時間が掛かり、実行するとしても２００−
３００ステップを要する。即ち、１００ＭＨｚ（１０ｎ
ｓ）サイクルのプロセッサを用いても２−３μｓかか
る。１５５Ｍｂｐｓのデータでは、４．８４ＭＨｚ（２
０６．６ｎｓ毎）に１ワード（３２ビット）が通過する
ので、この処理速度では全く間に合わない。このような
場合等にはＨＷに処理を行わせるようにしてもよい。

【００４７】このような、ミニＯＳパッケージ（カーネ
ル）構成にすることによって、端末やホストのコンピュ
ータのＯＳから、ＨＷを介さずに直接コントロールが可
能になる。即ち、この事はユーザ及びユーザプログラム
からＡＴＭ機能の制御が、自由にかつ柔軟に出来る事を
意味する。

【００４８】次に、図５を参照しながら説明する。
（ａ）はシステムの中心にＡＴＭ交換機を置いた、集中
型システムの構成例であり、（ｂ）は独立したＡＴＭ交
換機を持たず、その機能を各端末機に持たせる分散型ネ
ットワーク構成である。

【００４９】（ａ）では、集中型交換スイッチとして、
‘Banyan Switch'を使い、これを本発明に係る２×２の
基本要素スイッチを用いて構成した。これらの基本スイ
ッチは、全て個々の高速プロセッサからなっており、ア
ドレスや方向等の制御はソフトウェアで制御される。こ
のスイッチ本体は、メッシュ構造を基本とするマルチプ
ロセッサアレーで構成され、２×２の基本構成単位毎
に、スイッチカーネルＯＳを介して、各ＡＴＭノードプ
ロセッサを制御して、ＡＴＭスイッチに必要な機能を実
現する。

【００５０】高速クロスポイント型ＡＴＭスイッチをＨ
Ｗ，ＬＳＩで構成する場合Ｌｉｎｅ速度が１５０Ｍｂｐ
ｓで、３２×３２の構成の場合トータルのスイッチ容量
が１５４Ｇｂｐｓとなり、約１０００個のＬＳＩ（０．
８μルール）が必要で、６２２Ｍｂｐｓ／ｌｉｎｅでは
６４０Ｇｂｐｓとなる為、４０００個のＬＳＩチップが
必要となる。これに対して、本案の構成では、今４個の
スイッチプロセッサが１チップに入っているので３２×
３２／４＝２５６チップで構成出来る。更に、ＬＳＩの
集積度が上がり１６プロセッサが１チップに入る事も容
易であるが、この場合には６４チップで足りる。

【００５１】次に、分散制御ネットワーク構成のＡＴＭ
スイッチのソフト化について説明する。各端末ＷＳに分
散させた２×２や４×４の小型スイッチを用いて、ＷＳ
ネットワークを構成する。ルーティングスイッチのみを
構成するのがこの場合である。各スイッチのプロセッサ
内のカーネルはネットワークを介して各ＷＳのＯＳによ
って管理される。例えば、ＷＳ１がＷＳ３にデータを送
ろうとする場合は、ＷＳ１のＯＳが主体となって、ＷＳ
１，ＷＳ３のＡＴＭ部分のマイクロカーネルと連携し、
ＮＷを介してＷＳ３のＯＳに働きかけて、ＷＳ１−＞Ｗ
Ｓ３のコネクションを成立させる。その後、ＷＳ１はＯ
Ｓや通信ソフトによって、送るデータをＡＴＭセル等の
形式に構成し、スイッチＢＯＸのプロセッサを介してＷ
Ｓ３にデータを送ることができる。

【００５２】次に、ＮＷ各端末間のメモリ共有化の点に
ついては、上記において、ＯＳの管理を超えて、更に上
位のシステム管理やアプリケーションを各ＷＳネットワ
ーク上で行おうとすると、各ＷＳが有するメモリ空間を
共有化した方が、制御プログラムの一元化の意味で制御
しやすい。この場合、本発明の構成によれば、各プロセ
ッサのメモリに共通エリアを想定し、その論理的アドレ
スを共通化する事が容易であり、各々の共有データを高
速でＮＷを介して移動させることも極めて容易である。
つまり、各ＷＳの共有データをＡＴＭＢＯＸとＡＴＭプ
ロセッサを介して容易に、転送、制御することができ
る。

【００５３】次に、データセキュリティの点について説
明する。例えば、ＷＳ１がそのデータを、機密にしたい
場合は、各スイッチ内のプロセッサによって、容易に暗
号化、復号の処理が高速で実行できる。特に、分散ネッ
トワークシステムは、発信、受信の２者間直接通信が原
則で、その間に大きなデータファイルを持たないので、
ファイルサーバーでのトラブル、機密漏洩、データ消
滅、破壊等が、原理的に存在しない高セキュリティを提
供することができる。

【００５４】第２実施例第２の発明に係る並列計算機の実施例について説明す
る。以下の説明では、同一記号は同一部品を示し、説明
の重複は省略する。本発明を構成する要素プロセッサの
一構成例である図６中、従来の構成例である図１５を比
較すると、送受信方式選択部１８１０及び連続送受信機
構１８３０が新たに付加されているのが分かる。従っ
て、本実施例においては、両者を中心に説明する。

【００５５】ここで、本実施例にて用いられる各フリッ
トデータを図１０に示す。図示の如くこれらのフリット
データは３３ビット幅を持ち、始端フリットの場合（図
１０（ａ））は１６ビットの宛先要素プロセッサ番号・
１６ビットの送信元要素プロセッサ番号により構成され
ており、また、他のフリットの場合（図１０（ｂ），
（ｃ））は３２ビットの通信データにより構成されてい
る。これらの各フリットは終端であるかないかを示す１
ビットを有しており、この１ビットにて終端か否かを判
断する。

【００５６】また、各要素プロセッサに同一周波数で同
期されたクロック信号が供給されているものとし、更
に、同一ＦＩＦＯ内の各記憶領域間及び、送信用ＦＩＦ
Ｏ１５００から隣接する要素プロセッサの宛先ＦＩＦＯ
１６００或いは中継用ＦＩＦＯ１７００までについて１
フリットデータ当たり１クロックで伝達可能とする。即
ち、１サイクル＝１クロックであり、また、そのフリッ
トが始端フリットであるかの判断は、まだ一度も始端フ
リットを受け取ったことがないか、或いは終端フリット
を受信後に初めて来たフリットである場合に始端フリッ
トであると判断したときに、始端フリットであると判断
するという形で従来通りルーター部が行う。本実施例で
は、まだ一度も始端フリットを受け取ったことがない状
態か、或いは終端フリットを受信後、次の始端フリット
を受信していない状態であるかどちらかの状態であると
きに０を、また、他の状態のときに１を保持するルータ
ー部１３００内のレジスタを占有状態レジスタ（図示せ
ず）と呼び、そのレジスタの出力する信号を占有状態信
号１３１１と呼ぶ。同様に、ワームホールルーティング
機構使用時には受信要求のある、連続送受信機構使用時
には次のクロックで受信されるフリットの宛先が自要素
プロセッサであるときには１を、また宛先が自要素プロ
セッサでないときには０を出力しているルーター部１３
００内で生成される信号を宛先判別信号１３２１と呼
び、同じルーター部１３００内で生成される宛先−送信
元要素プロセッサ間距離を示している信号を宛先−送信
元要素プロセッサ間距離信号１３３１と呼ぶ。また、自
要素プロセッサが送信元として送信中のときに１送信元
として送信中でないときに０を保持する−ＦＩＦＯ−メ
ッセージ占有機構１４００内のレジスタを送信元レジス
タ１４１０（図示せず）、送信元レジスタの出力信号を
送信元信号１４１１と呼ぶ。

【００５７】本実施例における送受信方式選択部１８１
０を図１１に示す。この送受信方式選択部１８１０は自
要素プロセッサがワームホールルーティング機構１８２
０を使用しているか、連続送受信機構１８３０を選択し
ているかの情報を保持している選択方式保持ラッチ１８
４０と、宛先−送信元要素プロセッサ間距離信号１３３
１及び自要素プロセッサ内の宛先用ＦＩＦＯモニター手
段１６１０により宛先用ＦＩＦＯ空き領域数が示されて
いる宛先ＦＩＦＯ空き領域数信号１６１１から連続送受
信機構１８３０を使用したい場合には使用できるかどう
かを示す宛先ＦＩＦＯ状態判定信号１８７１を出力する
宛先ＦＩＦＯ判定回路１８７０と、受信側の隣接要素プ
ロセッサからの受信要求信号１９０１、自要素プロセッ
サ内の占有状態信号１３１１、宛先判別信号１３２１、
送信元信号１４１１、及び、宛先ＦＩＦＯ判定信号１８
７１の５つの信号から、次のクロックの選択方式保持ラ
ッチの値を決める選択方式判定部１８５０と、選択方式
保持ラッチ１８４０の値によって、受信側の隣接要素プ
ロセッサとの制御信号である受信要求信号１９０１、受
信信号１９０２、送信側の隣接プロセッサとの制御信号
である受信要求信号１９１１、受信信号１９１２、自要
素プロセッサの送信用ＦＩＦＯに使用されているシフト
レジスタの制御用Enable信号１５１５、宛先用ＦＩＦＯ
に使用されているシフトレジスタのEnable信号制御用１
６１５、及び、中継用ＦＩＦＯに使用されているシフト
レジスタの制御用Enable信号１７１５について、それぞ
れの符号に添字ａをつけたワームホールルーティング機
構で制御される信号を使用するか、それぞれ符号に添字
ｂをつけた連続送受信機構で制御される信号を使用する
かを選択するマルチプレクサ１８６０とを備える。な
お、本実施例では、各要素プロセッサの選択方式保持ラ
ッチの値が０のときワームホールルーティング機構の選
択を示し、値が１のとき連続送受信機構の選択を示すも
のとする。

【００５８】宛先ＦＩＦＯ判定回路１８７０は、本実施
例においては、宛先ＦＩＦＯ空き領域数信号１６１１の
示す値Ｅと、宛先−送信元要素プロセッサ間距離信号１
３３１の示す値Ｌと、メッセージのフリットへの分割数
Ｎと、中継ＦＩＦＯ段数Ｄにより、ＮがＬ×Ｄ以上の場
合には、ＥがＬ以上のとき１を、ＥがＬ未満のとき０
を、ＮがＬ×Ｄ未満の場合には、Ｅが「Ｎ／Ｄ」以上の
とき１を、Ｅが「Ｎ／Ｄ」未満のとき０を、宛先ＦＩＦ
Ｏ状態判定信号１８７１に出力する。但し、「Ｎ／Ｄ」
はＮ／Ｄの値について小数点以下を切り上げた値を示
す。

【００５９】また、宛先ＦＩＦＯ判定回路１８７０は、
宛先ＦＩＦＯ空き領域数信号６１１の示す値Ｅと、宛先
−送信元要素プロセッサ間距離信号３３１の示す値Ｌに
より、ＥがＬ以上のとき１を、ＥがＬ未満のとき
０を、宛先ＦＩＦＯ状態判定信号１８６１に出力するよ
うしてもよい。

【００６０】選択方式判定部１８５０は、図１２のアル
ゴリズムに従い、値０または、値１または、送信側の隣
接要素プロセッサが有する選択方式保持ラッチの出力１
９１３の値を出力する。

【００６１】即ち、占有状態信号１３１１が０で（Ｓ１
０１にてp=0 ）、且つ受信側の隣接プロセッサからの受
信要求がなく（Ｓ１０２にてR=0 ）、且つ自要素プロセ
ッサが送信元でもない場合（Ｓ１０３にてS=0 ）と、占
有状態信号１３１１が１で（Ｓ１０１にてp=1 ）、且つ
自要素プロセッサが宛先でなく（Ｓ１０４にてG=1 ）、
且つ宛先ＦＩＦＯ状態判定信号１８７１が０の場合（Ｓ
１０５にてJ=0 ）では、強制的にワームホールルーティ
ング機構を選ばせるため値０を信号線８５１に出力し
（Ｓ１０６）、占有状態信号１３１１が１で（Ｓ１０１
にてp=1 ）、且つ自要素プロセッサが宛先であって（Ｓ
１０４にてG=1 ）、宛先ＦＩＦＯ状態判定信号が１の場
合（Ｓ１０５にてJ=1 ）には、強制的に連続送受信機構
を選ばせるために値１を信号線８５１に出力し（Ｓ１０
６）、その他の場合は、送信側の隣接要素プロセッサの
選択方式保持ラッチの出力１９１３を信号線１８５１に
出力する（Ｓ１０７）。

【００６２】本実施例においては、連続送受信機構１８
３０は、受信側受信要求信号線１９０１ｂと送信側受信
信号線１９１２ｂを出力線を短絡させたバッファにそれ
ぞれ接続し、受信側受信信号線１９０２ｂと送信側受信
要求信号線１９１１ｂは常に値１の状態にすると共に、
自要素プロセッサが送信元要素プロセッサのときは、送
信用ＦＩＦＯのEnable信号１５１５を常に値１で、且つ
宛先用ＦＩＦＯのEnable信号１６１５・中継用ＦＩＦＯ
のEnable信号１７１５を常に値０にし、自要素プロセッ
サが宛先要素プロセッサのときは、宛先用ＦＩＦＯのEn
able信号１６１５を常に値１で且つ送信用ＦＩＦＯのEn
able信号１５１５・中継用ＦＩＦＯのEnable信号１７１
５を常に値０にし、自要素プロセッサが送信元・宛先要
素プロセッサのどちらでもないときは、中継用ＦＩＦＯ
のEnable信号１７１５を常に値１で且つ宛先用ＦＩＦＯ
のEnable信号１６１５・送信用ＦＩＦＯのEnable信号１
５１５を常に値０にすることで実現することができる。

【００６３】以上の構成を持つ送受信選択部１８１０及
び連続送受信機構１８３０を従来の要素プロセッサに追
加する。次に、本発明に係る並列計算機の動作について
説明する。

【００６４】通信ルート上にある各要素プロセッサは、
送受信方式選択部１８１０において、送られているメッ
セージの始端フリットが宛先フリットに到着するまで
は、従来と同じ通信方式であるワームホールルーティン
グ機構を選択する（図１９参照）。送られているメッセ
ージの始端フリットが宛先フリットに到着したあとは、
宛先用ＦＩＦＯモニター手段の示す宛先用ＦＩＦＯの空
き段数が、連続送受信機構を選択するに十分なだけ、即
ち送信・宛先要素プロセッサ間距離Ｌだけあれば、宛先
要素プロセッサは連続送受信機構を選択し、連続送受信
機構を今後使用すること、即ち、連続送受信許可信号を
受信信号を送信するのと同じタイミングで隣接する中継
ルート上の隣接プロセッサに送信する。受信信号を受け
たその要素プロセッサは、直前に送信したフリットが受
信されたことを確認するので、自身のルーティング用Ｆ
ＩＦＯにその分の空きができ、１つ送信元よりの要素プ
ロセッサから直前に出ていた受信要求信号に対する受信
信号を送信することができる。このとき宛先要素プロセ
ッサと同様に自身の通信方式に連続送受信機構を選択
し、受信信号を送る要素プロセッサにそれと同じタイミ
ングで連続送受信許可信号を送る。このようにして順次
連続送受信許可信号を送信元まで送りつつ、送られたプ
ロセッサが連続送受信機構を選択していく。図８は、Ｐ
Ｅ３から送られてきた連続送受信許可信号を、ＰＥ２が
ＰＥ１へ送信しているタイミング時の各要素プロセッサ
の通信方式の選択を模式的に表している。

【００６５】また同様に、宛先用ＦＩＦＯモニター手段
の示す宛先用ＦＩＦＯの空き段数が、連続送受信機構を
選択するに十分なだけ即ちＬだけ、最初からないか、或
いは連続送受信機構使用中になくなれば、宛先要素プロ
セッサはワームホールルーティング機構を選択し、連続
送受信機構を今後使用しないこと即ち連続送受信不許可
信号受信信号を送信するのと同じタイミングで隣接する
中継ルート上の隣接プロセッサに送信する。受信信号を
受けたその要素プロセッサは、宛先要素プロセッサと同
様に自身の通信方式にワームホールルーティング機構を
選択し、受信信号を送る要素プロセッサにそれと同じタ
イミングで連続送受信不許可信号を送る。このようにし
て順次連続送受信不許可信号を送信元まで送りつつ、送
られたプロセッサがワームホールルーティング機構を選
択していく。図９は、ＰＥ３から送られてきた連続送受
信不許可信号を、ＰＥ２がＰＥ１へ送信しているタイミ
ング時の各要素プロセッサの通信方式の選択を模式的に
表している。

【００６６】本発明では単方向一次元の並列計算機にお
いて、始端フリットが宛先要素プロセッサに到着後、連
続送受信機構を使用できる場合には使用することが可能
となり、通信メッセージのルート上の要素プロセッサの
占有時間を減少せしめることができ、結果スループット
を向上させることができる。

【００６７】なお、メッセージのフリットへの分割数Ｎ
を可変にする場合には、始端フリットにＮの値が記録す
ることができる始端フリット記録部を設ければよい。

【００６８】本発明は、本実施例の構成だけではなく、
双方向通信チャネルを持つ場合や、多次元の場合、並列
計算機のプロセッサ間結合方式やデッドロックの回避の
方法などによらず適用できることは明かである。

【００６９】

【発明の効果】第１の発明によれば、処理の多くをソフ
トウェアにて処理を行うので、その仕様、処理内容には
大きな自由度を持たせることが出来る。

【００７０】また、第２の発明によれば、要素プロセッ
サ間通信において、通信メッセージのルート上の要素プ
ロセッサの占有時間を減少せしめることができ、結果通
信に関するスループットを向上させることができる。

【図面の簡単な説明】

【図１】第２の発明に係る並列計算機の構成を示した図
である。

【図２】プロセッサ間通信経路の例を示した図である。

【図３】２×２の基本スイッチを示した図である。

【図４】８×８のスイッチ構成を示した図である。

【図５】集中、分散ネットワークを示した図である。

【図６】第２の発明に係る要素プロセッサの概要のブロ
ック図である。

【図７】第２の発明に係る要素プロセッサのブロック図
である。

【図８】通信方式が順次、連続送受信方式に変わってい
く状態を示した説明図である。

【図９】通信方式が順次、ワームホールルーティング方
式に変わっていく状態を示した図である。

【図１０】第１実施例におけるフリットの構成を示した
図である。

【図１１】送受信方式選択部１８１０の構成を示した図
である。

【図１２】選択方式判定部１８５０の出力値決定アルゴ
リズムである。

【図１３】従来の基本スイッチを示した図である。

【図１４】従来のＡＴＭ変換機の概要を示したブロック
図である。

【図１５】従来の並列計算機を構成する要素プロセッサ
の一構成例を示した構成図である。

【図１６】従来用いられている要素プロセッサの概要図
である。

【図１７】従来の並列計算機を並列に構成した例であ
る。

【図１８】ワームホールルーティングにおける送受信タ
イミング図である。

【図１９】従来の並列計算機の構成と通信形態を示した
説明図である。

【図２０】従来の並列計算機の他の構成と通信形態を示
した説明図である。

【符号の説明】

１０１プロセッサ１０３Ｎレジスタ１０５Ｗレジスタ１０７Ｓレジスタ１０９Ｅレジスタ１１１ＬＳＩチップ１１３要素プロセッサ１１５Ｓ／Ｐ変換部１１７Ｐ／Ｓ変換部１１９ＬＳＩチップ１２１ＡＴＭプロセッサスイッチ１２３ＡＴＭプロセッサ１２５メモリ１２７外部バス１２９ＡＴＭ交換機１３１ポートユニット１３３スイッチユニット１３５シグナルユニット１３７ＡＴＭ端末１３９光ファイバ１４１より線対ケーブル１０００ワームホールルーティング機構１１００演算処理部１２００メッセージ変換部１３００ルーター部１３１１占有状態信号１３２１宛先判別信号１３３１宛先−送信元要素プロセッサ間距離信号１４００ −ＦＩＦＯ−メッセージ占有機構１４１１送信元信号１５００送信用ＦＩＦＯ１５１５送信用ＦＩＦＯのEnable信号１６００宛先用ＦＩＦＯ１６１０宛先用ＦＩＦＯモニター手段１６１１宛先ＦＩＦＯ空き領域数信号１６１５宛先用ＦＩＦＯのEnable信号１７００中継用ＦＩＦＯ１７１０中継用ＦＩＦＯモニター手段１７１５中継用ＦＩＦＯのEnable信号１８００送受信方式制御部１８１０送受信方式選択部１８２０ワームホールルーティング機構１８３０連続送受信機構１８４０選択方式保持ラッチ１８５０選択方式判定部１８５１選択方式判定部信号１８６０マルチプレクサ１８７０宛先ＦＩＦＯ判定回路１８７１宛先ＦＩＦＯ状態判定信号１９００受信側チャネル１９０１受信側受信要求信号１９０２受信側受信信号１９０３自要素プロセッサ選択通信方式信号１９１０受信側チャネル１９１１送信側受信要求信号１９１２送信側受信信号１９１３送信側隣接要素プロセッサ選択通信方式信号ＡＳＷＡＴＭスイッチＡＴＭＣＡＴＭコントローラＥ／Ｏ光ファイバとの接続に用いる光／電変換モジュ
ールＰＬＣ物理層コントローラＳＷＩ／ＦＡＴＭセルにルーティングタグを付加、
削除するＬＳＩＴＲＸより線対ケーブル対応トランシーバ

Claims

【特許請求の範囲】

【請求項１】単数又は複数のプロセッサと、その入出
力端子間又はプロセッサ間の結合ネットワークとを有
し、その結合ネットワークの制御をを行う制御ソフトウ
ェアを内部に有し、この制御ソフトウエアのもとに必要
なネットワーク制御、及びコンピュータ間通信を行うこ
とを特徴とする並列計算機。
【請求項２】上記プロセッサは、上記結合ネットワー
クをＩ／Ｏ命令の一部として実行する通信機構を有し、
各プロセッサ間の通信を制御するソフトウエアカーネル
を前記単一又は複数のプロセッサ中に有し、前記ソフト
ウエアカーネルの制御のもとでプロセッサ間通信を並列
に実行することを特徴とする請求項１記載の並列計算
機。
【請求項３】ＡＴＭ通信におけるプロトコルの処理を
行う並列計算機又はその機能を有するＬＳＩチップ又は
ハードウエアモジュールにおいて、入力されるセルのヘッダのアドレスに従って対応する端
子に接続し、前記セルの通信路確立のためのスイッチン
グを行う複数の基本スイッチと、この基本スイッチに前記スイッチングの制御命令を出力
するＡＴＭプロセッサとを備え、前記スイッチングの制御命令は変更可能な制御命令保持
手段に保持されることを特徴とする並列計算機。
【請求項４】通信メッセージを分割したフリット中の
始端フリットの受信要求が宛先要素プロセッサに到着す
るまでは、受信要求を行った後にフリットを送出するワ
ームホールルーティング機構を選択し、前記始端フリッ
トノ前記受信要求が前記宛先要素プロセッサに到着した
後は、前記宛先要素プロセッサの宛先用ＦＩＦＯに、連
続送受信が可能なだけの空き領域があった場合に連続送
受信を行う連続送受信機構を選択する送受信方式選択部
を有する要素プロセッサを複数具備することを特徴とす
る並列計算機。
【請求項５】隣接する要素プロセッサからのフリット
を受信し、この受信したフリットの送信先を判定するル
ータ部と、このルータ部にて自要素プロセッサに送信されたものと
判定されたフリットを所定の数だけ保持する宛先用ＦＩ
ＦＯと、この宛先用ＦＩＦＯの受信可能領域を監視する宛先用Ｆ
ＩＦＯモニター手段と、前記ルータ部にて自要素プロセ
ッサに送信されなかったものと判定されたフリットを所
定の数だけ保持する中継用ＦＩＦＯと、この中継用ＦＩＦＯの受信可能領域を監視する中継用Ｆ
ＩＦＯモニター手段と、前記宛先用ＦＩＦＯで保持され
たフリットをメッセージに再構成し、若しくは、自要素
プロセッサから送信するメッセージを送信の宛先を示す
情報が格納された始端フリットと前記メッセージの終端
であることを示す情報が格納された終端フリットとを含
むＮ個（Ｎは２以上）のフリットに分割するメッセージ
変換部と、送信元プロセッサから始端フリットが送信され、始端フ
リットの受信要求信号を宛先要素プロセッサが受信する
までは、前記ワームホールルーティング機構を選択し、
始端フリットの受信要求信号を宛先プロセッサが受信し
た後は、連続送受信許可信号により、前記ワームホール
ルーティング機構、若しくは、連続送受信機構のいずれ
の方式を選択する送受信方式選択部と、前記メッセージ変換部にて分割されたフリット、若しく
は前記ルータ部にて自要素プロセッサに前記送信された
ものと判定されなかったフリットを他の隣接する要素プ
ロセッサに終端フリットまで占有して送出する−ＦＩＦ
Ｏ−メッセージ占有機構と、を備え、前記ワームホールルーティング機構は、自要素プロッサが発信元であったときに送信用ＦＩＦＯ
にフリットが格納されている場合や、自要素プロセッサ
が送信元でも宛先でもないときに中継用ＦＩＦＯにフリ
ットが格納されている場合には、前記フリットの宛先へ
の経路上の隣接要素プロセッサへ受信要求信号を発する
受信要求手段と、自要素プロセッサが隣接要素プロセッサから受信要求信
号を受けた場合、自要素プロセッサが前記フリットの宛
先でなかったときは前記中継用ＦＩＦＯモニター手段
が、また、自要素プロセッサが前記フリットの宛先であ
ったときは前記宛先用ＦＩＦＯモニター手段が、それぞ
れ受信可能であることを示しているときに前記フリット
を受信し、受信信号を前記隣接要素プロセッサへ返信す
る受信手段と、自要素プロセッサが隣接要素プロセッサから受信信号が
返信されたとき、残りのフリットについて前記隣接要素
プロセッサへの受信要求手段を継続して行う受信要求継
続手段と、を備え、前記連続送受信機構は、自要素プロセッサが発信元であった場合には送信用ＦＩ
ＦＯに、自要素プロセッサが送信元でも宛先でもない場
合には中継用ＦＩＦＯに、それぞれフリットがある場合
には、前記フリットの宛先への経路上の隣接要素プロセ
ッサへ、前記隣接要素プロセッサが１フリット受信に十
分な時間間隔である１サイクル毎に順次前記フリットを
送信する連続送信手段と、発信元への経路上の隣接要素プロセッサから送信された
フリットを前記１サイクル毎に受信し、受信したサイク
ル毎に受信信号を前記隣接要素プロセッサへ送信する連
続受信手段と、を備えることを特徴とする並列計算機。
【請求項６】前記送受信方式選択部は、送信元から始端フリットが送信され、始端フリットの受
信要求信号を宛先要素プロセッサが受信するまでは、ワ
ームホールルーティング機構を選択し、始端フリットの受信要求信号を宛先プロセッサが受信し
た後は、送信元要素プロセッサと宛先要素プロセッサの間の距離
をＬとし、前記中継用ＦＩＦＯが前記フリットを格納し
ておくための深さをＤとしたとき、宛先要素プロセッサの場合には、分割されたフリットの数ＮがＬ×Ｄ以上のときは、宛先
用ＦＩＦＯモニター手段が示す空き領域数がＬ以上ある
ならば連続送受信許可信号を、Ｌ以上ないならば連続送
受信不許可信号を、受信信号を送信するのと同じタイミ
ングで受信信号を送信する隣接要素プロセッサへ送信し
た後、連続送信許可或いは不許可信号のどちらを送信し
たかによってそれぞれ連続送受信機構或いはワームホー
ルルーティング機構を選択し、また、ＮがＬ×Ｄ未満の
ときは、宛先ＦＩＦＯモニター手段が示す空き領域数が
Ｎ／Ｄ（小数点以下は切り上げとする）以上あるならば
連続送受信許可信号を、Ｎ／Ｄ（小数点以下は切り上げ
とする）以上ないならば連続送受信不許可信号を、受信
信号を送信するのと同じタイミングで受信信号を送信す
る隣接要素プロセッサへ送信した後、連続送信許可或い
は不許可信号のどちらを送信したかによってそれぞれ連
続送受信機構或いはワームホールルーティング機構を選
択する受信機構手段とを備え、宛先でも送信元でもない要素プロセッサの場合には、連続送受信許可或いは不許可信号を受信した後は、送信
元への経路上にある隣接要素プロセッサへ受信した連続
送受信許可／不許可信号を、受信信号を送信するのと同
じタイミングで前記隣接要素プロセッサへ送信するとと
もに、それぞれの場合において連続送受信機構或いはワ
ームホールルーティング機構を選択する手段とを備え、送信元要素プロセッサの場合には、連続送受信許可或いは不許可信号を受信した後は、それ
ぞれの場合において連続送受信機構或いはワームホール
ルーティング機構を選択する手段とを備える、ことを特徴とする請求項５記載の並列計算機。