JPH0514734A

JPH0514734A - 画像処理装置

Info

Publication number: JPH0514734A
Application number: JP3076192A
Authority: JP
Inventors: Makoto Endo; 誠遠藤
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1991-04-09
Filing date: 1991-04-09
Publication date: 1993-01-22

Abstract

(57)【要約】（修正有）【目的】２値化画像情報に対して、小規模な構成で良
好なフィルタ処理を行う。【構成】画像処理回路２２６、枠検出回路２２４及び
それらの設定、制御をするＣＰＵ２２５により、２値化
された画像情報を主走査方向にｍ画素、副走査方向にｎ
画素の間隔（ｍ≧１、ｎ＞１の整数値）でサンプリング
を行い、ａ画素×ｂ画素（ａはｍの倍数、ｂはｎの倍
数）の領域の１または０の個数を、その領域における評
価値となし、あらかじめ設定された値と比較することに
より、その領域の画像判定を行う。【効果】大規模領域のゴミ除去フィルタを少ないメモ
リ容量で達成し、装置の低価格化、小型化を可能にして
いる。また、２値データの個数を多値データ的に処理す
ることで、擬似多値データ処理が行えるので、単に２値
化するよりは注目画素Ｘのデータ信頼性は向上し、また
多値データ処理を行うよりも回路構成が簡易である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像処理装置に関し、例
えば、画像周辺部に枠のある画像をパイプライン処理に
より、枠を消去するような画像処理に用いるに適した画
像処理装置に関する。

【０００２】

【従来の技術】従来、ネガ画像を有するマイクロフィル
ムは、図１５（Ａ）のように、マイクロフィルムＦのコ
マｆ内にネガ画像が記録されており、各コマｆの周辺が
透明になっている。このマイクロフィルムＦをネガポジ
反転の情報記録装置でプリントアウトすると、コマｆの
周辺の透明部分が現像される。その結果、転写材Ｐには
図１５（Ｂ）に示すように、画像領域Ｇの周囲にベタ黒
状の枠Ｂがプリントされ、プリント画像の美観を損ねる
だけでなく、トナー消費量を増大させるという問題があ
った。

【０００３】そこで、上記の問題を解決するため、マイ
クロフィルムＦの画像コマｆの領域を検知し、該画像領
域に基づいて決定される領域を基準として、転写材Ｐに
記録する領域を制御することにより図１５（Ｃ）の様に
枠部のないプリントを得るようにした情報記録装置が提
案されている。

【０００４】しかしながら、この種の情報記録装置では
マイクロフィルム上、あるいはその支持部材である圧板
ガラス上のゴミ、ほこりはほぼ投影倍率分拡大され、転
写材Ｐに記録される。

【０００５】従って例えば、ＣＣＤ等のラインセンサー
を用いたディジタルマイクロスキャナー等では、各画素
に相当するセンサーの受光面積はゴミ、ホコリの投影画
像に比べて小さくなるため、画像読取信号には直接ゴ
ミ、ホコリの影響が出てしまうことになる。

【０００６】ところが、上記の様に、マイクロフィルム
Ｆの画像コマｆの領域を検知するためには、ゴミ、ホコ
リの影響があってはならないため、画像読取信号に何ら
かのゴミ除去フィルタとしての画像処理を行った後に検
知を行わなければならない。

【０００７】ゴミ除去フィルタとしては一般的にローパ
スフィルタが有効と考えられる。図１６に３×３畳み込
みマスクを使用した場合のローパスフィルタマスクの一
例を示す。この例では３×３画素の隣接画素の多値デー
タにマスクに示した値の重み付けを施し１／１６で平均
化することで高周波成分を除去している。

【０００８】他にもミディアンフィルタ等のフィルタも
有効である。

【０００９】例えばｐ×ｑ画素領域に図１７の様な畳み
込みマスクを適用した場合の概略回路図を図１８に示す
（この例はｐ×ｑ画素領域の平均化にすぎない。）。以
下の説明において、信号の反転を※により表わす（例え
ば、信号Ａの反転を信号Ａ※と表わす）図１８におい
て、１０１は１画素８ビット原画像信号ＶＭを画素クロ
ックＧＣＬＫ信号で刻むためのラッチ回路。１０２−１
〜１０２−（ｑ−１）はそれぞれＨＳＹＮＣ※信号によ
りクリアされるラインメモリ、１０３はラッチ回路１０
１の出力信号及びラインメモリ１０２−１〜１０２−
（ｑ−１）の出力ｉ₁〜ｉ_qを加算する加算回路、１０４
−１〜１０４−（ｐ−１）は加算回路１０３のＫビット
出力をＧＣＬＫ信号でラッチするラッチ回路、１０５は
加算回路１０３の出力及びラッチ回路１０４−１〜１０
４−（ｐ−１）の出力（ｊ₁〜ｊ_p）を加算する加算回路
である。

【００１０】図１９は加算回路１０３の一例を示す回路
図で、１０６−１〜１０６−（ｑ／２）は８ビットアダ
ー、１０７−１〜１０７−（ｑ／４）は９ビットアダ
ー、以降ｑの値によって段数は異なるが、１０８は最終
段のＫビットアダーで、Ｋの値はＫ＝８＋ｌｏｇ₂ｑビ
ットで表わされる。但し、図１９はｑ＝２^r（ｒ≧２の
整数）を想定している（勿論ｑは１以上の整数値で可能
であるが、他の例は省略した。）。

【００１１】図２０は加算回路１０５の一例を示す回路
図で、１０９−１〜１０９−１（Ｐ／２）はＫビットア
ダー、１１０−１〜１１０−（Ｐ／４）は（Ｋ＋１）ビ
ットアダー、以降Ｐの値によって段数は異なるが、１１
１は最終段のＬビットアダーで、Ｌの値はＬ＝Ｋ＋ｌｏ
ｇ₂Ｐビットで表わされる。但し、図２０はＰ＝２^r（ｒ
≧２の整数）を想定している（これも同様にＰは１以上
の整数値で可能であるが、他の例は省略した。）。

【００１２】１１２は最終段のＬビットアダー出力を１
／ｐ×ｑ倍し、総和を平均化する回路で、ｐ×ｑが２の
乗数とすれば、上位８ビットを出力する。

【００１３】図１９、図２０において、実際は多段のア
ダーとなるためＧＣＬＫの周波数及びアダーの遅延時間
との兼合いでラッチ回路を要する場合があるが、本例で
は省略している。

【００１４】

【発明が解決しようとしている課題】しかしながら、上
記の様な畳み込みマスクを使用したローパスフィルタ、
ミディアンフィルタ等によりパイプライン処理を行った
場合、従来例で判るように、畳み込みマスクの副走査
方向画素数分のラインメモリを必要とするため、大規模
領域のゴミ除去フィルタに使用すると、コスト高とな
り、また装置が大型化してしまう。これらのフィルタ
は多値データを用いた処理方法であるので、二値データ
は使用できず、また二値データを用いて処理する場合に
比べてビット数倍のメモリ容量を必要とするため、やは
りコスト高となり装置が大型化してしまう。等の欠点が
あり、小規模領域のゴミ除去フィルタには有効である
が、マイクロフィルム画像の様に大規模領域のゴミ除去
フィルタを必要とする場合には適さない。

【００１５】

【課題を解決するための手段】本発明は以上の点に鑑み
てなされたもので、２値化画像情報を複数画素おきにサ
ンプリングを行い、常に同数のサンプリング点を含む形
状の領域内サンプリング点の２値化データの１または０
の個数をあらかじめ設定した基準値と比較することによ
り、該領域の画像判定を行う画像処理装置を提供するも
のであり、また、画像判定は、主走査方向ｍ画素毎、副
走査方向ｎ画素毎に行われ、その処理はパイプライン処
理的に逐次移動しながら行われる画像処理装置を提供す
るものである。

【００１６】

【実施例】図１は本発明をマイクロフィルム用ディジタ
ルリーダープリンターに適用した場合の外観図、図２は
その概略機構図を示す。

【００１７】図１及び図２において、２０１はマイクロ
フィルムをスクリーンに投影あるいは読取って画像処理
等を行うスキャナー、２０２はスキャナー２０１で読み
取った画像情報を画像処理した後、普通紙にプリントア
ウトするためのレーザービームプリンター、２０３は各
種設定及び表示を行うための操作部、２０４はロールフ
ィルムの撮影画像を操作部２０３上のツマミにて投影位
置に送ったり、巻き戻したりする機構を持つロールキャ
リア、２０５はズーム機構を持つ投影用ズームレンズ、
２０６はマイクロフィルム画像を投影するためのスクリ
ーン、２０７はマイクロフィルムを照射するためのハロ
ゲンランプ、２０８はハロゲンランプの拡散光を集光す
るための集光レンズ、２０９はロールキャリア内にある
圧板ガラス（不図示）に挾持されたマイクロフィルム、
２１０は投影光を反射するための反射ミラー、２１１は
スクリーン投影か、投影画像読取かを選択するための摺
動ミラー、２１２は摺動ミラー２１１を回転させるため
の軸、２１３は投影画像を読み取るためのラインセンサ
ー、２１４、２１５はラインセンサーの位置を検出する
ためのセンサーである。

【００１８】以上の構成において、画像読取の動きにつ
いて説明する。

【００１９】まず、通常は摺動ミラー２１１は破線の様
な位置にある。この時、ハロゲンランプ２０７、集光レ
ンズ２０８でマイクロフィルム２０９に照射した光は反
射ミラー２１０、摺動ミラー２１１を通ってスクリーン
２０６に投影される（破線の光路）。

【００２０】操作部２０３上に設けられたコピーボタン
を押すと、まず摺動ミラー２１１は軸２１２を中心に実
線の位置に移動し、マイクロフィルム投影光は実線の光
路をたどる。この時、ラインセンサー２１３はホームポ
ジションセンサー２１４をはずれＡ方向へ移動を始める
（この方向を以後、前スキャンとする）。画像光終端位
置まで移動すると、ラインセンサー２１３はスタートポ
ジションセンサー２１５にかかりＢ方向へ反転移動を始
める（以後、この方向を本スキャンとする）。その後、
ラインセンサー２１３がホームポジションセンサー２１
４にかかると、ラインセンサー２１３の移動は停止し、
摺動ミラー２１１は破線位置へ戻る。

【００２１】図３は本発明の一実施例における概略ブロ
ック図、図４は画像処理回路２２６及び枠検出回路２２
４の詳細ブロック図を示す。

【００２２】図３において２２１はラインセンサー２１
３の画像信号出力を増幅するためのアンプ、２２２はア
ンプの出力信号をディジタル８ビット信号に直すための
Ａ／Ｄコンバータ、２２３はディジタル化した画像信号
をシェーディング補正するためのシェーディング補正回
路、２２４はそのシェーディング補正された画像信号か
ら画像の枠を検出するための枠検出回路、２２５はその
枠検出回路へのデータ設定を制御、及び操作部の設定を
読み込み、あるいは表示等を行うＣＰＵ、２２６はシェ
ーディング補正された画像信号に各種画像処理を行う画
像処理回路である。

【００２３】次に画像処理回路２２６及び枠検出回路２
２４の詳細ブロックとして図４において、３０１は８ビ
ットの階調を持つ原画像信号ＶＭを単純２値化するため
の２値化回路、３０２は２値化された画像信号ＶＭＢを
ブロック的にビット加算するブロックビット加算回路、
３０３はブロックビット加算された値を判定するための
２値化回路、３０４は２値化回路３０３で２値化された
信号ＳＩＧにより画像部と枠部の境界点を検出するため
の検出信号ＭＢＩ、ＭＢＩＴを発生するための検出信号
発生回路である。

【００２４】３０５は主走査方向同期信号に同期して画
像クロックＧＣＬＫによりカウントする１３ビットのカ
ウンタ、３０６はブロック化の際に生じる主走査方向の
遅延（Ｋ）を補正するためのアドレス補正回路であると
ころの１３ビットアダー、３０７は検出信号ＭＢＩＴの
立上りで、主走査方向のアドレスをラッチする画像部立
上りアドレスラッチ回路、３０８は検出信号ＭＢＩの立
上りで主走査方向のアドレスをラッチする画像部立下り
アドレスラッチ回路である。

【００２５】３０９はＴライン毎に生じる同期信号ＨＳ
ＹＮＴ信号により立上りアドレスラッチ回路３０７の出
力アドレス信号ＮＢのラッチを行い、遅延するＴライン
ラッチ回路、３１０は同じくＨＳＹＮＴ信号により３０
８の出力アドレス信号ＮＡをラッチするＴラインラッチ
回路である。

【００２６】３１１はＮＢ，ＮＡのアドレス信号よりタ
イミングを発生するアドレス・タイミング変換回路Ａ、
３１２は同じく３０９、３１０の出力信号ＰＢ，ＰＡの
アドレス信号よりタイミングを発生するアドレス。タイ
ミング変換回路Ｂである。

【００２７】３１３〜３１７はゲート回路で、詳細は後
述する。

【００２８】３１８は原画像信号ＶＭをエッジ強調する
ためのエッジ強調回路、３１９は更にエッジ強調化され
た８ビット階調の画像信号を誤差拡散法により擬似中間
調処理するための誤差拡散回路、３２０はブロック化の
際に生じる副走査方向の遅延を補正するための画像遅延
回路である。

【００２９】以下、動作を順を追って説明する。

【００３０】原画像信号ＶＭは例えば図３に示す如くシ
エーディング補正、γ補正等の基本的補正回路は通過し
ており、ある程度のフィルタリング処理も施されてい
る。

【００３１】この原画像信号ＶＭをｒｅｆ１の値（ｒｅ
ｆ１はプレスキャンによる測光値に連動している）と比
較して２値化回路３０１により１か０の２値信号に変換
する。

【００３２】２値化回路３０１からの２値信号はブロッ
クビット加算回路３０２にて加算される。画像上の１点
Ｘに対するブロックは図１２のように９×９のサンプル
点を持っており、各サンプル点は主走査方向にＧＣＫＷ
信号の間隔（ここでは８画素分）、副走査方向にはＨＳ
ＹＮＷ信号の間隔（ここでは８画素分）だけ離れてい
る。従ってブロックの大きさとしては６４×６４画素と
なる。

【００３３】マイクロフィルム上のゴミ，ホコリは拡大
倍率だけ拡大されるが、枠部にホコリが存在した場合
は、この判定ブロックが小さいと、拡大されたゴミ，ホ
コリで誤動作を起こす場合がある。しかし、この判定ブ
ロックが大きければ大きいほどメモリを必要とするため
最小のメモリで、ゴミ，ホコリの誤動作をなくすために
は、このようにとびとびのサンプル点を持つことは有効
な方法である。

【００３４】この大きさでは、例えば４００ｄｐｉのセ
ンサーを用いている場合、約２ｍｍ幅の拡大されたゴ
ミ，ホコリまでは誤動作を生じないことになる。

【００３５】ブロックビット加算回路３０２にて得られ
たＳＵＭは２値化回路３０３によりｒｅｆ２と比較して
１か０の２値信号ＳＩＧに変換する。従って、このよう
にこのＳＩＧはまわりの画素から概ね平均的に求めた信
号であるので、大面積のローパスフィルタをかけたよう
な効果があり、ノイズやゴミ，ホコリに対して安定的な
信号となっている。

【００３６】次に、この信号ＳＩＧは検出信号発生回路
３０４にて枠消エリア信号ＡＲＥＡにより制限された
後、画像立下り検出信号ＭＢＩと画像立上り検出信号Ｍ
ＢＩＴを作る。基本的にＭＢＩＴはタイミング的に主走
査同期信号ＨＳＹＮＣから最初にくる画像部のエッジを
とらえるために、ＳＩＧの最初の立上り点で立上げ、次
のＨＳＹＮＣ信号立上りで立下げている。またＭＢＩは
ＨＳＹＮＣから見て最後の画像部のエッジをとらえるた
めにＳＩＧを反転している。

【００３７】１３ビットカウンタ３０５は同期式カウン
タで、ＨＳＹＮＣ※信号でクリアされ、ＧＣＬＫの立上
りでカウントアップする。１３ビットは４００ｄｐｉＡ
３サイズの主走査を想定したビット数で、センサーの解
像力、画像読取幅により異なる。

【００３８】ブロック化することにより、主走査、副走
査とも遅延が生じるが、主走査方向に関しては１３ビッ
トアダー３０６′によりアドレス補正することで対処す
る。補正値はＫであるが、以下のタイミングは便宜上Ｋ
＝０としている。こうして補正された主走査方向カウン
タのアドレス値をＨＡＤとする。

【００３９】アドレスラッチ回路３０７、３０８では画
像が存在した時にはＭＢＩＴ信号は１ライン１回、ＭＢ
Ｉ信号は最低１回、ＨＡＤ信号のラッチを行うことにな
る。また、同期をとるために、ラッチ出力を再度ＨＳＹ
ＮＴ信号の立上りでラッチしている。こうしてラッチさ
れたアドレス信号がＮＢ，ＮＡとなる。そして、このア
ドレス信号ＮＢ，ＮＡを更にＴラインラッチ３０９、３
１０においてＨＳＹＮＴ信号の立上りでラッチを行った
のが、アドレス信号ＰＢ，ＰＡである。

【００４０】そして、アドレスタイミング変換回路Ａ３
１１においてＮＢ−Ｄのアドレスを算出し、同じくＮＡ
＋Ｄのアドレスを算出する。そして、ＮＢ−Ｄ、ＮＢ，
ＮＡ＋Ｄ，ＮＡの各アドレス値と、主走査方向カウンタ
のアドレス値ＨＡＤとが一致するタイミングを夫々見つ
けることによってＮＬＭ信号及びＮＬ信号が出力され
る。

【００４１】同様にアドレス信号ＰＢ，ＰＡからもアド
レスタイミング変換回路３１２によりＰＬＭ，ＰＬ信号
が出力される。

【００４２】そして、ＮＬＭとＰＬ、及びＮＬとＰＬＭ
のＥＸＯＲゲート３１３、３１４の出力をＯＲゲート３
１５を介してＯＲゲート３１７に入力し、また、ＡＮＤ
ゲート３１６からのエッジ強調回路３１８、誤差拡散回
路３１９更には遅延回路３２０を通した画像信号ＶＤと
ＮＬＭのアンド出力をＯＲゲート３１７に入力する。

【００４３】これにより最初に画像が出現したラインに
おいては画像域全体を黒線とし、次のライン以降（ＨＳ
ＹＮＴがＨＳＹＮＣでなく、ｎライン置きの時は次のｎ
ライン目以降）は主走査方向の画像部の縁が黒帯とな
る。

【００４４】以上により、図１３（Ａ）の様な画像は図
１３（Ｂ）の様な画像に変換される。

【００４５】エッジ強調回路３１８にはラプラシアンの
３×３の畳み込みマスクを使用している。また、誤差拡
散回路３１９により中間調再現特性を向上させている。
誤差拡散法（ＥＤ法）は周知のように、ある注目画素を
一定の閾値と比較し、生じた誤差（注目画素の濃度と閾
値との差分値）を次の複数画素の濃度に拡散していく方
法であり、代表的な擬似中間調処理の一つである。

【００４６】また、遅延回路３２０において、シリアル
画像信号ＶＤＩは設定した遅延ライン数だけ遅延したシ
リアル画像信号ＶＤとして出力される。

【００４７】図５は図４のブロックビット加算回路３０
２の概略回路図である。

【００４８】２１は２値化回路３０１からの原画像信号
を単純２値化した信号ＶＭＢを図９に示したようなＧＣ
ＫＷ信号（図９では８画素毎に１クロック）で刻むため
のラッチ回路、２２〜２９はそれぞれＨＳＹＮＷ信号の
周期毎にクリアされるラインメモリ、３０はラッチ回路
２１の出力信号ＶＭＢ′とラインメモリ２２〜２９の出
力（ａ〜ｉ）を加算する加算回路、３１〜３８は加算回
路３０の４ビット出力をＧＣＫＷ信号でラッチするラッ
チ回路、３９は加算回路３０の出力及びラッチ回路３１
〜３８の出力（Ａ〜Ｉ）を加算する加算回路である。

【００４９】図６は加算回路３０の一例を示す回路図
で、４８〜５２は１ビットフルアダー、５３、５４は１
ビットハーフアダーである。

【００５０】図３は加算回路３９の一例を示す回路図
で、５５〜５８は４ビットアダー、５９、６０は５ビッ
トアダー、６１は６ビットアダー、６２は７ビットアダ
ーである。

【００５１】以下、動作を順に追って説明する。

【００５２】２値化画像信号ＶＭＢをラッチ回路２１に
よりＧＣＫＷ信号立上りで刻み、ラインメモリ２２〜２
９により、ＨＳＹＮＷ信号の間隔で順次記憶する。

【００５３】そして、９ライン分（ａ〜ｉ）の信号をＧ
ＣＫＷ信号の間隔でビット加算していく。

【００５４】例えば、図１０の様にａ〜ｉ信号が出力さ
れた場合は、加算回路３０の出力Ａの４ビット出力は、
図に示した様になる。更に、４ビットラッチ３１〜３８
で主走査方向にＧＣＫＷ信号の間隔で、順次記憶する。
そして、Ａ〜Ｉ点における９ライン分のビット加算信号
の総和を加算回路３９により算出する。この時、Ａ〜Ｉ
の４ビット信号は図１０に沿って考えると図１１の様に
なる。そして、その総和である加算回路３９の出力ＳＵ
Ｍは図のＳＵＭで示した様な結果となる。

【００５５】加算回路３１は例えば図６の様になるが、
ａ，ｂ，ｃの信号は１ビットフルアダー４８で加算さ
れ、２ビット信号に変換される。同様にｄ，ｅ，ｆの信
号は１ビットフルアダー４９で加算され、２ビット信号
に変換される。ｇ，ｈ，ｉの信号は１ビットフルアダー
５０で加算され、２ビット信号に変換される。２ビット
変換された各信号の上位１ビット、下位１ビットを１ビ
ットフルアダー５１、５２で別々に演算し、更にハーフ
アダー５３、５４により４ビット信号に変換する（最大
９）。

【００５６】また、加算回路３９は、例えば図７の様に
なるが、Ａ，ＢＣ，ＤＥ，ＦＧ，Ｈの４ビット信号
を、まず４ビットアダー５５〜５８で加算し、５ビット
に変換、更にこの５ビット信号を５ビットアダー５９、
６０により加算し、６ビットに変換、そしてこの６ビッ
ト信号を６ビットアダー６１により加算し、７ビットに
変換、そして最後にＩの４ビット信号を７ビットアダー
６２で加えて、Ａ〜Ｉの総和ＳＵＭを出力する。

【００５７】こうして得られたＳＵＭは２値化回路３０
３において、例えば基準値（ｒｅｆ）と比較して図１１
に示す如くの１か０の２値信号ＳＩＧに変換する。図１
１ではｒｅｆ＝５０としている。このＳＩＧはまわりの
画素から概ね平均的に求めた信号であるので、大面積の
ローパスフィルタをかけたと同等の効果があり、ノイズ
やゴミ、ホコリに対して安定的な信号となる。

【００５８】実際には、図５におけるラインメモリ２２
〜２９の部分は、例えばダイナミック型のメモリである
μＰＤ４２５０５Ｖ（ＥＮＣ製）を使用すると１つのラ
インメモリで済む。その例を図８に示す。

【００５９】ラインメモリ７９にはリード用クロックＲ
ＣＫとライト用クロックＷＣＫ端子には、ＧＣＬＫＷ信
号が供給され、リード用リセットＲＳＴＲ※とライト用
リセットＲＳＴＷ※端子にはＨＳＹＮＣ※信号が供給さ
れている。従って、１ライン毎にラインメモリ内容は書
き換えられるが、８ビットセレクタ８０のＳＥＬ端子に
はＨＳＹＮＷ信号が接続されているため、ＨＳＹＮＷが
ｎライン周期の場合（ｎ−１）ラインはメモリに１回書
込まれた内容をリフレッシュ的に再書込みすることにな
る。ｎライン目には新しいＶＭＢ′が０ビット目のライ
ンメモリに書き込まれ、以降０ビット目のラインメモリ
の内容が１ビット目に、１ビット目のラインメモリの内
容が２ビット目にと１ビットずつシフト書き込みされ
る。これにより、ｎラインおきに８ライン分のラインメ
モリを行うことができる。

【００６０】実際にはｎ＝８として、８ラインおきに８
ライン分のラインメモリを行っている。これにより記憶
された８ラインと現在のラインで計９ラインの値を逐次
処理することが可能となる。

【００６１】以上を模式化したのが図１２であり、ある
注目画素Ｘに対し、主走査方向にＡ〜Ｉの９ライン、副
走査方向にａ〜ｉの９ラインにより構成されたブロック
の中で、各格子点がサンプリング点となる。ＧＣＫＷの
間隔８画素は主走査方向に対するサンプリングピッチ、
ＨＳＹＮＷの間隔８画素は副走査方向に対するサンプリ
ングピッチとなる。

【００６２】このＸ点に対するサンプリング点の数は９
×９＝８１となり、このブロック領域は（９×８）×
（９×８）＝７２×７２（画素）のエリアとなる。

【００６３】このサンプリング点の個数８１に対して、
サンプリングデータ１の個数がどれくらいあるかで注目
画素Ｘ点の評価値を得ようとするのが本方式であるが、
実際には図１１の様にｒｅｆ＝５０としてサンプリング
データ１の個数をｘとして、ｘ≧５０の時０、ｘ＜５０
の時１としてＳＩＧ信号を得ている。

【００６４】この評価用ブロックは注目画素Ｘ点の移動
に伴い移動し、リアルタイム処理においては逐次処理を
行いながら評価値を得ることができる。このような評価
値信号ＳＩＧを使用して、図１３（Ａ）の様に原稿画像
周囲に枠がある場合に原稿画像を読み取り、図１３
（Ｂ）の様に枠を消去して、記録することができる
（尚、図１３（Ｂ）では枠消しと同時に画像周囲に縁取
を行っている。）。

【００６５】以上の様に、２値化された画像情報を複数
画素おきにサンプリングを行い、常に同数のサンプリン
グ点を含む形状の領域内サンプリング点２値化データの
１または０の個数をあらかじめ設定された値と比較する
ことにより、その領域の画像判定を行うことで、大規模
領域のゴミ除去フィルタを少ないメモリ容量で達成し、
装置の低価格化、小型化を可能にしている。

【００６６】また、２値データを用いて、擬似的に多値
データ処理を行えるため、注目点データの信頼性を向上
できる。

【００６７】尚、前記実施例においては、サンプリング
領域として正方形ブロックを想定し、サンプリングも主
走査、副走査で同じ間隔になっているが、特にサンプリ
ング領域の形状、大きさ、サンプリングピッチ等は定め
るものではなく、サンプリング領域の形状に関しては、
例えば図１４（Ａ）あるいは図１４（Ｂ）の様なブロッ
ク形状でも良い。

【００６８】また、ブロック内のサンプリング点の１ま
たは０の個数を加算する場合に、中心点Ｘに対して周囲
サンプリング点を重みづけしても良い。

【００６９】上記実施例ではゴミフィルタを自動枠消の
評価として使用しているが、例えば自動露光量制御（Ａ
Ｅ）等に用いても良い。その他、通常のローパスフィル
タの代わりに使用しても良い。

【００７０】以上説明したように、２値化された画像情
報を主走査方向にｍ画素、副走査方向にｎ画素の間隔
（ｍ≧１、ｎ＞１の整数値）でサンプリングを行い、ａ
画素×ｂ画素（ａはｍの倍数、ｂはｎの倍数）の領域の
１または０の個数を、その領域における評価値となし、
あらかじめ設定された値と比較することにより、その領
域の画像判定を行うことで、大規模領域のゴミ除去フィ
ルタを少ないメモリ容量で達成し、装置の低価格化、小
型化を可能にしている。

【００７１】また、２値データの個数を多値データ的に
処理することで、擬似多値データ処理が行えるので、単
に２値化するよりは注目画素Ｘのデータ信頼性は向上
し、また多値データ処理を行うよりも回路構成が簡易で
ある。

【００７２】

【発明の効果】以上説明した様に、本発明によると、２
値化画像情報を複数画素おきにサンプリングを行い、常
に同数のサンプリング点を含む形状の領域内サンプリン
グ点の２値化データの１または０の個数をあらかじめ設
定した基準値と比較することにより、該領域の画像判定
を行うので、小規模の構成で良好なフィルタ処理が可能
となる。

【図面の簡単な説明】

【図１】デジタルリーダープリンターの外観図。

【図２】デジタルリーダープリンターの構成図。

【図３】デジタルリーダープリンターのブロック図。

【図４】画像処理回路のブロック図。

【図５】ブロックビット加算回路のブロック図。

【図６】加算回路Ａのブロック図。

【図７】加算回路Ｂのブロック図。

【図８】ブロックビット加算回路の他のブロック図。

【図９】フローチャート図。

【図１０】フローチャート図。

【図１１】フローチャート図。

【図１２】サンプリング点を示す図。

【図１３】出力画像例を示す図。

【図１４】フィルタ形状を示す図。

【図１５】従来の画像出力例を示す図。

【図１６】フィルタの例を示す図。

【図１７】フィルタの例を示す図。

【図１８】従来の加算回路のブロック図。

【図１９】加算回路のブロック図。

【図２０】加算回路のブロック図。

【符号の説明】

３０加算回路３９加算回路３０２ブロックビット加算回路３０３２値化回路

Claims

【特許請求の範囲】

【請求項１】２値化画像情報を複数画素おきにサンプ
リングを行い、常に同数のサンプリング点を含む形状の
領域内サンプリング点の２値化データの１または０の個
数をあらかじめ設定した基準値と比較することにより、
該領域の画像判定を行うことを特徴とする画像処理装
置。
【請求項２】画像判定は、主走査方向ｍ画素毎、副走
査方向ｎ画素毎に行われ、その処理はパイプライン処理
的に逐次移動しながら行われることを特徴とする請求項
１に記載の画像処理装置。