JPH0514168A - 出力回路及び半導体集積回路装置 - Google Patents
出力回路及び半導体集積回路装置Info
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- JPH0514168A JPH0514168A JP3161669A JP16166991A JPH0514168A JP H0514168 A JPH0514168 A JP H0514168A JP 3161669 A JP3161669 A JP 3161669A JP 16166991 A JP16166991 A JP 16166991A JP H0514168 A JPH0514168 A JP H0514168A
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Abstract
(57)【要約】
【目的】 本発明は出力回路及び半導体集積回路装置に
関し、当該回路の出力動作停止時に、電源線や接地線に
接続されたトランジスタの順方向寄生ダイオードを経路
とする電流を極力抑制すること、及び、通常出力動作時
の出力レベルを極力高くすることを目的とする。 【構成】 電源線ＶCCと接地線ＧNDとの間に、第１の電
界効果トランジスタＴ１及び第２の電界効果トランジス
タＴ２が直列に接続され、かつ、第１の電界効果トラン
ジスタＴ１及び第２の電界効果トランジスタＴ２の接続
点が出力部ｏutに接続された出力回路において、前記電
源線ＶCCに接続された第１の電界効果トランジスタＴ１
のバックゲート部ＢＧと前記出力部ｏutとの間に電流制
限用素子Ｒが接続されることを含み構成し、前記出力回
路において、前記第１，第２の電界効果トランジスタＴ
１，Ｔ２がｎ型の電界効果トランジスタ又はｐ型の電界
効果トランジスタから成ることを含み構成する。
関し、当該回路の出力動作停止時に、電源線や接地線に
接続されたトランジスタの順方向寄生ダイオードを経路
とする電流を極力抑制すること、及び、通常出力動作時
の出力レベルを極力高くすることを目的とする。 【構成】 電源線ＶCCと接地線ＧNDとの間に、第１の電
界効果トランジスタＴ１及び第２の電界効果トランジス
タＴ２が直列に接続され、かつ、第１の電界効果トラン
ジスタＴ１及び第２の電界効果トランジスタＴ２の接続
点が出力部ｏutに接続された出力回路において、前記電
源線ＶCCに接続された第１の電界効果トランジスタＴ１
のバックゲート部ＢＧと前記出力部ｏutとの間に電流制
限用素子Ｒが接続されることを含み構成し、前記出力回
路において、前記第１，第２の電界効果トランジスタＴ
１，Ｔ２がｎ型の電界効果トランジスタ又はｐ型の電界
効果トランジスタから成ることを含み構成する。
Description
【０００１】
〔目次〕
産業上の利用分野
従来の技術（図11，12）
発明が解決しようとする課題（図13）
課題を解決するための手段（図１，２）
作用
実施例
（１）第１の実施例の説明（図３，４）
（２）第２の実施例の説明（図５，６）
（３）第３の実施例の説明（図７，８）
（４）第４の実施例の説明（図９，10）
発明の効果
【０００２】
【産業上の利用分野】本発明は、出力回路及び半導体集
積回路装置に関するものであり、更に詳しく言えば、論
理信号等を増幅出力する回路やその装置の出力電圧レベ
ルの改善に関するものである。
積回路装置に関するものであり、更に詳しく言えば、論
理信号等を増幅出力する回路やその装置の出力電圧レベ
ルの改善に関するものである。
【０００３】近年、情報量の増大により高機能，高性能
のデータ処理装置が要求され、該処理装置にはＮ，Ｐチ
ャネル型の電界効果トランジスタを高集積，高密度に形
成した半導体集積回路装置がプリント基板等に実装さ
れ、それ等の出力部が共通バスに接続されて使用される
傾向にある。
のデータ処理装置が要求され、該処理装置にはＮ，Ｐチ
ャネル型の電界効果トランジスタを高集積，高密度に形
成した半導体集積回路装置がプリント基板等に実装さ
れ、それ等の出力部が共通バスに接続されて使用される
傾向にある。
【０００４】これによれば、当該半導体集積回路装置の
出力動作を停止させ、他の半導体集積回路装置の出力動
作を継続するような電源供給制御が採られる場合があ
る。このため、出力動作が停止された半導体集積回路装
置の電源線に接続されたトランジスタの順方向ダイオー
ドを原因として共通バスの出力レベルが低下をすること
がある。
出力動作を停止させ、他の半導体集積回路装置の出力動
作を継続するような電源供給制御が採られる場合があ
る。このため、出力動作が停止された半導体集積回路装
置の電源線に接続されたトランジスタの順方向ダイオー
ドを原因として共通バスの出力レベルが低下をすること
がある。
【０００５】また、ＲＳ４２２の規格を満足すべき出力
回路が集積化される傾向にある。これによれば、Ｎチャ
ネル型の電界効果トランジスタを用いた出力回路が有力
視されるが、そのバックゲートの依存性により、通常動
作時の出力レベルが低くなることがある。
回路が集積化される傾向にある。これによれば、Ｎチャ
ネル型の電界効果トランジスタを用いた出力回路が有力
視されるが、そのバックゲートの依存性により、通常動
作時の出力レベルが低くなることがある。
【０００６】そこで、当該回路の出力動作停止時に、少
なくとも、電源線に接続されたトランジスタの順方向寄
生ダイオードを経路とする電流を極力抑制すること、及
び、通常出力動作時の出力レベルを極力高くすることが
できる出力回路及び半導体装置が望まれている。
なくとも、電源線に接続されたトランジスタの順方向寄
生ダイオードを経路とする電流を極力抑制すること、及
び、通常出力動作時の出力レベルを極力高くすることが
できる出力回路及び半導体装置が望まれている。
【０００７】
【従来の技術】図11〜13は、従来例に係る説明図であ
る。図11（ａ），（ｂ）は従来例に係る第１の出力回路
及びその半導体集積回路装置の説明図を示している。
る。図11（ａ），（ｂ）は従来例に係る第１の出力回路
及びその半導体集積回路装置の説明図を示している。
【０００８】図11（ａ）は、入力信号を増幅出力するバ
ッファ回路やバスドライバ回路等の相補形出力回路（Ｃ
ＭＯＳ回路）を示している。当該出力回路は、例えば、
図11（ａ）において、電源線ＶCCと接地線ＧNDとの間に
直列に接続されたＰチャネル型及びＮチャネル型のＭＯ
Ｓトランジスタ（以下単に第１，第２のトランジスタと
いう）Ｔｐ, Ｔｎから成る。なお、第１のトランジスタ
ＴｐのバックゲートＢＧが電源線ＶCCに接続され、第２
のトランジスタＴｎのバックゲートＢＧが接地線ＧND線
に接続されている。これは、第１，第２のトランジスタ
Ｔｐ，Ｔｎの電気的なフローティング状態を防止するた
めである。
ッファ回路やバスドライバ回路等の相補形出力回路（Ｃ
ＭＯＳ回路）を示している。当該出力回路は、例えば、
図11（ａ）において、電源線ＶCCと接地線ＧNDとの間に
直列に接続されたＰチャネル型及びＮチャネル型のＭＯ
Ｓトランジスタ（以下単に第１，第２のトランジスタと
いう）Ｔｐ, Ｔｎから成る。なお、第１のトランジスタ
ＴｐのバックゲートＢＧが電源線ＶCCに接続され、第２
のトランジスタＴｎのバックゲートＢＧが接地線ＧND線
に接続されている。これは、第１，第２のトランジスタ
Ｔｐ，Ｔｎの電気的なフローティング状態を防止するた
めである。
【０００９】当該回路の機能は、第１，第２のトランジ
スタＴｐ，ＴｎのゲートＧに入力信号として「Ｈ」（ハ
イ）レベルが入力されると、両トランジスタＴｐ，Ｔｎ
のドレインＤ＝出力部ｏutに出力信号＝「Ｌ」（ロー）
レベルが出力される。また、第１，第２のトランジスタ
Ｔｐ，ＴｎのゲートＧに入力信号として「Ｌ」レベルが
入力されると、両トランジスタＴｐ，ＴｎのドレインＤ
＝出力部ｏutに出力信号＝「Ｈ」レベルが出力される。
これにより、入力部ｉｎに供給された論理信号等が増幅
出力される。
スタＴｐ，ＴｎのゲートＧに入力信号として「Ｈ」（ハ
イ）レベルが入力されると、両トランジスタＴｐ，Ｔｎ
のドレインＤ＝出力部ｏutに出力信号＝「Ｌ」（ロー）
レベルが出力される。また、第１，第２のトランジスタ
Ｔｐ，ＴｎのゲートＧに入力信号として「Ｌ」レベルが
入力されると、両トランジスタＴｐ，ＴｎのドレインＤ
＝出力部ｏutに出力信号＝「Ｈ」レベルが出力される。
これにより、入力部ｉｎに供給された論理信号等が増幅
出力される。
【００１０】なお、Ｄ１は第１の寄生ダイオードであ
り、出力部ｏutから第１のトランジスタＴｐを見た場合
に、ドレインＤと電源線ＶCCとの間に寄生する順方向接
合部である。また、Ｄ２は第２の寄生ダイオードであ
り、出力部ｏutから第２のトランジスタＴｎを見た場合
に、ドレインＤと接地線ＧNDとの間に寄生する順方向接
合部である。
り、出力部ｏutから第１のトランジスタＴｐを見た場合
に、ドレインＤと電源線ＶCCとの間に寄生する順方向接
合部である。また、Ｄ２は第２の寄生ダイオードであ
り、出力部ｏutから第２のトランジスタＴｎを見た場合
に、ドレインＤと接地線ＧNDとの間に寄生する順方向接
合部である。
【００１１】図11（ｂ）は、当該出力回路の半導体装置
の断面構造図を示している。図11（ｂ）において、当該
出力回路を集積した半導体装置は、例えば、ｎ型半導体
基板１に第１のトランジスタＴｐ及び第２のトランジス
タＴｎとが設けられている。
の断面構造図を示している。図11（ｂ）において、当該
出力回路を集積した半導体装置は、例えば、ｎ型半導体
基板１に第１のトランジスタＴｐ及び第２のトランジス
タＴｎとが設けられている。
【００１２】第１のトランジスタＴｐは、ｎ型半導体基
板１に一対のＰ+型拡散層３Ａ，３ＢとＮ+ 型拡散層
（バックゲート引出電極）４Ａとが設けられ、該Ｐ+ 型
拡散層３Ａ，３Ｂのチャネル領域上に第１のゲート酸化
膜５Ａを介して第１のゲート電極６Ａが設けられてい
る。
板１に一対のＰ+型拡散層３Ａ，３ＢとＮ+ 型拡散層
（バックゲート引出電極）４Ａとが設けられ、該Ｐ+ 型
拡散層３Ａ，３Ｂのチャネル領域上に第１のゲート酸化
膜５Ａを介して第１のゲート電極６Ａが設けられてい
る。
【００１３】第２のトランジスタＴｎは、Ｐ型ウエル層
２に一対のＮ+ 型拡散層３Ｃ，３ＤとＰ+ 型拡散層（バ
ックゲート引出電極）４Ｂとが設けられ、該Ｎ+ 型拡散
層３Ｃ，３Ｄのチャネル領域上に第２のゲート酸化膜５
Ｂを介して第２のゲート電極６Ｂが設けられている。
２に一対のＮ+ 型拡散層３Ｃ，３ＤとＰ+ 型拡散層（バ
ックゲート引出電極）４Ｂとが設けられ、該Ｎ+ 型拡散
層３Ｃ，３Ｄのチャネル領域上に第２のゲート酸化膜５
Ｂを介して第２のゲート電極６Ｂが設けられている。
【００１４】また、第１のトランジスタＴｐの一方のＰ
+ 型拡散層３Ａと第２のトランジスタＴｎの一方のＮ+
型拡散層３Ｃとが接続されて出力部ｏutに延在されてい
る。第１のトランジスタＴｐの他方のＰ+ 型拡散層３Ｂ
とＮ+ 型拡散層４Ａとが接続されて電源線ＶCCに接続さ
れ、第２のトランジスタＴｎの他方のＮ+ 型拡散層３Ｄ
とＰ+ 型拡散層４Ｂとが接続されて接地線ＧNDに延在さ
れている。
+ 型拡散層３Ａと第２のトランジスタＴｎの一方のＮ+
型拡散層３Ｃとが接続されて出力部ｏutに延在されてい
る。第１のトランジスタＴｐの他方のＰ+ 型拡散層３Ｂ
とＮ+ 型拡散層４Ａとが接続されて電源線ＶCCに接続さ
れ、第２のトランジスタＴｎの他方のＮ+ 型拡散層３Ｄ
とＰ+ 型拡散層４Ｂとが接続されて接地線ＧNDに延在さ
れている。
【００１５】なお、第１の寄生ダイオードＤ１は、第１
のトランジスタＴｐのＰ+ 型拡散層３ＢとＮ型半導体基
板１やＮ+ 型拡散層４Ａとの間に寄生するｐｎ接合部で
ある。また、第２の寄生ダイオードＤ２は、第２のトラ
ンジスタＴｎのＮ+ 型拡散層３ＤとＰ型ウエル層２やＰ
+ 型拡散層４Ｂとの間に寄生するｐｎ接合部である。
のトランジスタＴｐのＰ+ 型拡散層３ＢとＮ型半導体基
板１やＮ+ 型拡散層４Ａとの間に寄生するｐｎ接合部で
ある。また、第２の寄生ダイオードＤ２は、第２のトラ
ンジスタＴｎのＮ+ 型拡散層３ＤとＰ型ウエル層２やＰ
+ 型拡散層４Ｂとの間に寄生するｐｎ接合部である。
【００１６】図12（ａ），（ｂ）は従来例に係る第２の
出力回路及びその半導体集積回路装置の説明図を示して
いる。図12（ａ）は、入力信号を増幅出力するバッファ
回路やバスドライバ回路等の出力回路を示している。当
該出力回路は、例えば、図12（ａ）において、電源線Ｖ
CCと接地線ＧNDとの間に直列に接続されたＮチャネル型
のＭＯＳトランジスタ（以下単に第１，第２のトランジ
スタという）ＴN1, ＴN2から成る。なお、第１，第２の
トランジスタＴN1, ＴN2のバックゲートＢＧが接続され
て、それが接地線ＧNDに接続されている。
出力回路及びその半導体集積回路装置の説明図を示して
いる。図12（ａ）は、入力信号を増幅出力するバッファ
回路やバスドライバ回路等の出力回路を示している。当
該出力回路は、例えば、図12（ａ）において、電源線Ｖ
CCと接地線ＧNDとの間に直列に接続されたＮチャネル型
のＭＯＳトランジスタ（以下単に第１，第２のトランジ
スタという）ＴN1, ＴN2から成る。なお、第１，第２の
トランジスタＴN1, ＴN2のバックゲートＢＧが接続され
て、それが接地線ＧNDに接続されている。
【００１７】当該回路の機能は、第１のトランジスタＴ
N1のゲートＧに入力信号として「Ｈ」（ハイ）レベル，
第２のトランジスタＴN2のゲートＧに「Ｌ」（ロー）レ
ベルが入力されると、両トランジスタＴN1，ＴN2のドレ
インＤ＝出力部ｏutに出力信号＝「Ｈ」レベルが出力さ
れる。また、第１のトランジスタＴN1のゲートＧに
「Ｌ」レベル，第２のトランジスタＴN2のゲートＧに
「Ｈ」レベルが入力されると、両トランジスタＴN1，Ｔ
N2の出力部ｏutに出力信号＝「Ｌ」レベルが出力され
る。これにより、入力部ｉｎに供給された論理信号等が
増幅出力される。
N1のゲートＧに入力信号として「Ｈ」（ハイ）レベル，
第２のトランジスタＴN2のゲートＧに「Ｌ」（ロー）レ
ベルが入力されると、両トランジスタＴN1，ＴN2のドレ
インＤ＝出力部ｏutに出力信号＝「Ｈ」レベルが出力さ
れる。また、第１のトランジスタＴN1のゲートＧに
「Ｌ」レベル，第２のトランジスタＴN2のゲートＧに
「Ｈ」レベルが入力されると、両トランジスタＴN1，Ｔ
N2の出力部ｏutに出力信号＝「Ｌ」レベルが出力され
る。これにより、入力部ｉｎに供給された論理信号等が
増幅出力される。
【００１８】なお、Ｄｎは寄生ダイオードであり、出力
部ｏutから第２のトランジスタＴN2を見た場合に、ドレ
インＤと接地線ＧNDとの間に寄生する順方向接合部であ
る。図12（ｂ）は、当該出力回路の半導体装置の断面構
造図を示している。図12（ｂ）において、当該出力回路
を集積した半導体装置は、例えば、ｎ型半導体基板１に
第１のトランジスタＴN1及び第２のトランジスタＴN2と
が設けられている。
部ｏutから第２のトランジスタＴN2を見た場合に、ドレ
インＤと接地線ＧNDとの間に寄生する順方向接合部であ
る。図12（ｂ）は、当該出力回路の半導体装置の断面構
造図を示している。図12（ｂ）において、当該出力回路
を集積した半導体装置は、例えば、ｎ型半導体基板１に
第１のトランジスタＴN1及び第２のトランジスタＴN2と
が設けられている。
【００１９】第１のトランジスタＴN1は、第１のＰ型ウ
エル層２Ａに一対の第１のｎ型拡散層３Ｅ，３Ｆと第１
のＰ+ 型拡散層（バックゲート引出電極）４Ｃとが設け
られ、該Ｎ+ 型拡散層３Ｅ，３Ｆのチャネル領域上に第
１のゲート酸化膜５Ｃを介して第１のゲート電極６Ｃが
設けられている。
エル層２Ａに一対の第１のｎ型拡散層３Ｅ，３Ｆと第１
のＰ+ 型拡散層（バックゲート引出電極）４Ｃとが設け
られ、該Ｎ+ 型拡散層３Ｅ，３Ｆのチャネル領域上に第
１のゲート酸化膜５Ｃを介して第１のゲート電極６Ｃが
設けられている。
【００２０】第２のトランジスタＴN2は、第２のＰ型ウ
エル層２Ｂに一対の第２のＮ+ 型拡散層３Ｇ，３Ｈと第
２のＰ+ 型拡散層（バックゲート引出電極）４Ｄとが設
けられ、該Ｎ+ 型拡散層３Ｇ，３Ｈのチャネル領域上に
第２のゲート酸化膜５Ｄを介して第２のゲート電極６Ｄ
が設けられている。
エル層２Ｂに一対の第２のＮ+ 型拡散層３Ｇ，３Ｈと第
２のＰ+ 型拡散層（バックゲート引出電極）４Ｄとが設
けられ、該Ｎ+ 型拡散層３Ｇ，３Ｈのチャネル領域上に
第２のゲート酸化膜５Ｄを介して第２のゲート電極６Ｄ
が設けられている。
【００２１】また、第１のトランジスタＴN1の一方のＮ
+ 型拡散層３Ａと第２のトランジスタＴ２の一方のＮ+
型拡散層３Ｇとが接続されて出力部ｏutに延在され、該
トランジスタＴN1の他方のＮ+ 型拡散層３Ｆが電源線Ｖ
CCに接続され、第２のトランジスタＴN2の他方のＮ+ 型
拡散層３Ｈと第２のＰ+ 型拡散層４Ｄとが接続されて接
地線ＧNDに延在されている。
+ 型拡散層３Ａと第２のトランジスタＴ２の一方のＮ+
型拡散層３Ｇとが接続されて出力部ｏutに延在され、該
トランジスタＴN1の他方のＮ+ 型拡散層３Ｆが電源線Ｖ
CCに接続され、第２のトランジスタＴN2の他方のＮ+ 型
拡散層３Ｈと第２のＰ+ 型拡散層４Ｄとが接続されて接
地線ＧNDに延在されている。
【００２２】なお、寄生ダイオードＤｎは第２のトラン
ジスタＴN2のＮ+ 型拡散層３Ｈと第１のＰ型ウエル層２
Ｂや第１のＰ+ 型拡散層４Ｄとの間に寄生するｐｎ接合
部であり、出力部ｏutから第１，２のトランジスタＴN
1，ＴN2を見た場合に、該寄生ダイオードＤｎが逆方向
になるため出力インピーダンスは高くなる。
ジスタＴN2のＮ+ 型拡散層３Ｈと第１のＰ型ウエル層２
Ｂや第１のＰ+ 型拡散層４Ｄとの間に寄生するｐｎ接合
部であり、出力部ｏutから第１，２のトランジスタＴN
1，ＴN2を見た場合に、該寄生ダイオードＤｎが逆方向
になるため出力インピーダンスは高くなる。
【００２３】
【発明が解決しようとする課題】ところで、従来例によ
れば図13（ａ）に示すように当該第１の出力回路が集積
された半導体集積回路装置がプリント基板等に実装さ
れ、それ等の出力部ｏutが共通バス９に接続されて使用
される場合がある。この際に、例えば、当該半導体集積
回路装置７の出力動作を停止させ、他の半導体集積回路
装置８の出力動作を継続するような電源供給制御が採ら
れる場合がある。
れば図13（ａ）に示すように当該第１の出力回路が集積
された半導体集積回路装置がプリント基板等に実装さ
れ、それ等の出力部ｏutが共通バス９に接続されて使用
される場合がある。この際に、例えば、当該半導体集積
回路装置７の出力動作を停止させ、他の半導体集積回路
装置８の出力動作を継続するような電源供給制御が採ら
れる場合がある。
【００２４】これは、論理出力信号の選択の必要性から
当該半導体集積回路装置７の第１の電源線ＶCC１を不活
性化（ＯFF）してその出力動作を停止し、他の半導体集
積回路装置８の第２の電源線ＶCC２を活性化（ＯＮ）し
てその出力動作を継続させるものである。
当該半導体集積回路装置７の第１の電源線ＶCC１を不活
性化（ＯFF）してその出力動作を停止し、他の半導体集
積回路装置８の第２の電源線ＶCC２を活性化（ＯＮ）し
てその出力動作を継続させるものである。
【００２５】このため、出力動作が停止された半導体集
積回路装置７の第１の寄生ダイオード（順方向ダイオー
ド）Ｄ１を原因として共通バス９の出力「Ｈ」レベルが
低下をすることがある。これは、出力動作が停止された
半導体集積回路装置７の出力部ｏutから該装置７の出力
回路の第１の寄生ダイオードＤ１を経路にして、その電
源線ＶCC１の配線容量Ｃ０等を充電するような順方向電
流ｉが流れるためと考えられる。
積回路装置７の第１の寄生ダイオード（順方向ダイオー
ド）Ｄ１を原因として共通バス９の出力「Ｈ」レベルが
低下をすることがある。これは、出力動作が停止された
半導体集積回路装置７の出力部ｏutから該装置７の出力
回路の第１の寄生ダイオードＤ１を経路にして、その電
源線ＶCC１の配線容量Ｃ０等を充電するような順方向電
流ｉが流れるためと考えられる。
【００２６】これにより、出力動作が停止された半導体
集積回路装置７の出力インピーダンスを高くしない限
り、他の半導体集積回路装置７から共通バス９に出力さ
れた出力「Ｈ」レベルが著しく低下をするという第１の
問題がある。
集積回路装置７の出力インピーダンスを高くしない限
り、他の半導体集積回路装置７から共通バス９に出力さ
れた出力「Ｈ」レベルが著しく低下をするという第１の
問題がある。
【００２７】また、図12（ａ）に示すように第１の問題
を解決すべく、出力部ｏutから見た出力インピーダンス
が高くなる第１，第２のトランジスタＴN1, ＴN2から成
る出力回路，すなわち、ＲＳ４２２の規格（高速動作仕
様）を満足すべき出力回路が集積化される傾向にある。
を解決すべく、出力部ｏutから見た出力インピーダンス
が高くなる第１，第２のトランジスタＴN1, ＴN2から成
る出力回路，すなわち、ＲＳ４２２の規格（高速動作仕
様）を満足すべき出力回路が集積化される傾向にある。
【００２８】しかし、第１，第２のトランジスタＴN1,
ＴN2のバックゲートＢＧの依存性により、通常動作時の
出力「Ｈ」レベルが低くなるという第２の問題がある。
これは、第１のトランジスタＴN1のゲートＧに「Ｈ」レ
ベルが入力された際に、出力部ｏutの電圧レベルが、該
第１のトランジスタＴN1の閾値電圧Ｖthを，例えば、Ｖ
th＝ 0.8〔Ｖ〕とし、電源線ＶCCの電位を５〔Ｖ〕とす
ると、理想的には閾値電圧Ｖth＝１段の電圧降下を差し
引いた 4.2〔Ｖ〕となるべきであるが、実際には 4.2
〔Ｖ〕以下となるものである。
ＴN2のバックゲートＢＧの依存性により、通常動作時の
出力「Ｈ」レベルが低くなるという第２の問題がある。
これは、第１のトランジスタＴN1のゲートＧに「Ｈ」レ
ベルが入力された際に、出力部ｏutの電圧レベルが、該
第１のトランジスタＴN1の閾値電圧Ｖthを，例えば、Ｖ
th＝ 0.8〔Ｖ〕とし、電源線ＶCCの電位を５〔Ｖ〕とす
ると、理想的には閾値電圧Ｖth＝１段の電圧降下を差し
引いた 4.2〔Ｖ〕となるべきであるが、実際には 4.2
〔Ｖ〕以下となるものである。
【００２９】これは、第１のトランジスタＴN1のバック
ゲートＢＧ，すなわち、Ｐ型ウエル層２Ａの電位が、図
12（ｂ）に示すように、Ｐ+型拡散層４Ｃを介して接地
線ＧNDに接続れているため電位＝０〔Ｖ〕である。この
ことは、第１のトランジスタＴN1のソースＳ（出力部ｏ
ut）からバックゲートＢＧを見たときに、負のバイアス
電圧が供給されているのと同等となり、該出力部ｏutの
電圧レベルを高くすればするほど逆バイアスが供給され
る状態となる。これにより、当該第１のトランジスタＴ
N1の見掛け上の閾値電圧ＶthｂがＶth＝ 0.8〔Ｖ〕を越
えたものとなって、理想的な閾値電圧Ｖth＝１段の電圧
降下を差し引いた電圧とならない（図13（ｂ）参照）。
ゲートＢＧ，すなわち、Ｐ型ウエル層２Ａの電位が、図
12（ｂ）に示すように、Ｐ+型拡散層４Ｃを介して接地
線ＧNDに接続れているため電位＝０〔Ｖ〕である。この
ことは、第１のトランジスタＴN1のソースＳ（出力部ｏ
ut）からバックゲートＢＧを見たときに、負のバイアス
電圧が供給されているのと同等となり、該出力部ｏutの
電圧レベルを高くすればするほど逆バイアスが供給され
る状態となる。これにより、当該第１のトランジスタＴ
N1の見掛け上の閾値電圧ＶthｂがＶth＝ 0.8〔Ｖ〕を越
えたものとなって、理想的な閾値電圧Ｖth＝１段の電圧
降下を差し引いた電圧とならない（図13（ｂ）参照）。
【００３０】なお、図11（ａ），図12（ａ）において、
第２の寄生ダイオードＤ２や寄生ダイオードＤｎによ
り、接地線ＧNDの電位０〔Ｖ〕以下の出力レベルが出力
部ｏutに印加された場合に、該接地線ＧNDから出力部ｏ
utに電流ｉが流出する場合がある。
第２の寄生ダイオードＤ２や寄生ダイオードＤｎによ
り、接地線ＧNDの電位０〔Ｖ〕以下の出力レベルが出力
部ｏutに印加された場合に、該接地線ＧNDから出力部ｏ
utに電流ｉが流出する場合がある。
【００３１】これにより、他の出力回路の出力レベルが
不安定となることから当該半導体集積回路装置の信頼性
の低下を招くことがある。本発明は、かかる従来例の問
題点に鑑みて創作されたものであり、当該回路の出力動
作停止時に、電源線や接地線に接続されたトランジスタ
の順方向寄生ダイオードを経路とする電流を極力抑制す
ること、及び、通常出力動作時の出力レベルを極力高く
することが可能となる出力回路及び半導体集積回路装置
の提供を目的とする。
不安定となることから当該半導体集積回路装置の信頼性
の低下を招くことがある。本発明は、かかる従来例の問
題点に鑑みて創作されたものであり、当該回路の出力動
作停止時に、電源線や接地線に接続されたトランジスタ
の順方向寄生ダイオードを経路とする電流を極力抑制す
ること、及び、通常出力動作時の出力レベルを極力高く
することが可能となる出力回路及び半導体集積回路装置
の提供を目的とする。
【００３２】
【課題を解決するための手段】図１（ａ），（ｂ）は、
本発明に係る出力回路及び半導体集積回路装置の原理図
（その１）であり、図２（ａ），（ｂ）は、本発明に係
る出力回路及び半導体集積回路装置の原理図（その２）
をそれぞれ示している。
本発明に係る出力回路及び半導体集積回路装置の原理図
（その１）であり、図２（ａ），（ｂ）は、本発明に係
る出力回路及び半導体集積回路装置の原理図（その２）
をそれぞれ示している。
【００３３】本発明の第１の出力回路は図１（ａ）に示
すように、電源線ＶCCと接地線ＧNDとの間に、第１の電
界効果トランジスタＴ１及び第２の電界効果トランジス
タＴ２が直列に接続され、かつ、第１の電界効果トラン
ジスタＴ１及び第２の電界効果トランジスタＴ２の接続
点が出力部ｏutに接続された出力回路において、前記電
源線ＶCCに接続された第１の電界効果トランジスタＴ１
のバックゲートＢＧと前記出力部ｏutとの間に電流制限
用素子Ｒが接続されることを特徴とする。
すように、電源線ＶCCと接地線ＧNDとの間に、第１の電
界効果トランジスタＴ１及び第２の電界効果トランジス
タＴ２が直列に接続され、かつ、第１の電界効果トラン
ジスタＴ１及び第２の電界効果トランジスタＴ２の接続
点が出力部ｏutに接続された出力回路において、前記電
源線ＶCCに接続された第１の電界効果トランジスタＴ１
のバックゲートＢＧと前記出力部ｏutとの間に電流制限
用素子Ｒが接続されることを特徴とする。
【００３４】なお、前記第１の出力回路において、前記
第１，第２の電界効果トランジスタＴ１，Ｔ２がｎ型の
電界効果トランジスタから成ることを特徴とする。ま
た、本発明の第２の出力回路は前記第１，第２の電界効
果トランジスタＴ１，Ｔ２がｐ型の電界効果トランジス
タから成ることを特徴とする。
第１，第２の電界効果トランジスタＴ１，Ｔ２がｎ型の
電界効果トランジスタから成ることを特徴とする。ま
た、本発明の第２の出力回路は前記第１，第２の電界効
果トランジスタＴ１，Ｔ２がｐ型の電界効果トランジス
タから成ることを特徴とする。
【００３５】さらに、本発明の第１の半導体集積回路装
置は第１，第２の出力回路の半導体装置であって、図１
（ｂ）に示すように、一導電型の半導体基板１１に一導
電型の第１の電界効果トランジスタＴ１及び一導電型の
第２の電界効果トランジスタＴ２とが設けられる。ま
た、前記第１の電界効果トランジスタＴ１は、第１の反
対導電型の半導体層12Ａに一対の第１の一導電型の不純
物拡散層13Ａ，13Ｂと、第１の反対導電型の不純物拡散
層14Ａとが設けられ、前記第１の一導電型の不純物拡散
層13Ａ，13Ｂのチャネル領域上に第１のゲート酸化膜15
Ａを介して第１のゲート電極16Ａが設けられる。さら
に、前記第２の電界効果トランジスタＴ２は、第２の反
対導電型の半導体層12Ｂに一対の第２の一導電型の不純
物拡散層13Ｃ，13Ｄと、第２の反対導電型の不純物拡散
層14Ｂとが設けられ、前記第２の一導電型の不純物拡散
層13Ｃ，13Ｄのチャネル領域上に第２のゲート酸化膜15
Ｂを介して第２のゲート電極16Ｂが設けられ、前記第１
の電界効果トランジスタＴ１の一方の一導電型の不純物
拡散層13Ａと前記第２の電界効果トランジスタＴ２の一
方の一導電型の不純物拡散層13Ｃとが接続されて出力部
ｏutに延在され、前記第１の電界効果トランジスタＴ１
の他方の一導電型の不純物拡散層13Ｂが電源線ＶCCに接
続され、前記第２の電界効果トランジスタＴ２の他方の
一導電型の不純物拡散層13Ｄと第２の反対導電型の不純
物拡散層14Ｂとが接続されて接地線ＧNDに延在され、前
記第１の反対導電型の不純物拡散層14Ａが電流制限用素
子Ｒを介して出力部ｏutに接続されることを特徴とす
る。
置は第１，第２の出力回路の半導体装置であって、図１
（ｂ）に示すように、一導電型の半導体基板１１に一導
電型の第１の電界効果トランジスタＴ１及び一導電型の
第２の電界効果トランジスタＴ２とが設けられる。ま
た、前記第１の電界効果トランジスタＴ１は、第１の反
対導電型の半導体層12Ａに一対の第１の一導電型の不純
物拡散層13Ａ，13Ｂと、第１の反対導電型の不純物拡散
層14Ａとが設けられ、前記第１の一導電型の不純物拡散
層13Ａ，13Ｂのチャネル領域上に第１のゲート酸化膜15
Ａを介して第１のゲート電極16Ａが設けられる。さら
に、前記第２の電界効果トランジスタＴ２は、第２の反
対導電型の半導体層12Ｂに一対の第２の一導電型の不純
物拡散層13Ｃ，13Ｄと、第２の反対導電型の不純物拡散
層14Ｂとが設けられ、前記第２の一導電型の不純物拡散
層13Ｃ，13Ｄのチャネル領域上に第２のゲート酸化膜15
Ｂを介して第２のゲート電極16Ｂが設けられ、前記第１
の電界効果トランジスタＴ１の一方の一導電型の不純物
拡散層13Ａと前記第２の電界効果トランジスタＴ２の一
方の一導電型の不純物拡散層13Ｃとが接続されて出力部
ｏutに延在され、前記第１の電界効果トランジスタＴ１
の他方の一導電型の不純物拡散層13Ｂが電源線ＶCCに接
続され、前記第２の電界効果トランジスタＴ２の他方の
一導電型の不純物拡散層13Ｄと第２の反対導電型の不純
物拡散層14Ｂとが接続されて接地線ＧNDに延在され、前
記第１の反対導電型の不純物拡散層14Ａが電流制限用素
子Ｒを介して出力部ｏutに接続されることを特徴とす
る。
【００３６】本発明の第３の出力回路は図２（ａ）に示
すように、電源線ＶCCと接地線ＧNDとの間に、第１の電
界効果トランジスタＴ１及び第２の電界効果トランジス
タＴ２が直列に接続され、かつ、前記第１の電界効果ト
ランジスタＴ１及び第２の電界効果トランジスタＴ２の
接続点が出力部ｏutに接続された出力回路において、前
記電源線ＶCCに接続された第１の電界効果トランジスタ
Ｔ１のバックゲートＢＧと前記出力部ｏutとの間に第１
の電流制限用素子Ｒ１が接続され、かつ、前記接地線Ｇ
NDに接続された第２の電界効果トランジスタＴ２のバッ
クゲートＢＧと出力部ｏutとの間に第２の電流制限用素
子Ｒ２が接続されることを特徴とする。
すように、電源線ＶCCと接地線ＧNDとの間に、第１の電
界効果トランジスタＴ１及び第２の電界効果トランジス
タＴ２が直列に接続され、かつ、前記第１の電界効果ト
ランジスタＴ１及び第２の電界効果トランジスタＴ２の
接続点が出力部ｏutに接続された出力回路において、前
記電源線ＶCCに接続された第１の電界効果トランジスタ
Ｔ１のバックゲートＢＧと前記出力部ｏutとの間に第１
の電流制限用素子Ｒ１が接続され、かつ、前記接地線Ｇ
NDに接続された第２の電界効果トランジスタＴ２のバッ
クゲートＢＧと出力部ｏutとの間に第２の電流制限用素
子Ｒ２が接続されることを特徴とする。
【００３７】なお、前記第３の出力回路は前記第１の電
界効果トランジスタＴ１がｎ型の電界効果トランジスタ
Ｔｎから成り、前記第２の電界効果トランジスタＴ２が
ｐ型の電界効果トランジスタＴｐから成ることを特徴と
する。
界効果トランジスタＴ１がｎ型の電界効果トランジスタ
Ｔｎから成り、前記第２の電界効果トランジスタＴ２が
ｐ型の電界効果トランジスタＴｐから成ることを特徴と
する。
【００３８】また、第４の出力回路は前記第３の出力回
路において、前記第１の電界効果トランジスタＴ１がｐ
型の電界効果トランジスタＴｐから成り、前記第２の電
界効果トランジスタＴ２がｎ型の電界効果トランジスタ
Ｔｎから成ることを特徴とする。
路において、前記第１の電界効果トランジスタＴ１がｐ
型の電界効果トランジスタＴｐから成り、前記第２の電
界効果トランジスタＴ２がｎ型の電界効果トランジスタ
Ｔｎから成ることを特徴とする。
【００３９】さらに、本発明の第２の半導体集積回路装
置は第３，第４の出力回路の半導体装置であって、図２
（ｂ）に示すように、一導電型の半導体基板１７に第１
の電界効果トランジスタＴ１及び第２の電界効果トラン
ジスタＴ２とが設けられる。また、前記第１の電界効果
トランジスタＴ１は、反対導電型の半導体層１８に一対
の一導電型の不純物拡散層19Ａ，19Ｂと反対導電型の不
純物拡散層２０とが設けられ、前記一導電型の不純物拡
散層19Ａ，19Ｂのチャネル領域上に第１のゲート酸化膜
21Ａを介して第１のゲート電極22Ａが設けられ、前記第
１の電界効果トランジスタＴ１の他方の一導電型の不純
物拡散層19Ｂが電源線ＶCCに接続され、かつ、該第１の
電界効果トランジスタＴ１の反対導電型の不純物拡散層
２０が第１の電流制限用素子Ｒ１を介して出力部ｏutに
延在される。さらに、前記第２の電界効果トランジスタ
Ｔ２は、一導電型の半導体基板１７に一対の反対導電型
の不純物拡散層23Ａ，23Ｂと一導電型の不純物拡散層２
４とが設けられ、前記反対導電型の不純物拡散層23Ａ，
23Ｂのチャネル領域上に第２のゲート酸化膜21Ｂを介し
て第２のゲート電極22Ｂが設けられ、前記第２の電界効
果トランジスタＴ２の一方の反対導電型の不純物拡散層
23Ａと第１の電界効果トランジスタＴ１の一方の一導電
型の不純物拡散層19Ａとが接続されて出力部ｏutに延在
され、前記第２の電界効果トランジスタＴ２の他方の反
対導電型の不純物拡散層23Ｂが接地線ＧNDに延在され、
かつ、該第２の電界効果トランジスタＴ２の一導電型の
不純物拡散層２４が第２の電流制限用素子Ｒ２を介して
出力部ｏutに延在されることを特徴とする。
置は第３，第４の出力回路の半導体装置であって、図２
（ｂ）に示すように、一導電型の半導体基板１７に第１
の電界効果トランジスタＴ１及び第２の電界効果トラン
ジスタＴ２とが設けられる。また、前記第１の電界効果
トランジスタＴ１は、反対導電型の半導体層１８に一対
の一導電型の不純物拡散層19Ａ，19Ｂと反対導電型の不
純物拡散層２０とが設けられ、前記一導電型の不純物拡
散層19Ａ，19Ｂのチャネル領域上に第１のゲート酸化膜
21Ａを介して第１のゲート電極22Ａが設けられ、前記第
１の電界効果トランジスタＴ１の他方の一導電型の不純
物拡散層19Ｂが電源線ＶCCに接続され、かつ、該第１の
電界効果トランジスタＴ１の反対導電型の不純物拡散層
２０が第１の電流制限用素子Ｒ１を介して出力部ｏutに
延在される。さらに、前記第２の電界効果トランジスタ
Ｔ２は、一導電型の半導体基板１７に一対の反対導電型
の不純物拡散層23Ａ，23Ｂと一導電型の不純物拡散層２
４とが設けられ、前記反対導電型の不純物拡散層23Ａ，
23Ｂのチャネル領域上に第２のゲート酸化膜21Ｂを介し
て第２のゲート電極22Ｂが設けられ、前記第２の電界効
果トランジスタＴ２の一方の反対導電型の不純物拡散層
23Ａと第１の電界効果トランジスタＴ１の一方の一導電
型の不純物拡散層19Ａとが接続されて出力部ｏutに延在
され、前記第２の電界効果トランジスタＴ２の他方の反
対導電型の不純物拡散層23Ｂが接地線ＧNDに延在され、
かつ、該第２の電界効果トランジスタＴ２の一導電型の
不純物拡散層２４が第２の電流制限用素子Ｒ２を介して
出力部ｏutに延在されることを特徴とする。
【００４０】なお、前記第１，第２の半導体集積回路装
置において、前記電流制限用素子Ｒ及び第１，第２の電
流制限用素子Ｒ１，Ｒ２が不純物を含有した多結晶半導
体層又は多結晶半導体層膜から成ることを特徴とし、上
記目的を達成する。
置において、前記電流制限用素子Ｒ及び第１，第２の電
流制限用素子Ｒ１，Ｒ２が不純物を含有した多結晶半導
体層又は多結晶半導体層膜から成ることを特徴とし、上
記目的を達成する。
【００４１】
【作用】本発明の第１の出力回路によれば、図１（ａ）
に示すように、電源線ＶCCに接続された第１の電界効果
トランジスタＴ１のバックゲートＢＧと出力部ｏutとの
間に電流制限用素子Ｒが接続される。
に示すように、電源線ＶCCに接続された第１の電界効果
トランジスタＴ１のバックゲートＢＧと出力部ｏutとの
間に電流制限用素子Ｒが接続される。
【００４２】例えば、ｎ型の電界効果トランジスタから
成る第１の電界効果トランジスタＴ１のバックゲートＢ
Ｇと出力部ｏutとの間に高抵抗値を有する電流制限用素
子Ｒが接続される。
成る第１の電界効果トランジスタＴ１のバックゲートＢ
Ｇと出力部ｏutとの間に高抵抗値を有する電流制限用素
子Ｒが接続される。
【００４３】このため、第１の電界効果トランジスタＴ
１のバックゲートＢＧには、出力部ｏutの出力「Ｈ」レ
ベルと同等の電位を電流制限用素子Ｒを介して供給する
ことが可能となる。このことで、従来例のような接地線
ＧNDに接続されたバックゲートＢＧが出力部ｏutに与え
ていた逆バイアスの影響，すなわち、バックゲート依存
性を極力低減することが可能となる。
１のバックゲートＢＧには、出力部ｏutの出力「Ｈ」レ
ベルと同等の電位を電流制限用素子Ｒを介して供給する
ことが可能となる。このことで、従来例のような接地線
ＧNDに接続されたバックゲートＢＧが出力部ｏutに与え
ていた逆バイアスの影響，すなわち、バックゲート依存
性を極力低減することが可能となる。
【００４４】これにより、当該出力回路の通常動作時の
出力「Ｈ」レベルを極力高めることが可能となる。な
お、第２の出力回路によれば電源線ＶCCに接続されたｐ
型の電界効果トランジスタＴ１のバックゲートＢＧと出
力部ｏutとの間に高抵抗値を有する電流制限用素子Ｒが
接続される。
出力「Ｈ」レベルを極力高めることが可能となる。な
お、第２の出力回路によれば電源線ＶCCに接続されたｐ
型の電界効果トランジスタＴ１のバックゲートＢＧと出
力部ｏutとの間に高抵抗値を有する電流制限用素子Ｒが
接続される。
【００４５】このため、当該出力回路の出力動作停止時
に、例えば、出力部ｏutに「Ｈ」レベルの電圧が印加さ
れた場合であっても、従来例のように該電界効果トラン
ジスタＴ１に寄生する順方向ダイオード（ｐｎ接合部）
を介して電源線ＶCCに流れる電流ｉを電流制限用素子Ｒ
により極力抑制することが可能となる。
に、例えば、出力部ｏutに「Ｈ」レベルの電圧が印加さ
れた場合であっても、従来例のように該電界効果トラン
ジスタＴ１に寄生する順方向ダイオード（ｐｎ接合部）
を介して電源線ＶCCに流れる電流ｉを電流制限用素子Ｒ
により極力抑制することが可能となる。
【００４６】これにより、当該出力回路の出力部ｏutを
ハイ・インピーダンス状態に維持することが可能とな
る。このことで、第１，第２の出力回路を集積化した場
合に、その出力レベルの安定化が図られることから当該
半導体集積回路装置の信頼性の向上を図ることが可能と
なる。
ハイ・インピーダンス状態に維持することが可能とな
る。このことで、第１，第２の出力回路を集積化した場
合に、その出力レベルの安定化が図られることから当該
半導体集積回路装置の信頼性の向上を図ることが可能と
なる。
【００４７】さらに、本発明の第１の半導体集積回路装
置によれば、第１，第２の出力回路の半導体装置であっ
て、図１（ｂ）に示すように、一導電型の半導体基板１
１に第１の一導電型の電界効果トランジスタＴ１及び第
２の一導電型の電界効果トランジスタＴ２とが設けら
れ、第１の反対導電型の不純物拡散層14Ａが電流制限用
素子Ｒを介して出力部ｏutに接続される。
置によれば、第１，第２の出力回路の半導体装置であっ
て、図１（ｂ）に示すように、一導電型の半導体基板１
１に第１の一導電型の電界効果トランジスタＴ１及び第
２の一導電型の電界効果トランジスタＴ２とが設けら
れ、第１の反対導電型の不純物拡散層14Ａが電流制限用
素子Ｒを介して出力部ｏutに接続される。
【００４８】このため、第１，第２の出力回路が集積さ
れた第１の半導体集積回路装置がプリント基板等に実装
され、それ等の出力部ｏutが共通バスに接続されて使用
された場合であって、当該半導体集積回路装置の出力動
作を停止させ、他の半導体集積回路装置の出力動作を継
続するような電源供給制御が採られる場合であっても、
不純物を含有した多結晶半導体層又は多結晶半導体層膜
から成る電流制限用素子Ｒにより出力部ｏutのインピー
ダンスが高抵抗値に維持される。
れた第１の半導体集積回路装置がプリント基板等に実装
され、それ等の出力部ｏutが共通バスに接続されて使用
された場合であって、当該半導体集積回路装置の出力動
作を停止させ、他の半導体集積回路装置の出力動作を継
続するような電源供給制御が採られる場合であっても、
不純物を含有した多結晶半導体層又は多結晶半導体層膜
から成る電流制限用素子Ｒにより出力部ｏutのインピー
ダンスが高抵抗値に維持される。
【００４９】これにより、当該半導体集積回路装置の出
力動作停止や電源供給の有無等に関係無く、他の半導体
集積回路装置の出力「Ｈ」レベルを所定電圧レベル状態
に維持することが可能となる。
力動作停止や電源供給の有無等に関係無く、他の半導体
集積回路装置の出力「Ｈ」レベルを所定電圧レベル状態
に維持することが可能となる。
【００５０】また、本発明の第３の出力回路によれば、
図２（ａ）に示すように電源線ＶCCに接続された第１の
電界効果トランジスタＴ１のバックゲートＢＧと出力部
ｏutとの間に第１の電流制限用素子Ｒ１が接続され、か
つ、接地線ＧNDに接続された第２の電界効果トランジス
タＴ２のバックゲートＢＧと出力部ｏutとの間に第２の
電流制限用素子Ｒ２が接続される。
図２（ａ）に示すように電源線ＶCCに接続された第１の
電界効果トランジスタＴ１のバックゲートＢＧと出力部
ｏutとの間に第１の電流制限用素子Ｒ１が接続され、か
つ、接地線ＧNDに接続された第２の電界効果トランジス
タＴ２のバックゲートＢＧと出力部ｏutとの間に第２の
電流制限用素子Ｒ２が接続される。
【００５１】例えば、電源線ＶCCに接続されたｎ型の電
界効果トランジスタＴ１のバックゲートＢＧと出力部ｏ
utとの間に高抵抗値を有する第１の電流制限用素子Ｒ１
が接続され、かつ、接地線ＧNDに接続されたｐ型の電界
効果トランジスタＴ２のバックゲートＢＧと出力部ｏut
との間に高抵抗値を有する第２の電流制限用素子Ｒ２が
接続される。
界効果トランジスタＴ１のバックゲートＢＧと出力部ｏ
utとの間に高抵抗値を有する第１の電流制限用素子Ｒ１
が接続され、かつ、接地線ＧNDに接続されたｐ型の電界
効果トランジスタＴ２のバックゲートＢＧと出力部ｏut
との間に高抵抗値を有する第２の電流制限用素子Ｒ２が
接続される。
【００５２】このため、第１，第２の出力回路のよう
に、第１の電界効果トランジスタＴ１のバックゲートＢ
Ｇには、出力部ｏutの出力「Ｈ」レベルと同等の電位が
第１の電流制限用素子Ｒを介して供給され、そのバック
ゲート依存性を極力低減することが可能となる。
に、第１の電界効果トランジスタＴ１のバックゲートＢ
Ｇには、出力部ｏutの出力「Ｈ」レベルと同等の電位が
第１の電流制限用素子Ｒを介して供給され、そのバック
ゲート依存性を極力低減することが可能となる。
【００５３】また、当該出力回路の出力動作停止時に、
例えば、出力部ｏutに接地線ＧNDの零電位よりも低いレ
ベルが印加された場合であっても、従来例のように該電
界効果トランジスタＴ２に寄生する順方向ダイオード
（ｐｎ接合部）を介して接地線ＧNDから出力部ｏutに流
れる電流ｉを第２の電流制限用素子Ｒ２により極力抑制
することが可能となる。
例えば、出力部ｏutに接地線ＧNDの零電位よりも低いレ
ベルが印加された場合であっても、従来例のように該電
界効果トランジスタＴ２に寄生する順方向ダイオード
（ｐｎ接合部）を介して接地線ＧNDから出力部ｏutに流
れる電流ｉを第２の電流制限用素子Ｒ２により極力抑制
することが可能となる。
【００５４】これにより、当該出力回路の出力「Ｈ」レ
ベルを所定電圧レベルに維持することが可能となる。な
お、本発明の第４の出力回路によれば、電源線ＶCCに接
続されたｐ型の電界効果トランジスタＴ１のバックゲー
トＢＧと出力部ｏutとの間に高抵抗値を有する第１の電
流制限用素子Ｒ１が接続され、かつ、ｎ型の電界効果ト
ランジスタＴ２のバックゲートＢＧと出力部ｏutとの間
に高抵抗値を有する第２の電流制限用素子Ｒ２が接続さ
れる。
ベルを所定電圧レベルに維持することが可能となる。な
お、本発明の第４の出力回路によれば、電源線ＶCCに接
続されたｐ型の電界効果トランジスタＴ１のバックゲー
トＢＧと出力部ｏutとの間に高抵抗値を有する第１の電
流制限用素子Ｒ１が接続され、かつ、ｎ型の電界効果ト
ランジスタＴ２のバックゲートＢＧと出力部ｏutとの間
に高抵抗値を有する第２の電流制限用素子Ｒ２が接続さ
れる。
【００５５】このため、当該第４の出力回路の出力動作
停止時に、例えば、出力部ｏutに「Ｈ」レベルの電圧が
印加された場合であっても、従来例のように該電界効果
トランジスタＴ１に寄生する順方向ダイオード（ｐｎ接
合部）を介して電源線ＶCCに流れる電流ｉを第１の電流
制限用素子Ｒ１により極力抑制することが可能となる。
停止時に、例えば、出力部ｏutに「Ｈ」レベルの電圧が
印加された場合であっても、従来例のように該電界効果
トランジスタＴ１に寄生する順方向ダイオード（ｐｎ接
合部）を介して電源線ＶCCに流れる電流ｉを第１の電流
制限用素子Ｒ１により極力抑制することが可能となる。
【００５６】また、当該出力回路の出力動作停止時に、
例えば、出力部ｏutに接地線ＧNDの零電位よりも低いレ
ベルが印加された場合であっても、従来例のように該電
界効果トランジスタＴ２に寄生する順方向ダイオード
（ｐｎ接合部）を介して接地線ＧNDから出力部ｏutに流
れる電流ｉを第２の電流制限用素子Ｒにより極力抑制す
ることが可能となる。
例えば、出力部ｏutに接地線ＧNDの零電位よりも低いレ
ベルが印加された場合であっても、従来例のように該電
界効果トランジスタＴ２に寄生する順方向ダイオード
（ｐｎ接合部）を介して接地線ＧNDから出力部ｏutに流
れる電流ｉを第２の電流制限用素子Ｒにより極力抑制す
ることが可能となる。
【００５７】これにより、当該出力回路の出力部ｏutを
ハイ・インピーダンス状態に維持することが可能とな
る。このことで、第３，第４の出力回路を集積化した場
合に、その出力レベルの安定化が図られることから第１
の半導体集積回路装置と同様に当該半導体集積回路装置
の信頼性の向上を図ることが可能となる。
ハイ・インピーダンス状態に維持することが可能とな
る。このことで、第３，第４の出力回路を集積化した場
合に、その出力レベルの安定化が図られることから第１
の半導体集積回路装置と同様に当該半導体集積回路装置
の信頼性の向上を図ることが可能となる。
【００５８】さらに、本発明の第２の半導体集積回路装
置は第３，第４の出力回路の半導体装置であって、図２
（ｂ）に示すように、一導電型の半導体基板１７に第１
の電界効果トランジスタＴ１及び第２の電界効果トラン
ジスタＴ２とが設けられ、第１の電界効果トランジスタ
Ｔ１の反対導電型の不純物拡散層２０が第１の電流制限
用素子Ｒ１を介して出力部ｏutに延在され、また、第２
の電界効果トランジスタＴ２の一導電型の不純物拡散層
２４が第２の電流制限用素子Ｒ２を介して出力部ｏutに
延在される。
置は第３，第４の出力回路の半導体装置であって、図２
（ｂ）に示すように、一導電型の半導体基板１７に第１
の電界効果トランジスタＴ１及び第２の電界効果トラン
ジスタＴ２とが設けられ、第１の電界効果トランジスタ
Ｔ１の反対導電型の不純物拡散層２０が第１の電流制限
用素子Ｒ１を介して出力部ｏutに延在され、また、第２
の電界効果トランジスタＴ２の一導電型の不純物拡散層
２４が第２の電流制限用素子Ｒ２を介して出力部ｏutに
延在される。
【００５９】このため、第３，第４の出力回路が集積さ
れた第２の半導体集積回路装置が第１の半導体集積回路
装置と同様に、プリント基板等に実装され、それ等の出
力部ｏutが共通バスに接続されて使用された場合であっ
て、当該半導体集積回路装置の出力動作を停止させ、他
の半導体集積回路装置の出力動作を継続するような電源
供給制御が採られる場合であっても、不純物を含有した
多結晶半導体層又は多結晶半導体層膜から成る第１，第
２の電流制限用素子Ｒにより出力部ｏutのインピーダン
スが高抵抗値に維持される。
れた第２の半導体集積回路装置が第１の半導体集積回路
装置と同様に、プリント基板等に実装され、それ等の出
力部ｏutが共通バスに接続されて使用された場合であっ
て、当該半導体集積回路装置の出力動作を停止させ、他
の半導体集積回路装置の出力動作を継続するような電源
供給制御が採られる場合であっても、不純物を含有した
多結晶半導体層又は多結晶半導体層膜から成る第１，第
２の電流制限用素子Ｒにより出力部ｏutのインピーダン
スが高抵抗値に維持される。
【００６０】これにより、第１の半導体集積回路装置と
同様に、当該半導体集積回路装置の出力動作停止や電源
供給の有無等に関係無く、他の半導体集積回路装置の出
力「Ｈ」レベルを所定電圧レベル状態に維持することが
可能となる。
同様に、当該半導体集積回路装置の出力動作停止や電源
供給の有無等に関係無く、他の半導体集積回路装置の出
力「Ｈ」レベルを所定電圧レベル状態に維持することが
可能となる。
【００６１】
【実施例】次に図を参照しながら本発明の実施例につい
て説明をする。図３〜10は、本発明の実施例に係る出力
回路及び半導体集積回路装置の説明図である。
て説明をする。図３〜10は、本発明の実施例に係る出力
回路及び半導体集積回路装置の説明図である。
【００６２】（１）第１の実施例の説明
図３は、本発明の第１の実施例に係る出力回路の構成図
を示している。例えば、入力信号を増幅出力するバッフ
ァ回路やバスドライバ回路に適用可能な出力回路は、図
３において、第１，第２のｎチャネル型のトランジスタ
（以下単に第１，第２のトランジスタという）ＴN1，Ｔ
N2及び抵抗Ｒから成る。
を示している。例えば、入力信号を増幅出力するバッフ
ァ回路やバスドライバ回路に適用可能な出力回路は、図
３において、第１，第２のｎチャネル型のトランジスタ
（以下単に第１，第２のトランジスタという）ＴN1，Ｔ
N2及び抵抗Ｒから成る。
【００６３】すなわち、第１のトランジスタＴN1は第１
の電界効果トランジスタＴ１の一実施例であり、ｎ型の
電界効果トランジスタから成る。また、第２のトランジ
スタＴN2は第２の電界効果トランジスタＴ２の一実施例
であり、同様にｎ型の電界効果トランジスタから成る。
の電界効果トランジスタＴ１の一実施例であり、ｎ型の
電界効果トランジスタから成る。また、第２のトランジ
スタＴN2は第２の電界効果トランジスタＴ２の一実施例
であり、同様にｎ型の電界効果トランジスタから成る。
【００６４】第１のトランジスタＴ１及び第２のトラン
ジスタＴ２はソースとドレインが接続され、その直列接
続されたトランジスタ回路が電源線ＶCCと接地線ＧNDと
の間に接続される。また、第１のトランジスタＴ１及び
第２のトランジスタＴ２の接続点が出力部ｏutに接続さ
れ、該第２のトランジスタＴ２のバックゲートＢＧは接
地線ＧNDに接続される。
ジスタＴ２はソースとドレインが接続され、その直列接
続されたトランジスタ回路が電源線ＶCCと接地線ＧNDと
の間に接続される。また、第１のトランジスタＴ１及び
第２のトランジスタＴ２の接続点が出力部ｏutに接続さ
れ、該第２のトランジスタＴ２のバックゲートＢＧは接
地線ＧNDに接続される。
【００６５】なお、抵抗Ｒは電流制限用素子の一実施例
であり、電源線ＶCCに接続された第１のトランジスタＴ
１のバックゲートＢＧと両トランジスタＴN1，ＴN2の出
力部ｏutとの間に接続される。抵抗Ｒの値は数〔ＭΩ〕
単位であり、その機能は、出力部ｏutに印加される出力
レベルをバックゲートＢＧに供給し、電気的フローティ
ング状態を除くものである。
であり、電源線ＶCCに接続された第１のトランジスタＴ
１のバックゲートＢＧと両トランジスタＴN1，ＴN2の出
力部ｏutとの間に接続される。抵抗Ｒの値は数〔ＭΩ〕
単位であり、その機能は、出力部ｏutに印加される出力
レベルをバックゲートＢＧに供給し、電気的フローティ
ング状態を除くものである。
【００６６】このようにして、本発明の第１の実施例に
係る出力回路によれば、図３に示すように、電源線ＶCC
に接続された第１のトランジスタＴ１のバックゲートＢ
Ｇと出力部ｏutとの間に数〔ＭΩ〕の抵抗Ｒが接続され
る。
係る出力回路によれば、図３に示すように、電源線ＶCC
に接続された第１のトランジスタＴ１のバックゲートＢ
Ｇと出力部ｏutとの間に数〔ＭΩ〕の抵抗Ｒが接続され
る。
【００６７】このため、第１のトランジスタＴ１のバッ
クゲートＢＧには、出力部ｏutの出力「Ｈ」レベルと同
等の電位を抵抗Ｒを介して供給することが可能となる。
このことで、従来例のような接地線ＧNDに接続されたバ
ックゲートＢＧが出力部ｏutに与えていた逆バイアスの
影響，すなわち、バックゲート依存性を極力低減するこ
とが可能となる。
クゲートＢＧには、出力部ｏutの出力「Ｈ」レベルと同
等の電位を抵抗Ｒを介して供給することが可能となる。
このことで、従来例のような接地線ＧNDに接続されたバ
ックゲートＢＧが出力部ｏutに与えていた逆バイアスの
影響，すなわち、バックゲート依存性を極力低減するこ
とが可能となる。
【００６８】これにより、当該出力回路の通常動作時の
出力「Ｈ」レベルを極力高めることが可能となる。図４
は、本発明の第１の実施例に係る半導体集積回路装置の
断面図を示している。図４において、本発明の第１の出
力回路を集積化した半導体装置は、一導電型の半導体基
板１１の一実施例となるＮ型Ｓｉ（シリコン）基板３１
に第１の一導電型の電界効果トランジスタＴ１の一例と
なるｎチャネルの電界効果トランジスタ（第１のトラン
ジスタ）ＴN1及び第２の一導電型の電界効果トランジス
タＴ２の一例となるｎチャネルの電界効果トランジスタ
（第２のトランジスタ）ＴN2とが設けられる。
出力「Ｈ」レベルを極力高めることが可能となる。図４
は、本発明の第１の実施例に係る半導体集積回路装置の
断面図を示している。図４において、本発明の第１の出
力回路を集積化した半導体装置は、一導電型の半導体基
板１１の一実施例となるＮ型Ｓｉ（シリコン）基板３１
に第１の一導電型の電界効果トランジスタＴ１の一例と
なるｎチャネルの電界効果トランジスタ（第１のトラン
ジスタ）ＴN1及び第２の一導電型の電界効果トランジス
タＴ２の一例となるｎチャネルの電界効果トランジスタ
（第２のトランジスタ）ＴN2とが設けられる。
【００６９】また、第１のトランジスタＴ１は、第１の
反対導電型の半導体層12Ａの一例となる第１のＰ型ウエ
ル層32Ａに一対の第１の一導電型の不純物拡散層13Ａ，
13Ｂの一例となるＮ+ 型拡散層33Ａ，33Ｂと、第１の反
対導電型の不純物拡散層14Ａの一例となるＰ+ 型拡散層
34Ａとが設けられる。
反対導電型の半導体層12Ａの一例となる第１のＰ型ウエ
ル層32Ａに一対の第１の一導電型の不純物拡散層13Ａ，
13Ｂの一例となるＮ+ 型拡散層33Ａ，33Ｂと、第１の反
対導電型の不純物拡散層14Ａの一例となるＰ+ 型拡散層
34Ａとが設けられる。
【００７０】さらに、第１のＮ+ 型拡散層33Ａ，33Ｂの
チャネル領域上に第１のゲート酸化膜15Ａの一例となる
ＳｉＯ2 （二酸化シリコン）膜35Ａを介して第１のゲー
ト電極16Ａの一例となるポリシリコン電極36Ａが設けら
れる。
チャネル領域上に第１のゲート酸化膜15Ａの一例となる
ＳｉＯ2 （二酸化シリコン）膜35Ａを介して第１のゲー
ト電極16Ａの一例となるポリシリコン電極36Ａが設けら
れる。
【００７１】また、第２のトランジスタＴ２は、第２の
反対導電型の半導体層12Ｂの一例となる第２のＰ型ウエ
ル層32Ｂに一対の第２の一導電型の不純物拡散層13Ｃ，
13Ｄの一例となるＮ+ 型拡散層33Ｃ，33Ｄと、第２の反
対導電型の不純物拡散層14Ｂの一例となるＰ+ 型拡散層
34Ｂとが設けられる。
反対導電型の半導体層12Ｂの一例となる第２のＰ型ウエ
ル層32Ｂに一対の第２の一導電型の不純物拡散層13Ｃ，
13Ｄの一例となるＮ+ 型拡散層33Ｃ，33Ｄと、第２の反
対導電型の不純物拡散層14Ｂの一例となるＰ+ 型拡散層
34Ｂとが設けられる。
【００７２】さらに、第２のＮ+ 型拡散層33Ｃ，33Ｄの
チャネル領域上に第２のゲート酸化膜15Ｂの一例となる
ＳｉＯ2 膜35Ｂを介して第２のゲート電極16Ｂの一例と
なるポリシリコン電極36Ｂが設けられる。
チャネル領域上に第２のゲート酸化膜15Ｂの一例となる
ＳｉＯ2 膜35Ｂを介して第２のゲート電極16Ｂの一例と
なるポリシリコン電極36Ｂが設けられる。
【００７３】なお、第１のトランジスタＴ１の一方のＮ
+ 型拡散層33Ａと第２のトランジスタＴ２の一方のＮ+
型拡散層33Ｃとが接続されて出力部ｏutに延在される。
また、第１のトランジスタＴ１の他方のＮ+ 型拡散層33
Ｂが電源線ＶCCに接続され、第２のトランジスタＴ２の
他方のＮ+ 型拡散層33Ｄと第２のＰ+ 型拡散層34Ｂとが
接続されて接地線ＧNDに延在される。
+ 型拡散層33Ａと第２のトランジスタＴ２の一方のＮ+
型拡散層33Ｃとが接続されて出力部ｏutに延在される。
また、第１のトランジスタＴ１の他方のＮ+ 型拡散層33
Ｂが電源線ＶCCに接続され、第２のトランジスタＴ２の
他方のＮ+ 型拡散層33Ｄと第２のＰ+ 型拡散層34Ｂとが
接続されて接地線ＧNDに延在される。
【００７４】さらに、第１のＰ+ 型拡散層34Ａは、抵抗
層Ｒを介して出力部ｏutに接続される。なお、抵抗層Ｒ
は多結晶半導体層又は多結晶半導体層膜の一実施例であ
り、例えば、第１，２のＰ型ウエル層32Ａ，32Ｂの間の
領域に、Ｐ- 型ウエル層３７が設けられ、該ウエル層３
７に不純物イオンが注入され、その引出電極としてＰ +
型拡散層38Ａ，38Ｂが設けられて成るものである。ま
た、抵抗層Ｒは電流制限用素子Ｒの一例となるものであ
る。
層Ｒを介して出力部ｏutに接続される。なお、抵抗層Ｒ
は多結晶半導体層又は多結晶半導体層膜の一実施例であ
り、例えば、第１，２のＰ型ウエル層32Ａ，32Ｂの間の
領域に、Ｐ- 型ウエル層３７が設けられ、該ウエル層３
７に不純物イオンが注入され、その引出電極としてＰ +
型拡散層38Ａ，38Ｂが設けられて成るものである。ま
た、抵抗層Ｒは電流制限用素子Ｒの一例となるものであ
る。
【００７５】このようにして、本発明の第１の実施例に
係る半導体集積回路装置によれば、本発明の第１の出力
回路の半導体装置であって、図４に示すように、Ｎ型Ｓ
ｉ基板３１に第１のトランジスタＴN1及び第２のトラン
ジスタＴN2とが設けられ、第１のＰ型ウエル層34Ａが抵
抗層Ｒを介して出力部ｏutに接続される。
係る半導体集積回路装置によれば、本発明の第１の出力
回路の半導体装置であって、図４に示すように、Ｎ型Ｓ
ｉ基板３１に第１のトランジスタＴN1及び第２のトラン
ジスタＴN2とが設けられ、第１のＰ型ウエル層34Ａが抵
抗層Ｒを介して出力部ｏutに接続される。
【００７６】このため、第１の出力回路が集積された第
１の半導体集積回路装置がプリント基板等に実装され、
図13（ａ）に示すように、それ等の出力部ｏutが共通バ
ス９に接続されて使用された場合であって、当該半導体
集積回路装置の出力動作を停止させ、他の半導体集積回
路装置の出力動作を継続するような電源供給制御が採ら
れる場合であっても、数〔ＭΩ〕の抵抗層Ｒにより出力
部ｏutのインピーダンスが高抵抗値に維持される。
１の半導体集積回路装置がプリント基板等に実装され、
図13（ａ）に示すように、それ等の出力部ｏutが共通バ
ス９に接続されて使用された場合であって、当該半導体
集積回路装置の出力動作を停止させ、他の半導体集積回
路装置の出力動作を継続するような電源供給制御が採ら
れる場合であっても、数〔ＭΩ〕の抵抗層Ｒにより出力
部ｏutのインピーダンスが高抵抗値に維持される。
【００７７】これにより、当該半導体集積回路装置の出
力動作停止や電源供給の有無等に関係無く、他の半導体
集積回路装置の出力「Ｈ」レベルを所定電圧レベル状態
に維持することが可能となる。
力動作停止や電源供給の有無等に関係無く、他の半導体
集積回路装置の出力「Ｈ」レベルを所定電圧レベル状態
に維持することが可能となる。
【００７８】（２）第２の実施例の説明
図５は、本発明の第２の実施例に係る出力回路の構成図
を示している。図５において、第１の実施例と異なるは
第２の実施例では第１，２の電界効果トランジスタＴ
１，Ｔ２がｐチャネル型のトランジスタ（以下単に第
３，第４のトランジスタという）ＴP1，ＴP2から成るも
のである。
を示している。図５において、第１の実施例と異なるは
第２の実施例では第１，２の電界効果トランジスタＴ
１，Ｔ２がｐチャネル型のトランジスタ（以下単に第
３，第４のトランジスタという）ＴP1，ＴP2から成るも
のである。
【００７９】すなわち、第３のトランジスタＴP1は第１
の電界効果トランジスタＴ１の他の実施例であり、ｐ型
の電界効果トランジスタから成る。また、第３のトラン
ジスタＴP2は第２の電界効果トランジスタＴ２の他の実
施例であり、同様にｐ型の電界効果トランジスタから成
る。
の電界効果トランジスタＴ１の他の実施例であり、ｐ型
の電界効果トランジスタから成る。また、第３のトラン
ジスタＴP2は第２の電界効果トランジスタＴ２の他の実
施例であり、同様にｐ型の電界効果トランジスタから成
る。
【００８０】第３のトランジスタＴP1及び第２のトラン
ジスタＴP2はソースとドレインが接続され、その直列接
続されたトランジスタ回路が電源線ＶCCと接地線ＧNDと
の間に接続される。また、第３のトランジスタＴP1及び
第２のトランジスタＴP2の接続点が出力部ｏutに接続さ
れる。
ジスタＴP2はソースとドレインが接続され、その直列接
続されたトランジスタ回路が電源線ＶCCと接地線ＧNDと
の間に接続される。また、第３のトランジスタＴP1及び
第２のトランジスタＴP2の接続点が出力部ｏutに接続さ
れる。
【００８１】なお、抵抗Ｒは第１の実施例と同様に、電
源線ＶCCに接続された第３のトランジスタＴP1のバック
ゲートＢＧと両トランジスタＴP1，ＴP2の出力部ｏutと
の間に接続される。抵抗Ｒの値も第１の実施例と同様に
数〔ＭΩ〕単位である。
源線ＶCCに接続された第３のトランジスタＴP1のバック
ゲートＢＧと両トランジスタＴP1，ＴP2の出力部ｏutと
の間に接続される。抵抗Ｒの値も第１の実施例と同様に
数〔ＭΩ〕単位である。
【００８２】その機能は、第１の実施例の機能に加え
て、出力部ｏutをハイ・インピーダンス状態にするもの
である。なお、Ｄｐは第３のトランジスタＴP1に寄生す
る順方向ダイオード（ｐｎ接合部）である。
て、出力部ｏutをハイ・インピーダンス状態にするもの
である。なお、Ｄｐは第３のトランジスタＴP1に寄生す
る順方向ダイオード（ｐｎ接合部）である。
【００８３】このようにして、本発明の第２の実施例に
係る出力回路によれば、図５に示すように電源線ＶCCに
接続された第３のトランジスタＴP1のバックゲートＢＧ
と出力部ｏutとの間に数〔ＭΩ〕を有する抵抗Ｒが接続
される。
係る出力回路によれば、図５に示すように電源線ＶCCに
接続された第３のトランジスタＴP1のバックゲートＢＧ
と出力部ｏutとの間に数〔ＭΩ〕を有する抵抗Ｒが接続
される。
【００８４】このため、当該出力回路の出力動作停止時
に、例えば、出力部ｏutに「Ｈ」レベルの電圧が印加さ
れた場合であっても、従来例のように該トランジスタＴ
P1に寄生する順方向ダイオードＤｐを介して電源線ＶCC
に流れようとする電流ｉを抵抗Ｒにより極力抑制するこ
とが可能となる。
に、例えば、出力部ｏutに「Ｈ」レベルの電圧が印加さ
れた場合であっても、従来例のように該トランジスタＴ
P1に寄生する順方向ダイオードＤｐを介して電源線ＶCC
に流れようとする電流ｉを抵抗Ｒにより極力抑制するこ
とが可能となる。
【００８５】これにより、当該出力回路の出力部ｏutを
ハイ・インピーダンス状態に維持することが可能とな
る。このことで、第２の出力回路を集積化した場合に、
その出力レベルの安定化が図られることから第１の実施
例と同様に当該半導体集積回路装置の信頼性の向上を図
ることが可能となる。
ハイ・インピーダンス状態に維持することが可能とな
る。このことで、第２の出力回路を集積化した場合に、
その出力レベルの安定化が図られることから第１の実施
例と同様に当該半導体集積回路装置の信頼性の向上を図
ることが可能となる。
【００８６】図６は、本発明の第２の実施例に係る半導
体集積回路装置の断面図を示している。図６において、
本発明の第２の出力回路を集積化した半導体装置は、一
導電型の半導体基板１１の一実施例となるＰ型Ｓｉ基板
４１に第１の一導電型の電界効果トランジスタＴ１の一
例となるｐ型の電界効果トランジスタ（第３のトランジ
スタ）ＴP1及び第２の一導電型の電界効果トランジスタ
Ｔ２の一例となるｐ型の電界効果トランジスタ（第４の
トランジスタ）ＴP2とが設けられる。
体集積回路装置の断面図を示している。図６において、
本発明の第２の出力回路を集積化した半導体装置は、一
導電型の半導体基板１１の一実施例となるＰ型Ｓｉ基板
４１に第１の一導電型の電界効果トランジスタＴ１の一
例となるｐ型の電界効果トランジスタ（第３のトランジ
スタ）ＴP1及び第２の一導電型の電界効果トランジスタ
Ｔ２の一例となるｐ型の電界効果トランジスタ（第４の
トランジスタ）ＴP2とが設けられる。
【００８７】また、第３のトランジスタＴP1は、第１の
反対導電型の半導体層12Ａの一例となる第１のＮ型ウエ
ル層42Ａに一対の第１の一導電型の不純物拡散層14Ａ，
14Ｂの一例となるＰ+ 型拡散層43Ａ，43Ｂと、第１の反
対導電型の不純物拡散層14Ａの一例となるＮ+ 型拡散層
44Ａとが設けられる。
反対導電型の半導体層12Ａの一例となる第１のＮ型ウエ
ル層42Ａに一対の第１の一導電型の不純物拡散層14Ａ，
14Ｂの一例となるＰ+ 型拡散層43Ａ，43Ｂと、第１の反
対導電型の不純物拡散層14Ａの一例となるＮ+ 型拡散層
44Ａとが設けられる。
【００８８】さらに、第１のＰ型拡散層43Ａ，43Ｂのチ
ャネル領域上に第１のゲート酸化膜15Ａの一例となるＳ
ｉＯ2 膜45Ａを介して第１のゲート電極16Ａの一例とな
るポリシリコン電極46Ａが設けられる。
ャネル領域上に第１のゲート酸化膜15Ａの一例となるＳ
ｉＯ2 膜45Ａを介して第１のゲート電極16Ａの一例とな
るポリシリコン電極46Ａが設けられる。
【００８９】また、第４のトランジスタＴP2は、第２の
反対導電型の半導体層12Ｂの一例となる第２のＮ型ウエ
ル層42Ｂに一対の第２の一導電型の不純物拡散層14Ｃ，
14Ｄの一例となるＰ+ 型拡散層44Ｃ，44Ｄと、第２の反
対導電型の不純物拡散層14Ｂの一例となるＮ+ 型拡散層
44Ｂとが設けられる。
反対導電型の半導体層12Ｂの一例となる第２のＮ型ウエ
ル層42Ｂに一対の第２の一導電型の不純物拡散層14Ｃ，
14Ｄの一例となるＰ+ 型拡散層44Ｃ，44Ｄと、第２の反
対導電型の不純物拡散層14Ｂの一例となるＮ+ 型拡散層
44Ｂとが設けられる。
【００９０】さらに、第２のＰ+ 型拡散層44Ｃ，44Ｄの
チャネル領域上に第２のゲート酸化膜15Ｂの一例となる
ＳｉＯ2 膜45Ｂを介して第２のゲート電極16Ｂの一例と
なるポリシリコン電極46Ｂが設けられる。
チャネル領域上に第２のゲート酸化膜15Ｂの一例となる
ＳｉＯ2 膜45Ｂを介して第２のゲート電極16Ｂの一例と
なるポリシリコン電極46Ｂが設けられる。
【００９１】なお、第３のトランジスタＴP1の一方のＰ
型拡散層43Ａと第４のトランジスタＴP2の一方のＰ+ 型
拡散層43Ｃとが接続されて出力部ｏutに延在される。ま
た、第３のトランジスタＴP1の他方のＰ+ 型拡散層43Ｂ
が電源線ＶCCに接続され、第４のトランジスタＴP2の他
方のＰ+ 型拡散層43Ｄと第２のＮ+ 型拡散層44Ｂとが接
続されて接地線ＧNDに延在される。
型拡散層43Ａと第４のトランジスタＴP2の一方のＰ+ 型
拡散層43Ｃとが接続されて出力部ｏutに延在される。ま
た、第３のトランジスタＴP1の他方のＰ+ 型拡散層43Ｂ
が電源線ＶCCに接続され、第４のトランジスタＴP2の他
方のＰ+ 型拡散層43Ｄと第２のＮ+ 型拡散層44Ｂとが接
続されて接地線ＧNDに延在される。
【００９２】さらに、第１のＮ+ 型拡散層44Ａは、抵抗
層Ｒを介して出力部ｏutに接続される。なお、抵抗層Ｒ
は第１，２のＮ型ウエル層42Ａ，42Ｂの間の領域に、Ｎ
- 型ウエル層４７が設けられ、該ウエル層４７に不純物
イオンが注入され、その引出電極としてＮ+ 型拡散層48
Ａ，48Ｂが設けられて成るものである。
層Ｒを介して出力部ｏutに接続される。なお、抵抗層Ｒ
は第１，２のＮ型ウエル層42Ａ，42Ｂの間の領域に、Ｎ
- 型ウエル層４７が設けられ、該ウエル層４７に不純物
イオンが注入され、その引出電極としてＮ+ 型拡散層48
Ａ，48Ｂが設けられて成るものである。
【００９３】このようにして、本発明の第２の実施例に
係る半導体集積回路装置によれば、本発明の第２の出力
回路の半導体装置であって、図６に示すように、Ｐ型Ｓ
ｉ基板４１に第３のトランジスタＴP1及び第４のトラン
ジスタＴP2とが設けられ、第１のＮ+ 型拡散層44Ａが抵
抗層Ｒを介して出力部ｏutに接続される。
係る半導体集積回路装置によれば、本発明の第２の出力
回路の半導体装置であって、図６に示すように、Ｐ型Ｓ
ｉ基板４１に第３のトランジスタＴP1及び第４のトラン
ジスタＴP2とが設けられ、第１のＮ+ 型拡散層44Ａが抵
抗層Ｒを介して出力部ｏutに接続される。
【００９４】このため、第２の出力回路が集積された第
２の半導体集積回路装置がプリント基板等に実装され、
図14（ａ）に示すように、それ等の出力部ｏutが共通バ
ス９に接続されて使用された場合であって、当該半導体
集積回路装置の出力動作を停止させ、他の半導体集積回
路装置の出力動作を継続するような電源供給制御が採ら
れる場合であっても、第１の実施例と同様に数〔ＭΩ〕
の抵抗層Ｒにより出力部ｏutのインピーダンスが高抵抗
値に維持される。
２の半導体集積回路装置がプリント基板等に実装され、
図14（ａ）に示すように、それ等の出力部ｏutが共通バ
ス９に接続されて使用された場合であって、当該半導体
集積回路装置の出力動作を停止させ、他の半導体集積回
路装置の出力動作を継続するような電源供給制御が採ら
れる場合であっても、第１の実施例と同様に数〔ＭΩ〕
の抵抗層Ｒにより出力部ｏutのインピーダンスが高抵抗
値に維持される。
【００９５】これにより、当該半導体集積回路装置の出
力動作停止や電源供給の有無等に関係無く、他の半導体
集積回路装置の出力「Ｈ」レベルを所定電圧レベル状態
に維持することが可能となる。
力動作停止や電源供給の有無等に関係無く、他の半導体
集積回路装置の出力「Ｈ」レベルを所定電圧レベル状態
に維持することが可能となる。
【００９６】（３）第３の実施例の説明
図７は、本発明の第３の実施例に係る出力回路の構成図
を示している。図７において、第１，第２の実施例と異
なるは第３の実施例では、ｎチャネル型のトランジスタ
（以下単に第５のトランジスタという）ＴN3及びｐチャ
ネル型のトランジスタ（以下単に第６のトランジスタと
いう）ＴP3から成り、これ等のバックゲートＢＧに第
１，第２の抵抗Ｒ１，Ｒ２が接続されるものである。
を示している。図７において、第１，第２の実施例と異
なるは第３の実施例では、ｎチャネル型のトランジスタ
（以下単に第５のトランジスタという）ＴN3及びｐチャ
ネル型のトランジスタ（以下単に第６のトランジスタと
いう）ＴP3から成り、これ等のバックゲートＢＧに第
１，第２の抵抗Ｒ１，Ｒ２が接続されるものである。
【００９７】すなわち、第５のトランジスタＴN3は第１
の電界効果トランジスタＴ１の他の実施例であり、ｎ型
の電界効果トランジスタから成る。また、第６のトラン
ジスタＴN3は第２の電界効果トランジスタＴ２の他の実
施例であり、ｐ型の電界効果トランジスタから成る。
の電界効果トランジスタＴ１の他の実施例であり、ｎ型
の電界効果トランジスタから成る。また、第６のトラン
ジスタＴN3は第２の電界効果トランジスタＴ２の他の実
施例であり、ｐ型の電界効果トランジスタから成る。
【００９８】第５のトランジスタＴN3及び第６のトラン
ジスタＴP3はソースとドレインが接続され、その直列接
続されたトランジスタ回路が電源線ＶCCと接地線ＧNDと
の間に接続される。また、第５のトランジスタＴN3及び
第６のトランジスタＴP3の接続点が出力部ｏutに接続さ
れる。
ジスタＴP3はソースとドレインが接続され、その直列接
続されたトランジスタ回路が電源線ＶCCと接地線ＧNDと
の間に接続される。また、第５のトランジスタＴN3及び
第６のトランジスタＴP3の接続点が出力部ｏutに接続さ
れる。
【００９９】なお、第１，第２の実施例と同様に、第１
の抵抗Ｒ１が電源線ＶCCに接続された第５のトランジス
タＴN3のバックゲートＢＧと両トランジスタＴN3，ＴP3
の出力部ｏutとの間に接続される。また、第２の抵抗Ｒ
２が接地線ＧNDに接続された第６のトランジスタＴP3の
バックゲートＢＧと出力部ｏutとの間に接続される。な
お、第１，第２の抵抗Ｒ１，Ｒ２の値も第１，第２の実
施例と同様に数〔ＭΩ〕単位である。
の抵抗Ｒ１が電源線ＶCCに接続された第５のトランジス
タＴN3のバックゲートＢＧと両トランジスタＴN3，ＴP3
の出力部ｏutとの間に接続される。また、第２の抵抗Ｒ
２が接地線ＧNDに接続された第６のトランジスタＴP3の
バックゲートＢＧと出力部ｏutとの間に接続される。な
お、第１，第２の抵抗Ｒ１，Ｒ２の値も第１，第２の実
施例と同様に数〔ＭΩ〕単位である。
【０１００】その機能は、第１，第２の実施例の機能と
同様に、出力部ｏutをハイ・インピーダンス状態にした
り、第５のトランジスタＴN3のバックゲートＢＧを出力
部ｏutの出力レベルと同等の電位にするものである。
同様に、出力部ｏutをハイ・インピーダンス状態にした
り、第５のトランジスタＴN3のバックゲートＢＧを出力
部ｏutの出力レベルと同等の電位にするものである。
【０１０１】このようにして、本発明の第３の実施例に
係る出力回路によれば、図７に示すように電源線ＶCCに
接続された第５のトランジスタＴN3のバックゲートＢＧ
と出力部ｏutとの間に数〔ＭΩ〕単位の第１の抵抗Ｒ１
が接続され、かつ、接地線ＧNDに接続された第６のトラ
ンジスタＴP3のバックゲートＢＧと出力部ｏutとの間に
同様に第２の抵抗Ｒ２が接続されている。
係る出力回路によれば、図７に示すように電源線ＶCCに
接続された第５のトランジスタＴN3のバックゲートＢＧ
と出力部ｏutとの間に数〔ＭΩ〕単位の第１の抵抗Ｒ１
が接続され、かつ、接地線ＧNDに接続された第６のトラ
ンジスタＴP3のバックゲートＢＧと出力部ｏutとの間に
同様に第２の抵抗Ｒ２が接続されている。
【０１０２】このため、第１，第２の出力回路のよう
に、第５のトランジスタＴN3のバックゲートＢＧには、
出力部ｏutの出力「Ｈ」レベルと同等の電位が第１の抵
抗Ｒ１を介して供給され、そのバックゲート依存性を極
力低減することが可能となる。
に、第５のトランジスタＴN3のバックゲートＢＧには、
出力部ｏutの出力「Ｈ」レベルと同等の電位が第１の抵
抗Ｒ１を介して供給され、そのバックゲート依存性を極
力低減することが可能となる。
【０１０３】また、当該出力回路の出力動作停止時に、
例えば、出力部ｏutに接地線ＧNDの零電位よりも低いレ
ベルが印加された場合であっても、従来例のように第６
のトランジスタＴP3に寄生する順方向ダイオード（ｐｎ
接合部）を介して接地線ＧNDから出力部ｏutに流れる電
流ｉを第２の抵抗Ｒ２により極力抑制することが可能と
なる。
例えば、出力部ｏutに接地線ＧNDの零電位よりも低いレ
ベルが印加された場合であっても、従来例のように第６
のトランジスタＴP3に寄生する順方向ダイオード（ｐｎ
接合部）を介して接地線ＧNDから出力部ｏutに流れる電
流ｉを第２の抵抗Ｒ２により極力抑制することが可能と
なる。
【０１０４】これにより、当該出力回路の出力「Ｈ」レ
ベルを所定電圧レベルに維持することが可能となる。こ
のことで、第３の出力回路を集積化した場合に、その出
力レベルの安定化が図られることから第１，第２の実施
例と同様に当該半導体集積回路装置の信頼性の向上を図
ることが可能となる。
ベルを所定電圧レベルに維持することが可能となる。こ
のことで、第３の出力回路を集積化した場合に、その出
力レベルの安定化が図られることから第１，第２の実施
例と同様に当該半導体集積回路装置の信頼性の向上を図
ることが可能となる。
【０１０５】図８は、本発明の第３の実施例に係る半導
体集積回路装置の断面図を示している。図８において、
本発明の第３の出力回路を集積化した半導体装置は、一
導電型の半導体基板１７の一実施例となるＮ型Ｓｉ基板
５１に第１の一導電型の電界効果トランジスタＴ１の一
例となるｎ型の電界効果トランジスタ（第５のトランジ
スタ）ＴN3及び第２の反対電型の電界効果トランジスタ
Ｔ２の一例となるｎ型の電界効果トランジスタ（第６の
トランジスタ）ＴP3とが設けられる。
体集積回路装置の断面図を示している。図８において、
本発明の第３の出力回路を集積化した半導体装置は、一
導電型の半導体基板１７の一実施例となるＮ型Ｓｉ基板
５１に第１の一導電型の電界効果トランジスタＴ１の一
例となるｎ型の電界効果トランジスタ（第５のトランジ
スタ）ＴN3及び第２の反対電型の電界効果トランジスタ
Ｔ２の一例となるｎ型の電界効果トランジスタ（第６の
トランジスタ）ＴP3とが設けられる。
【０１０６】また、第５のトランジスタＴN3は、反対電
型の半導体層１８の一例となるＰ型ウエル層５２に一対
の一導電型の不純物拡散層19Ａ，19Ｂの一例となるＮ+
型拡散層53Ａ，53Ｂと、反対導電型の不純物拡散層２０
の一例となるＰ+ 型拡散層５５とが設けられる。
型の半導体層１８の一例となるＰ型ウエル層５２に一対
の一導電型の不純物拡散層19Ａ，19Ｂの一例となるＮ+
型拡散層53Ａ，53Ｂと、反対導電型の不純物拡散層２０
の一例となるＰ+ 型拡散層５５とが設けられる。
【０１０７】さらに、Ｎ+ 型拡散層53Ａ，53Ｂのチャネ
ル領域上に第１のゲート酸化膜21Ａの一例となるＳｉＯ
2 膜57Ａを介して第１のゲート電極22Ａの一例となるポ
リシリコン電極58Ａが設けられる。なお、第５のトラン
ジスタＴN3の一方のＮ+ 型拡散層53Ａと第６のトランジ
スタＴP3の一方のＰ+ 型拡散層54Ａとが接続されて出力
部ｏutに延在される。また、第５のトランジスタＴN3の
他方のＮ+ 型拡散層53Ｂが電源線ＶCCに接続され、か
つ、第５のトランジスタＴN3のＰ+ 型拡散層５５が第１
の抵抗層Ｒ１のＰ+ 型拡散層60Ａに接続される。
ル領域上に第１のゲート酸化膜21Ａの一例となるＳｉＯ
2 膜57Ａを介して第１のゲート電極22Ａの一例となるポ
リシリコン電極58Ａが設けられる。なお、第５のトラン
ジスタＴN3の一方のＮ+ 型拡散層53Ａと第６のトランジ
スタＴP3の一方のＰ+ 型拡散層54Ａとが接続されて出力
部ｏutに延在される。また、第５のトランジスタＴN3の
他方のＮ+ 型拡散層53Ｂが電源線ＶCCに接続され、か
つ、第５のトランジスタＴN3のＰ+ 型拡散層５５が第１
の抵抗層Ｒ１のＰ+ 型拡散層60Ａに接続される。
【０１０８】第１の抵抗層Ｒ１は第１の電流制限用素子
の一例であり、Ｎ型Ｓｉ基板５１にＰ- 型ウエル層59Ａ
が設けられ、該ウエル層59Ａに不純物イオンが注入さ
れ、その引出電極としてＰ+ 型拡散層60Ａ，60Ｂが設け
られて成るものである。また、Ｐ+ 型拡散層60Ｂが出力
部ｏutに接続される。
の一例であり、Ｎ型Ｓｉ基板５１にＰ- 型ウエル層59Ａ
が設けられ、該ウエル層59Ａに不純物イオンが注入さ
れ、その引出電極としてＰ+ 型拡散層60Ａ，60Ｂが設け
られて成るものである。また、Ｐ+ 型拡散層60Ｂが出力
部ｏutに接続される。
【０１０９】また、第６のトランジスタＴP3は、Ｎ型Ｓ
ｉ基板５１に一対の反対導電型の不純物拡散層23Ａ，23
Ｂの一例となるＰ+ 型拡散層54Ａ，54Ｂと、一導電型の
不純物拡散層２４の一例となるＮ+ 型拡散層５６とが設
けられる。
ｉ基板５１に一対の反対導電型の不純物拡散層23Ａ，23
Ｂの一例となるＰ+ 型拡散層54Ａ，54Ｂと、一導電型の
不純物拡散層２４の一例となるＮ+ 型拡散層５６とが設
けられる。
【０１１０】さらに、Ｐ+ 型拡散層54Ａ，54Ｂのチャネ
ル領域上に第２のゲート酸化膜15Ｂの一例となるＳｉＯ
2 膜57Ｂを介して第２のゲート電極16Ｂの一例となるポ
リシリコン電極58Ｂが設けられる。また、第６のトラン
ジスタＴP3の他方のＮ+ 型拡散層54Ｂが接地線ＧNDに延
在される。
ル領域上に第２のゲート酸化膜15Ｂの一例となるＳｉＯ
2 膜57Ｂを介して第２のゲート電極16Ｂの一例となるポ
リシリコン電極58Ｂが設けられる。また、第６のトラン
ジスタＴP3の他方のＮ+ 型拡散層54Ｂが接地線ＧNDに延
在される。
【０１１１】なお、第６のトランジスタＴP3の一方のＰ
+ 型拡散層54Ａと第５のトランジスタＴN3の一方のＰ+
型拡散層53Ａとが接続されて出力部ｏutに延在される。
また、第６のトランジスタＴN3の他方のＰ+ 型拡散層54
Ｂが接地線ＧNDに延在され、かつ、第６のトランジスタ
ＴP3のＮ+ 型拡散層５６が第２の抵抗層Ｒ２のＰ+ 型拡
散層60Ｃに接続される。
+ 型拡散層54Ａと第５のトランジスタＴN3の一方のＰ+
型拡散層53Ａとが接続されて出力部ｏutに延在される。
また、第６のトランジスタＴN3の他方のＰ+ 型拡散層54
Ｂが接地線ＧNDに延在され、かつ、第６のトランジスタ
ＴP3のＮ+ 型拡散層５６が第２の抵抗層Ｒ２のＰ+ 型拡
散層60Ｃに接続される。
【０１１２】第２の抵抗層Ｒ２は第２の電流制限用素子
の一例であり、Ｎ型Ｓｉ基板５１にＰ- 型ウエル層59Ｂ
が設けられ、該ウエル層59Ｂに不純物イオンが注入さ
れ、その引出電極としてＰ+ 型拡散層60Ｃ，60Ｄが設け
られて成るものである。また、Ｐ+ 型拡散層60Ｄが出力
部ｏutに接続される。
の一例であり、Ｎ型Ｓｉ基板５１にＰ- 型ウエル層59Ｂ
が設けられ、該ウエル層59Ｂに不純物イオンが注入さ
れ、その引出電極としてＰ+ 型拡散層60Ｃ，60Ｄが設け
られて成るものである。また、Ｐ+ 型拡散層60Ｄが出力
部ｏutに接続される。
【０１１３】このようにして、本発明の第３の実施例に
係る半導体集積回路装置によれば、本発明の第３の出力
回路の半導体装置であって、図５に示すように、Ｎ型Ｓ
ｉ基板５１に第５のトランジスタＴN3及び第６のトラン
ジスタＴP3とが設けられ、第５のトランジスタＴN3のＰ
+ 型拡散層５５が第１の抵抗層Ｒ１を介して出力部ｏut
に延在され、また、第６のトランジスタＴP3のＮ+ 型拡
散層５６が第２の抵抗層Ｒ２を介して出力部ｏutに延在
される。
係る半導体集積回路装置によれば、本発明の第３の出力
回路の半導体装置であって、図５に示すように、Ｎ型Ｓ
ｉ基板５１に第５のトランジスタＴN3及び第６のトラン
ジスタＴP3とが設けられ、第５のトランジスタＴN3のＰ
+ 型拡散層５５が第１の抵抗層Ｒ１を介して出力部ｏut
に延在され、また、第６のトランジスタＴP3のＮ+ 型拡
散層５６が第２の抵抗層Ｒ２を介して出力部ｏutに延在
される。
【０１１４】このため、第３の出力回路が集積された第
３の半導体集積回路装置が第１，第２の半導体集積回路
装置と同様に、プリント基板等に実装され、それ等の出
力部ｏutが共通バスに接続されて使用された場合であっ
て、当該半導体集積回路装置の出力動作を停止させ、他
の半導体集積回路装置の出力動作を継続するような電源
供給制御が採られる場合であっても、不純物を含有した
多結晶半導体層又は多結晶半導体層膜から成る第１，第
２の抵抗層Ｒ１，Ｒ２により出力部ｏutのインピーダン
スが高抵抗値に維持される。
３の半導体集積回路装置が第１，第２の半導体集積回路
装置と同様に、プリント基板等に実装され、それ等の出
力部ｏutが共通バスに接続されて使用された場合であっ
て、当該半導体集積回路装置の出力動作を停止させ、他
の半導体集積回路装置の出力動作を継続するような電源
供給制御が採られる場合であっても、不純物を含有した
多結晶半導体層又は多結晶半導体層膜から成る第１，第
２の抵抗層Ｒ１，Ｒ２により出力部ｏutのインピーダン
スが高抵抗値に維持される。
【０１１５】これにより、第１，第２の半導体集積回路
装置と同様に、当該半導体集積回路装置の出力動作停止
や電源供給の有無等に関係無く、他の半導体集積回路装
置の出力「Ｈ」レベルを所定電圧レベル状態に維持する
ことが可能となる。
装置と同様に、当該半導体集積回路装置の出力動作停止
や電源供給の有無等に関係無く、他の半導体集積回路装
置の出力「Ｈ」レベルを所定電圧レベル状態に維持する
ことが可能となる。
【０１１６】（４）第４の実施例の説明
図９は、本発明の第４の実施例に係る出力回路の構成図
を示している。図９において、第１，第２，第３の実施
例と異なるは第４の実施例では、ｐチャネル型のトラン
ジスタ（以下単に第７のトランジスタという）ＴP4及び
ｐチャネル型のトランジスタ（以下単に第８のトランジ
スタという）ＴN4から成り、これ等のバックゲートＢＧ
に第１，第２の抵抗Ｒ１，Ｒ２が接続されるものであ
る。
を示している。図９において、第１，第２，第３の実施
例と異なるは第４の実施例では、ｐチャネル型のトラン
ジスタ（以下単に第７のトランジスタという）ＴP4及び
ｐチャネル型のトランジスタ（以下単に第８のトランジ
スタという）ＴN4から成り、これ等のバックゲートＢＧ
に第１，第２の抵抗Ｒ１，Ｒ２が接続されるものであ
る。
【０１１７】すなわち、第７のトランジスタＴP4は第１
の電界効果トランジスタＴ１の他の実施例であり、ｐ型
の電界効果トランジスタから成る。また、第８のトラン
ジスタＴP4は第２の電界効果トランジスタＴ２の他の実
施例であり、ｎ型の電界効果トランジスタから成る。
の電界効果トランジスタＴ１の他の実施例であり、ｐ型
の電界効果トランジスタから成る。また、第８のトラン
ジスタＴP4は第２の電界効果トランジスタＴ２の他の実
施例であり、ｎ型の電界効果トランジスタから成る。
【０１１８】第７のトランジスタＴP4及び第８のトラン
ジスタＴN4はソースとドレインが接続され、その直列接
続されたトランジスタ回路が電源線ＶCCと接地線ＧNDと
の間に接続される。また、第７のトランジスタＴP4及び
第８のトランジスタＴN4の接続点が出力部ｏutに接続さ
れる。
ジスタＴN4はソースとドレインが接続され、その直列接
続されたトランジスタ回路が電源線ＶCCと接地線ＧNDと
の間に接続される。また、第７のトランジスタＴP4及び
第８のトランジスタＴN4の接続点が出力部ｏutに接続さ
れる。
【０１１９】なお、第１，第３の実施例と同様に、第１
の抵抗Ｒ１が電源線ＶCCに接続された第７のトランジス
タＴP4のバックゲートＢＧと両トランジスタＴP4，ＴN4
の出力部ｏutとの間に接続される。また、接地線ＧNDに
接続された第８のトランジスタＴN4のバックゲートＢＧ
と出力部ｏutとの間に第２の抵抗Ｒ２が接続される。な
お、第１，第２の抵抗Ｒ１，Ｒ２の値も第１，第２及び
第３の実施例と同様に数〔ＭΩ〕単位である。
の抵抗Ｒ１が電源線ＶCCに接続された第７のトランジス
タＴP4のバックゲートＢＧと両トランジスタＴP4，ＴN4
の出力部ｏutとの間に接続される。また、接地線ＧNDに
接続された第８のトランジスタＴN4のバックゲートＢＧ
と出力部ｏutとの間に第２の抵抗Ｒ２が接続される。な
お、第１，第２の抵抗Ｒ１，Ｒ２の値も第１，第２及び
第３の実施例と同様に数〔ＭΩ〕単位である。
【０１２０】その機能は、第１，第２及び第３の実施例
の機能と同様に、出力部ｏutをハイ・インピーダンス状
態にしたり、第７のトランジスタＴP4のバックゲートＢ
Ｇを出力部ｏutの出力レベルと同等の電位にするもので
ある。
の機能と同様に、出力部ｏutをハイ・インピーダンス状
態にしたり、第７のトランジスタＴP4のバックゲートＢ
Ｇを出力部ｏutの出力レベルと同等の電位にするもので
ある。
【０１２１】このようにして、本発明の第４の実施例に
係る出力回路によれば、図９に示すように電源線ＶCCに
接続された第７のトランジスタＴP4のバックゲートＢＧ
と出力部ｏutとの間に数〔ＭΩ〕単位の第１の抵抗Ｒ１
が接続され、かつ、接地線ＧNDに接続された第８のトラ
ンジスタＴN4のバックゲートＢＧと出力部ｏutとの間に
同様に第２の抵抗Ｒ２が接続されている。
係る出力回路によれば、図９に示すように電源線ＶCCに
接続された第７のトランジスタＴP4のバックゲートＢＧ
と出力部ｏutとの間に数〔ＭΩ〕単位の第１の抵抗Ｒ１
が接続され、かつ、接地線ＧNDに接続された第８のトラ
ンジスタＴN4のバックゲートＢＧと出力部ｏutとの間に
同様に第２の抵抗Ｒ２が接続されている。
【０１２２】このため、当該第４の出力回路の出力動作
停止時に、例えば、出力部ｏutに「Ｈ」レベルの電圧が
印加された場合であっても、従来例のように第７のトラ
ンジスタＴP4に寄生する順方向ダイオードＤｐを介して
電源線ＶCCに流れる電流ｉを第１の抵抗Ｒ１により極力
抑制することが可能となる。
停止時に、例えば、出力部ｏutに「Ｈ」レベルの電圧が
印加された場合であっても、従来例のように第７のトラ
ンジスタＴP4に寄生する順方向ダイオードＤｐを介して
電源線ＶCCに流れる電流ｉを第１の抵抗Ｒ１により極力
抑制することが可能となる。
【０１２３】また、第８のトランジスタＴN4のバックゲ
ートＢＧには、出力部ｏutの出力「Ｈ」レベルと同等の
電位が第１の抵抗Ｒ１を介して供給され、そのバックゲ
ート依存性を極力低減することが可能となる。
ートＢＧには、出力部ｏutの出力「Ｈ」レベルと同等の
電位が第１の抵抗Ｒ１を介して供給され、そのバックゲ
ート依存性を極力低減することが可能となる。
【０１２４】これにより、当該出力回路の出力部ｏutを
ハイ・インピーダンス状態に維持することが可能とな
る。このことで、第４の出力回路を集積化した場合に、
その出力レベルの安定化が図られることから第１，第２
及び第３の実施例と同様に当該半導体集積回路装置の信
頼性の向上を図ることが可能となる。
ハイ・インピーダンス状態に維持することが可能とな
る。このことで、第４の出力回路を集積化した場合に、
その出力レベルの安定化が図られることから第１，第２
及び第３の実施例と同様に当該半導体集積回路装置の信
頼性の向上を図ることが可能となる。
【０１２５】図10は、本発明の第４の実施例に係る半導
体集積回路装置の断面図を示している。図10において、
本発明の第４の出力回路を集積化した半導体装置は、一
導電型の半導体基板１７の一実施例となるＮ型Ｓｉ基板
６１に反対導電型の第１の電界効果トランジスタＴ１の
一例となるｐ型の電界効果トランジスタ（第７のトラン
ジスタ）ＴP4及び一導電型の第２の電界効果トランジス
タＴ２の一例となるｎ型の電界効果トランジスタ（第８
のトランジスタ）ＴP4とが設けられる。
体集積回路装置の断面図を示している。図10において、
本発明の第４の出力回路を集積化した半導体装置は、一
導電型の半導体基板１７の一実施例となるＮ型Ｓｉ基板
６１に反対導電型の第１の電界効果トランジスタＴ１の
一例となるｐ型の電界効果トランジスタ（第７のトラン
ジスタ）ＴP4及び一導電型の第２の電界効果トランジス
タＴ２の一例となるｎ型の電界効果トランジスタ（第８
のトランジスタ）ＴP4とが設けられる。
【０１２６】すなわち、第７のトランジスタＴP4は、Ｎ
型Ｓｉ基板６１に一対の反対導電型の不純物拡散層23
Ａ，23Ｂの一例となるＰ+ 型拡散層62Ａ，62Ｂと、一導
電型の不純物拡散層２４の一例となるＮ+ 型拡散層６３
とが設けられる。
型Ｓｉ基板６１に一対の反対導電型の不純物拡散層23
Ａ，23Ｂの一例となるＰ+ 型拡散層62Ａ，62Ｂと、一導
電型の不純物拡散層２４の一例となるＮ+ 型拡散層６３
とが設けられる。
【０１２７】さらに、Ｐ+ 型拡散層62Ａ，62Ｂのチャネ
ル領域上に第２のゲート酸化膜16Ｂの一例となるＳｉＯ
2 膜67Ａを介して第２のゲート電極16Ｂの一例となるポ
リシリコン電極68Ａが設けられる。また、第７のトラン
ジスタＴP4の他方のＮ+ 型拡散層62Ｂが電源線ＶCCに延
在される。
ル領域上に第２のゲート酸化膜16Ｂの一例となるＳｉＯ
2 膜67Ａを介して第２のゲート電極16Ｂの一例となるポ
リシリコン電極68Ａが設けられる。また、第７のトラン
ジスタＴP4の他方のＮ+ 型拡散層62Ｂが電源線ＶCCに延
在される。
【０１２８】なお、第７のトランジスタＴP4の一方のＰ
+ 型拡散層62Ａと第８のトランジスタＴN4の一方のＰ+
型拡散層65Ａとが接続されて出力部ｏutに延在され、該
トランジスタＴP4のＮ+ 型拡散層６３が第１の抵抗層Ｒ
１のＰ+ 型拡散層70Ａに接続される。
+ 型拡散層62Ａと第８のトランジスタＴN4の一方のＰ+
型拡散層65Ａとが接続されて出力部ｏutに延在され、該
トランジスタＴP4のＮ+ 型拡散層６３が第１の抵抗層Ｒ
１のＰ+ 型拡散層70Ａに接続される。
【０１２９】第１の抵抗層Ｒ１は第１の電流制限用素子
の一例であり、Ｎ型Ｓｉ基板６１にＰ- 型ウエル層69Ａ
が設けられ、該ウエル層69Ａに不純物イオンが注入さ
れ、その引出電極としてＰ+ 型拡散層70Ａ，70Ｂが設け
られて成るものである。また、Ｐ+ 型拡散層70Ｂが出力
部ｏutに接続される。
の一例であり、Ｎ型Ｓｉ基板６１にＰ- 型ウエル層69Ａ
が設けられ、該ウエル層69Ａに不純物イオンが注入さ
れ、その引出電極としてＰ+ 型拡散層70Ａ，70Ｂが設け
られて成るものである。また、Ｐ+ 型拡散層70Ｂが出力
部ｏutに接続される。
【０１３０】また、第８のトランジスタＴN4は、反対電
型の半導体層１８の一例となるＰ型ウエル層６４に一対
の一導電型の不純物拡散層19Ａ，19Ｂの一例となるＮ+
型拡散層65Ａ，65Ｂと、反対導電型の不純物拡散層２０
の一例となるＰ+ 型拡散層６６とが設けられる。
型の半導体層１８の一例となるＰ型ウエル層６４に一対
の一導電型の不純物拡散層19Ａ，19Ｂの一例となるＮ+
型拡散層65Ａ，65Ｂと、反対導電型の不純物拡散層２０
の一例となるＰ+ 型拡散層６６とが設けられる。
【０１３１】さらに、Ｎ+ 型拡散層65Ａ，65Ｂのチャネ
ル領域上に第１のゲート酸化膜21Ａの一例となるＳｉＯ
2 膜67Ｂを介して第１のゲート電極22Ａの一例となるポ
リシリコン電極68Ｂが設けられる。なお、第８のトラン
ジスタＴN4の一方のＮ+ 型拡散層65Ａと第７のトランジ
スタＴP4の一方のＰ+ 型拡散層62Ａとが接続されて出力
部ｏutに延在される。また、第８のトランジスタＴN4の
他方のＮ+ 型拡散層65Ｂが接地線ＧNDに接続され、か
つ、第８のトランジスタＴN4のＰ+ 型拡散層６６が第２
の抵抗層Ｒ２のＰ+ 型拡散層70Ｃに接続される。
ル領域上に第１のゲート酸化膜21Ａの一例となるＳｉＯ
2 膜67Ｂを介して第１のゲート電極22Ａの一例となるポ
リシリコン電極68Ｂが設けられる。なお、第８のトラン
ジスタＴN4の一方のＮ+ 型拡散層65Ａと第７のトランジ
スタＴP4の一方のＰ+ 型拡散層62Ａとが接続されて出力
部ｏutに延在される。また、第８のトランジスタＴN4の
他方のＮ+ 型拡散層65Ｂが接地線ＧNDに接続され、か
つ、第８のトランジスタＴN4のＰ+ 型拡散層６６が第２
の抵抗層Ｒ２のＰ+ 型拡散層70Ｃに接続される。
【０１３２】第２の抵抗層Ｒ２は第２の電流制限用素子
の一例であり、Ｎ型Ｓｉ基板６１にＰ- 型ウエル層69Ｂ
が設けられ、該ウエル層69Ｂに不純物イオンが注入さ
れ、その引出電極としてＰ+ 型拡散層70Ｃ，70Ｄが設け
られて成るものである。また、Ｐ+ 型拡散層70Ｄが出力
部ｏutに接続される。
の一例であり、Ｎ型Ｓｉ基板６１にＰ- 型ウエル層69Ｂ
が設けられ、該ウエル層69Ｂに不純物イオンが注入さ
れ、その引出電極としてＰ+ 型拡散層70Ｃ，70Ｄが設け
られて成るものである。また、Ｐ+ 型拡散層70Ｄが出力
部ｏutに接続される。
【０１３３】このようにして、本発明の第４の実施例に
係る半導体集積回路装置によれば、本発明の第４の出力
回路の半導体装置であって、図10に示すように、Ｎ型Ｓ
ｉ基板６１に第７のトランジスタＴP4及び第８のトラン
ジスタＴN4とが設けられ、第７のトランジスタＴP4のＰ
+ 型拡散層６３が第１の抵抗層Ｒ１を介して出力部ｏut
に延在され、また、第８のトランジスタＴN4のＮ+ 型拡
散層６６が第２の抵抗層Ｒ２を介して出力部ｏutに延在
される。
係る半導体集積回路装置によれば、本発明の第４の出力
回路の半導体装置であって、図10に示すように、Ｎ型Ｓ
ｉ基板６１に第７のトランジスタＴP4及び第８のトラン
ジスタＴN4とが設けられ、第７のトランジスタＴP4のＰ
+ 型拡散層６３が第１の抵抗層Ｒ１を介して出力部ｏut
に延在され、また、第８のトランジスタＴN4のＮ+ 型拡
散層６６が第２の抵抗層Ｒ２を介して出力部ｏutに延在
される。
【０１３４】このため、第４の出力回路が集積された第
４の半導体集積回路装置が第１，第２及び第３の半導体
集積回路装置と同様に、プリント基板等に実装され、そ
れ等の出力部ｏutが共通バスに接続されて使用された場
合であって、当該半導体集積回路装置の出力動作を停止
させ、他の半導体集積回路装置の出力動作を継続するよ
うな電源供給制御が採られる場合であっても、第１，第
２の抵抗層Ｒ１，Ｒ２により出力部ｏutのインピーダン
スが高抵抗値に維持される。
４の半導体集積回路装置が第１，第２及び第３の半導体
集積回路装置と同様に、プリント基板等に実装され、そ
れ等の出力部ｏutが共通バスに接続されて使用された場
合であって、当該半導体集積回路装置の出力動作を停止
させ、他の半導体集積回路装置の出力動作を継続するよ
うな電源供給制御が採られる場合であっても、第１，第
２の抵抗層Ｒ１，Ｒ２により出力部ｏutのインピーダン
スが高抵抗値に維持される。
【０１３５】これにより、第１，第２の半導体集積回路
装置と同様に、当該半導体集積回路装置の出力動作停止
や電源供給の有無等に関係無く、他の半導体集積回路装
置の出力「Ｈ」レベルを所定電圧レベル状態に維持する
ことが可能となる。
装置と同様に、当該半導体集積回路装置の出力動作停止
や電源供給の有無等に関係無く、他の半導体集積回路装
置の出力「Ｈ」レベルを所定電圧レベル状態に維持する
ことが可能となる。
【０１３６】
【発明の効果】以上説明したように、本発明の各出力回
路によれば電源線に接続された電界効果トランジスタや
接地線に接続された電界効果トランジスタのバックゲー
トと出力部との間に高抵抗値を有する電流制限用素子が
接続されている。
路によれば電源線に接続された電界効果トランジスタや
接地線に接続された電界効果トランジスタのバックゲー
トと出力部との間に高抵抗値を有する電流制限用素子が
接続されている。
【０１３７】このため、各電界効果トランジスタのバッ
クゲートには、出力部の出力レベルと同電位を電流制限
用素子を介して供給することが可能となる。このこと
で、バックゲート依存性を極力低減することが可能とな
る。
クゲートには、出力部の出力レベルと同電位を電流制限
用素子を介して供給することが可能となる。このこと
で、バックゲート依存性を極力低減することが可能とな
る。
【０１３８】また、出力動作停止時にも当該出力回路の
出力部をハイ・インピーダンス状態に維持することがで
きるため、従来例のように出力部にハイ・レベルの電圧
が印加された場合であっても、電源線に接続された電界
効果トランジスタに寄生する順方向ダイオードを介して
電源線に流れようとする電流を電流制限用素子により極
力抑制することが可能となる。
出力部をハイ・インピーダンス状態に維持することがで
きるため、従来例のように出力部にハイ・レベルの電圧
が印加された場合であっても、電源線に接続された電界
効果トランジスタに寄生する順方向ダイオードを介して
電源線に流れようとする電流を電流制限用素子により極
力抑制することが可能となる。
【０１３９】さらに、本発明の各半導体集積回路装置に
よれば、各出力回路の半導体装置であって、一導電型の
半導体基板に一導電型の電界効果トランジスタや反対導
電型の電界効果トランジスタが組み合わせて設けられ、
各バックゲートに設けられた不純物拡散層が電流制限用
素子を介して出力部に接続されている。
よれば、各出力回路の半導体装置であって、一導電型の
半導体基板に一導電型の電界効果トランジスタや反対導
電型の電界効果トランジスタが組み合わせて設けられ、
各バックゲートに設けられた不純物拡散層が電流制限用
素子を介して出力部に接続されている。
【０１４０】このため、各出力回路が集積された各半導
体集積回路装置がプリント基板等に実装され、それ等の
出力部が共通バスに接続されて使用された場合であっ
て、当該半導体集積回路装置の出力動作を停止させ、他
の半導体集積回路装置の出力動作を継続するような電源
供給制御が採られる場合であっても、不純物を含有した
多結晶半導体層又は多結晶半導体層膜から成る電流制限
用素子により出力部のインピーダンスが高抵抗値に維持
される。このことで、当該半導体集積回路装置の出力動
作停止や電源供給の有無等に関係無く、他の半導体集積
回路装置の出力レベルを所定電圧レベル状態に維持する
ことが可能となる。
体集積回路装置がプリント基板等に実装され、それ等の
出力部が共通バスに接続されて使用された場合であっ
て、当該半導体集積回路装置の出力動作を停止させ、他
の半導体集積回路装置の出力動作を継続するような電源
供給制御が採られる場合であっても、不純物を含有した
多結晶半導体層又は多結晶半導体層膜から成る電流制限
用素子により出力部のインピーダンスが高抵抗値に維持
される。このことで、当該半導体集積回路装置の出力動
作停止や電源供給の有無等に関係無く、他の半導体集積
回路装置の出力レベルを所定電圧レベル状態に維持する
ことが可能となる。
【０１４１】これにより、高信頼度のバスバッファや出
力バッファ等の半導体集積回路装置の提供に寄与すると
ころが大きい。
力バッファ等の半導体集積回路装置の提供に寄与すると
ころが大きい。
【図１】本発明に係る出力回路及び半導体集積回路装置
の原理図（その１）である。
の原理図（その１）である。
【図２】本発明に係る出力回路及び半導体集積回路装置
の原理図（その２）である。
の原理図（その２）である。
【図３】本発明の第１の実施例に係る出力回路の構成図
である。
である。
【図４】本発明の第１の実施例に係る半導体集積回路装
置の構成図である。
置の構成図である。
【図５】本発明の第２の実施例に係る出力回路の構成図
である。
である。
【図６】本発明の第２の実施例に係る半導体集積回路装
置の構成図である。
置の構成図である。
【図７】本発明の第３の実施例に係る出力回路の構成図
である。
である。
【図８】本発明の第３の実施例に係る半導体集積回路装
置の構成図である。
置の構成図である。
【図９】本発明の第４の実施例に係る出力回路の構成図
である。
である。
【図10】本発明の第４の実施例に係る半導体集積回路装
置の構成図である。
置の構成図である。
【図11】従来例に係る第１の出力回路及びその半導体集
積回路装置の説明図である。
積回路装置の説明図である。
【図12】従来例に係る第２の出力回路及びその半導体集
積回路装置の説明図である。
積回路装置の説明図である。
【図13】従来例に係る問題点を説明する回路構成図であ
る。
る。
Ｔ１，Ｔ２…第１，第２の電界効果トランジスタ（第
１，第２の一導電型又は反対導電型の電界効果トランジ
スタ）、 Ｒ，Ｒ１，Ｒ２…電流制限用素子，第１，第２の電流制
限用素子、 ＢＧ…バックゲート、 １１，１７…一導電型の半導体基板、 12Ａ，12Ｂ…第１，第２の反対導電型の半導体層、 １８…反対導電型の半導体層、 13Ａ〜13Ｄ…第１，第２の一導電型の不純物拡散層、 14Ａ，14Ｂ…第１，第２の反対導電型の不純物拡散層、 15Ａ，15Ｂ，21Ａ，21Ｂ…第１，第２のゲート酸化膜、 16Ａ，16Ｂ，22Ａ，22Ｂ…第１，第２のゲート電極、 19Ａ，19Ｂ…一導電型の不純物拡散層、 ２０…反対導電型の半導体層、 23Ａ，23Ｂ…反対導電型の不純物拡散層、 ２４…一導電型の不純物拡散層、 ｏut…出力部、 ＶCC…電源線、 ＧND…電源線。
１，第２の一導電型又は反対導電型の電界効果トランジ
スタ）、 Ｒ，Ｒ１，Ｒ２…電流制限用素子，第１，第２の電流制
限用素子、 ＢＧ…バックゲート、 １１，１７…一導電型の半導体基板、 12Ａ，12Ｂ…第１，第２の反対導電型の半導体層、 １８…反対導電型の半導体層、 13Ａ〜13Ｄ…第１，第２の一導電型の不純物拡散層、 14Ａ，14Ｂ…第１，第２の反対導電型の不純物拡散層、 15Ａ，15Ｂ，21Ａ，21Ｂ…第１，第２のゲート酸化膜、 16Ａ，16Ｂ，22Ａ，22Ｂ…第１，第２のゲート電極、 19Ａ，19Ｂ…一導電型の不純物拡散層、 ２０…反対導電型の半導体層、 23Ａ，23Ｂ…反対導電型の不純物拡散層、 ２４…一導電型の不純物拡散層、 ｏut…出力部、 ＶCC…電源線、 ＧND…電源線。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
8941−5Ｊ Ｈ０３Ｋ 19/094 Ｄ
Claims (7)
- 【請求項１】 電源線（ＶCC）と接地線（ＧND）との間
に、第１の電界効果トランジスタ（Ｔ１）及び第２の電
界効果トランジスタ（Ｔ２）が直列に接続され、かつ、
第１の電界効果トランジスタ（Ｔ１）及び第２の電界効
果トランジスタ（Ｔ２）の接続点が出力部（ｏut）に接
続された出力回路において、前記電源線（ＶCC）に接続
された第１の電界効果トランジスタ（Ｔ１）のバックゲ
ート（ＢＧ）と前記出力部（ｏut）との間に電流制限用
素子（Ｒ）が接続されることを特徴とする出力回路。 - 【請求項２】 請求項１記載の出力回路において、前記
第１，第２の電界効果トランジスタ（Ｔ１，Ｔ２）がｎ
型の電界効果トランジスタ又はｐ型の電界効果トランジ
スタから成ることを特徴とする出力回路。 - 【請求項３】 一導電型の半導体基板（１１）に一導電
型の第１の電界効果トランジスタ（Ｔ１）及び一導電型
の第２の電界効果トランジスタ（Ｔ２）とが設けられ、 前記第１の電界効果トランジスタ（Ｔ１）は、第１の反
対導電型の半導体層（12Ａ）に一対の第１の一導電型の
不純物拡散層（13Ａ，13Ｂ）と、第１の反対導電型の不
純物拡散層（14Ａ）とが設けられ、 前記第１の一導電型の不純物拡散層（13Ａ，13Ｂ）のチ
ャネル領域上に第１のゲート酸化膜（15Ａ）を介して第
１のゲート電極（16Ａ）が設けられ、 前記第２の電界効果トランジスタ（Ｔ２）は、第２の反
対導電型の半導体層（12Ｂ）に一対の第２の一導電型の
不純物拡散層（13Ｃ，13Ｄ）と、第２の反対導電型の不
純物拡散層（14Ｂ）とが設けられ、 前記第２の一導電型の不純物拡散層（13Ｃ，13Ｄ）のチ
ャネル領域上に第２のゲート酸化膜（15Ｂ）を介して第
２のゲート電極（16Ｂ）が設けられ、 前記第１の電界効果トランジスタ（Ｔ１）の一方の一導
電型の不純物拡散層（13Ａ）と前記第２の電界効果トラ
ンジスタ（Ｔ２）の一方の一導電型の不純物拡散層（13
Ｃ）とが接続されて出力部（ｏut）に延在され、 前記第１の電界効果トランジスタ（Ｔ１）の他方の一導
電型の不純物拡散層（13Ｂ）が電源線（ＶCC）に接続さ
れ、 前記第２の電界効果トランジスタ（Ｔ２）の他方の一導
電型の不純物拡散層（13Ｄ）と第２の反対導電型の不純
物拡散層（14Ｂ）とが接続されて接地線（ＧND）に延在
され、 前記第１の反対導電型の不純物拡散層（14Ａ）が電流制
限用素子（Ｒ）を介して出力部（ｏut）に接続されるこ
とを特徴とする半導体集積回路装置。 - 【請求項４】 電源線（ＶCC）と接地線（ＧND）との間
に、第１の電界効果トランジスタ（Ｔ１）及び第２の電
界効果トランジスタ（Ｔ２）が直列に接続され、かつ、
前記第１の電界効果トランジスタ（Ｔ１）及び第２の電
界効果トランジスタ（Ｔ２）の接続点が出力部（ｏut）
に接続された出力回路において、前記電源線（ＶCC）に
接続された第１の電界効果トランジスタ（Ｔ１）のバッ
クゲート（ＢＧ）と前記出力部（ｏut）との間に第１の
電流制限用素子（Ｒ１）が接続され、かつ、前記接地線
（ＧND）に接続された第２の電界効果トランジスタ（Ｔ
２）のバックゲート（ＢＧ）と出力部（ｏut）との間に
第２の電流制限用素子（Ｒ２）が接続されることを特徴
とする出力回路。 - 【請求項５】 請求項４記載の出力回路において、前記
第１の電界効果トランジスタ（Ｔ１）がｎ型の電界効果
トランジスタ（Ｔｎ）から成る場合には、前記第２の電
界効果トランジスタ（Ｔ２）がｐ型の電界効果トランジ
スタ（Ｔｐ）から成り、前記第１の電界効果トランジス
タ（Ｔ１）がｐ型の電界効果トランジスタ（Ｔｐ）から
成る場合には、前記第２の電界効果トランジスタ（Ｔ
２）がｎ型の電界効果トランジスタ（Ｔｎ）から成るこ
とを特徴とする出力回路。 - 【請求項６】 一導電型の半導体基板（１７）に一導電
型又は反対導電型の第１の電界効果トランジスタ（Ｔ
１）及び反対導電型又は一導電型の第２の電界効果トラ
ンジスタ（Ｔ２）とが設けられ、 前記第１の電界効果トランジスタ（Ｔ１）は、反対導電
型の半導体層（１８）に一対の一導電型の不純物拡散層
（19Ａ，19Ｂ）と反対導電型の不純物拡散層（２０）と
が設けられ、 前記一導電型の不純物拡散層（19Ａ，19Ｂ）のチャネル
領域上に第１のゲート酸化膜（21Ａ）を介して第１のゲ
ート電極（22Ａ）が設けられ、 前記第１の電界効果トランジスタ（Ｔ１）の他方の一導
電型の不純物拡散層（19Ｂ）が電源線（ＶCC）に接続さ
れ、かつ、該第１の電界効果トランジスタ（Ｔ１）の反
対導電型の不純物拡散層（２０）が第１の電流制限用素
子（Ｒ１）を介して出力部（ｏut）に延在され、 前記第２の電界効果トランジスタ（Ｔ２）は、一導電型
の半導体基板（１７）に一対の反対導電型の不純物拡散
層（23Ａ，23Ｂ）と一導電型の不純物拡散層（２４）と
が設けられ、 前記反対導電型の不純物拡散層（23Ａ，23Ｂ）のチャネ
ル領域上に第２のゲート酸化膜（21Ｂ）を介して第２の
ゲート電極（22Ｂ）が設けられ、 前記第２の電界効果トランジスタ（Ｔ２）の一方の反対
導電型の不純物拡散層（23Ａ）と第１の電界効果トラン
ジスタ（Ｔ１）の一方の一導電型の不純物拡散層（19
Ａ）とが接続されて出力部（ｏut）に延在され、 前記第２の電界効果トランジスタ（Ｔ２）の他方の反対
導電型の不純物拡散層（23Ｂ）が接地線（ＧND）に延在
され、かつ、該第２の電界効果トランジスタ（Ｔ２）の
一導電型の不純物拡散層（２４）が第２の電流制限用素
子（Ｒ２）を介して出力部（ｏut）に延在されることを
特徴とする半導体集積回路装置。 - 【請求項７】 請求項３，４記載の半導体集積回路装置
において、前記電流制限用素子（Ｒ）及び第１，第２の
電流制限用素子（Ｒ１，Ｒ２）が不純物を含有した多結
晶半導体層又は多結晶半導体層膜から成ることを特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161669A JPH0514168A (ja) | 1991-07-02 | 1991-07-02 | 出力回路及び半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161669A JPH0514168A (ja) | 1991-07-02 | 1991-07-02 | 出力回路及び半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0514168A true JPH0514168A (ja) | 1993-01-22 |
Family
ID=15739592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3161669A Withdrawn JPH0514168A (ja) | 1991-07-02 | 1991-07-02 | 出力回路及び半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0514168A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001031786A1 (fr) * | 1999-10-27 | 2001-05-03 | Fuji Electric Co., Ltd. | Transistor unipolaire et convertisseur de puissance equipe de celui-ci |
| US6311406B1 (en) | 1999-02-18 | 2001-11-06 | Honda Giken Kogyo Kabushiki Kaisha | Electrostatic capacitor-type inclination sensor |
| US6442855B2 (en) | 2000-02-25 | 2002-09-03 | Honda Giken Kogyo Kabushiki Kaisha | Tilt sensor |
| JP2007060722A (ja) * | 1999-09-13 | 2007-03-08 | Renesas Technology Corp | 半導体集積回路装置 |
| US7847616B2 (en) | 2007-03-19 | 2010-12-07 | Fujitsu Limited | Inverter circuit and balanced input inverter circuit |
-
1991
- 1991-07-02 JP JP3161669A patent/JPH0514168A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6311406B1 (en) | 1999-02-18 | 2001-11-06 | Honda Giken Kogyo Kabushiki Kaisha | Electrostatic capacitor-type inclination sensor |
| JP2007060722A (ja) * | 1999-09-13 | 2007-03-08 | Renesas Technology Corp | 半導体集積回路装置 |
| WO2001031786A1 (fr) * | 1999-10-27 | 2001-05-03 | Fuji Electric Co., Ltd. | Transistor unipolaire et convertisseur de puissance equipe de celui-ci |
| US6442855B2 (en) | 2000-02-25 | 2002-09-03 | Honda Giken Kogyo Kabushiki Kaisha | Tilt sensor |
| US7847616B2 (en) | 2007-03-19 | 2010-12-07 | Fujitsu Limited | Inverter circuit and balanced input inverter circuit |
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Legal Events
| Date | Code | Title | Description |
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| A300 | Withdrawal of application because of no request for examination |
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