JPH05136272A - 非溶断型素子プログラミング精度を改善し、かつ非溶断型素子プログラミング時間を短縮する装置 - Google Patents

非溶断型素子プログラミング精度を改善し、かつ非溶断型素子プログラミング時間を短縮する装置

Info

Publication number
JPH05136272A
JPH05136272A JP35871491A JP35871491A JPH05136272A JP H05136272 A JPH05136272 A JP H05136272A JP 35871491 A JP35871491 A JP 35871491A JP 35871491 A JP35871491 A JP 35871491A JP H05136272 A JPH05136272 A JP H05136272A
Authority
JP
Japan
Prior art keywords
voltage
source
programming
blown
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP35871491A
Other languages
English (en)
Inventor
Douglas C Galbraith
ダグラス・シー・ガルブレイス
Steve S Chiang
ステイーブ・エス・チヤイアン
Abdelshafy A Eltoukhy
アブデルシヤフイ・エイ・エルトーキイ
Esmat Z Hamdy
エスマツト・ゼツト・ハムデイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Microsemi SoC Corp
Original Assignee
Actel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Actel Corp filed Critical Actel Corp
Publication of JPH05136272A publication Critical patent/JPH05136272A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 非溶断型素子プログラミング精度を、非溶断
型素子プログラミング時間の延長という不利益を伴わな
い改善策を提供する。 【構成】 トランジスタ６０と６２を含む第１の電流ミ
ラーを含む。トランジスタ６０と６２のゲートは互に接
続され、トランジスタ６０のドレインと接続される。ト
ランジスタ６０のドレインは電流源６４と接続されてい
る。電流源６４は電流ミラーか、抵抗器か、外部に設置
された電流源であり得る。トランジスタ６０のソース
は、好ましくはＶPP／２に等しい電圧ＶＫＥＥＰの供給
源と接続され、集積回路上のＩ／Ｑパッド６６を介して
供給される。電流源６４はＩ／Ｑパッド６６上の電圧が
トラック５２電圧の上限と下限値との中間に設定され、
最悪の電圧変化が最小限に留められるように設定され
る。本発明の回路が機能する電流範囲である漏洩電流範
囲の限界値を０．５μＡと２０μＡとする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、集積回路に用いられ
る、電気的にプログラム可能な非溶断型素子（ａｎｔｉ
ｆｕｓｅｓ）に関する。本発明は特に、選択されなかっ
た非溶断型素子が誤ってプログラムされるのを回避する
非溶断型素子アレイプログラミング回路に関する。
【０００２】
【従来の技術】非溶断型素子の典型的な構造は、２つの
導電材料製電極間に挟まれた絶縁もしくは誘電材料層を
含む。非溶断型素子アレイ中の１つの非溶断型素子をプ
ログラムする際、プログラムしないその他の非溶断型素
子を誤ってプログラムされないように保護することが非
常に重要な問題となる。
【０００３】非溶断型素子が各１つのトランジスタと直
列接続されているＰＲＯＭ（プログラマブルリードオン
リメモリ）では、プログラムされるべき非溶断型素子の
選択は当該素子と直列接続されたトランジスタをオン状
態に切り替えることによって行なわれる。その他のトラ
ンジスタは総てオフ状態に維持される。しかし、選択さ
れた１つの非溶断型素子のプログラミングの間に生じる
基板漏洩電流によってその他の非溶断型素子が誤ってプ
ログラムされる恐れが有る。
【０００４】このことは、個々の非溶断型素子に能動ト
ランジスタが直列接続されないゲートアレイ構造におい
て複数の非溶断型素子がプログラマブルな相互接続素子
として用いられる場合一層の難題となる。非溶断型素子
が上記のようなゲートアレイの相互接続素子として用い
られた場合、プログラムされるべき非溶断型素子の選択
は非溶断型素子の電極にプログラミング電圧（Ｖpp）を
印加することによって行なわれる。非溶断型素子を横切
って電圧降下Ｖppが起こることによって該素子の誘電体
が分極し、２つの電極間に導電路が形成される。
【０００５】プログラムせずにおきたい非溶断型素子を
保護するために、動的予備荷電ステップを用いてＶpp／
２にほぼ等しい電圧Ｖpreを、プログラムされるべき素
子を含む以外の全ノードに印加し、それによって選択さ
れた非溶断型素子のプログラミングの際にプログラムさ
れるべきでない非溶断型素子を横切って生起する電圧降
下の理想値をＶpp／２とすることが可能である。電圧Ｖ
preの値がＶpp／２とされることによって、プログラム
されるべきでない非溶断型素子のプログラミングが回避
される。
【０００６】現実の回路構成では、実際に印加された予
備荷電電圧がＶpp／２でなく、プログラムされない非溶
断型素子に掛かる総電圧ストレスを平衡化する最適化体
系に基づく大きさの電圧であることが有り得る。このよ
うな事態が必至となるのは、実際の回路動作において、
予備荷電された動的電圧であって、能動的に印加される
電圧ではない電圧Ｖpp／２が恒常的に維持され得ないこ
とによる。例えば、高い電圧Ｖppは電界効果トランジス
タ漏洩もしくはｎ+接合漏洩を惹起する恐れが有り、そ
のような漏洩が起こった場合予備荷電電圧値は変化す
る。上記漏洩は、プログラムされるべきでない非溶断型
素子に付加的なストレスをもたらし、誤った非溶断型素
子のプログラミグが行なわれる確率を高める。
【０００７】動的電圧Ｖpp／２が変化する別の理由に、
金属線同士の容量結合が有る。例えば、或る金属線上の
電圧が０ＶとＶppとの間で切り替わる場合、この線は隣
接線と容量結合する。これらの金属線がＶpp／２などの
電圧に動的に予備荷電されていると、その予備荷電電圧
は上記容量結合によって変化する。
【０００８】電界効果トランジスタ漏洩電流を減少する
一方策として、ソースバイアス電圧Ｖsbを電界効果トラ
ンジスタに印加して該トランジスタのしきい値電圧Ｖt
を増大させ、それによって該トランジスタの漏洩電流を
減少することが挙げられる。これは、本願出願人である
Ａｃｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎ製造の集積回路の
Ａｃｔ １０ＸＸ系製品に採用されている方策である。
【０００９】ソースバイアス法の使用には２つの限界が
有る。第一に、ソースバイアスは接合漏洩電流を制御し
ない。従って、いずれの接合も一体性を保証するストレ
スを予め付与されなければならず、プログラミング精度
の低下は不可避である。第二に、ソースバイアスを用い
ると非溶断型素子プログラミング電圧がＶpp（Ｖpp−
０）からＶpp−Ｖsbに降下する。プログラミング電圧が
小さくなるとプログラミング時間が長くなる。非溶断型
素子を含む集積回路が小型であれば、プログラミング時
間の延長は許容され得る。しかし、集積回路に含まれる
非溶断型素子の数が増すほど、プログラムされるべき非
溶断型素子の数も増す。密度が増大してゆけばいずれ
は、対応するプログラム時間の延長が許容され得ないほ
どとなる。
【００１０】
【発明の概要】本発明は、選択された非溶断型素子がプ
ログラムされる際に選択されなかった非溶断型素子が誤
ってプログラムされる事態を減少し、かつプログラミン
グ時間を短縮する４つの方策を提供する。第１の方策
は、選択されなかった非溶断型素子に印加された電圧を
電圧源を用いて一定レベルに維持する回路を含む。第２
の方策によれば、上記電圧源に抵抗器が直列接続され
る。第３の方策によれば、上記電圧源にダイオードが直
列接続される。第４の方策によれば、上記電圧源にＭＯ
Ｓ構造のダイオードが直列接続される。
【００１１】本発明は、非溶断型素子プログラミング精
度を、非溶断型素子プログラミング時間の延長という不
利益を伴わずに改善することを目的とする。本発明によ
れば、プログラムされるべき非溶断型素子には完全なプ
ログラミング電圧Ｖppが印加され、該電圧がソースバイ
アス電圧分を減じてＶpp−Ｖsbとされることはない。従
って、プログラミング時間は比較的短くて済む。選択さ
れなかった非溶断型素子に印加された電圧は本明細書中
に開示した、電圧変化を制限し、かつ漏洩電流を所定量
だけ補償する回路によって調整される。
【００１２】
【実施例】図１は、本発明が機能する状況の概略的説明
図であり、従来のプログラミング技術が用いられる非溶
断型素子アレイの一部を示している。この図１には、選
択された非溶断型素子がプログラムされる際に選択され
なかった非溶断型素子の誤ったプログラミングがどのよ
うに行なわれ得るかを示す。
【００１３】図１に、非溶断型素子アレイ１０の一部を
示す。行線１２及び１４は列線１６及び１８と交叉して
交点を成す。行線１２と列線１６との交点に、非溶断型
素子２０が配置されている。行線１２と列線１８との交
点には非溶断型素子２２が配置されている。行線１４と
列線１６との交点には非溶断型素子２４が配置されてい
る。行１４と列線１８との交点には非溶断型素子２６が
配置されている。
【００１４】非溶断型素子２０をプログラムするべく、
該素子２０にプログラミング電圧Ｖppが印加される。例
えば、行線１２上の電圧がＶppとされて列線１６が接地
され得る。Ｖppが非溶断型素子の誘電体に付与するスト
レスは、該誘電体を分極させて行線１２から列線１６へ
の導電路を形成する十分な大きさを有する。
【００１５】非溶断型素子２２、２４及び２６をプログ
ラムせずにおきたい場合は、行線１４及び列線１８上の
電圧を制御して、素子２２、２４及び２６の誘電体にス
トレスが付与されるのを防止しなければならない。理想
的諸条件下に、非溶断型素子２２、２４及び２６には、
好ましくはＶpp／２にほぼ等しい電圧が印加されるべき
である。この電圧は、行線１２にＶppを印加する前に行
線１４及び列線１８をＶpp／２に予備荷電することによ
って実現され得る。非溶断型素子２０がプログラムされ
る際、Ｖpp／２に予備荷電されたノードは浮動し、なぜ
ならこれらのノードに印加された予備荷電電圧を上記レ
ベルに維持する印加電圧源が存在しないからである。即
ち、予備荷電電圧は漏洩電流に起因して減衰しやすい。
【００１６】図１に示したような半導体回路では、非溶
断型素子を包含及び包囲する物理的構造物に幾つかの漏
洩電流源が存在する。それらの電流漏洩機構のうちの３
つを図２に示す。図２は、非溶断型素子構造を含む半導
体構造物の断面図であり、ノードに印加された動的予備
荷電電圧を不利に変化させかねない機構の説明に有用で
ある。
【００１７】図２に示した非溶断型素子２０及び２２
は、ｐ型半導体基板３０の中及び上に形成されている。
ｎ+領域３２が非溶断型素子２０の下部電極を構成し、
ｎ+領域３４が非溶断型素子２２の下部電極を構成して
いる。電界効果酸化物領域３６が非溶断型素子２０及び
２２を互いから、また基板３０に設けられた他の拡散構
造からも分離している。半導体基板３０の表面上に形成
された絶縁層３８はｎ+領域３２及び３４上に位置する
ウィンドウ域を有し、このウィンドウ域内に非溶断型素
子の誘電体層４０が形成されている。絶縁層３８及び非
溶断型素子誘電体層４０の表面を覆ってポリシリコン層
４２が形成されており、この層４２は行線１２、及び非
溶断型素子２０と２２との共通の上部電極を構成してい
る。
【００１８】図２に示した構造物において、ｎ+領域３
４に存在する予備荷電された動的電圧は、互いに異な
り、かつ分離した幾つかの機構を介して減衰する傾向を
有する。上記機構の第１のものは、電流記号Ｉjunction
によって示した、（Ｖpp／２の存在に起因する）ｎ+逆
バイアス接合漏洩である。第２の機構は電流記号Ｉ
fieldによって示した電界効果トランジスタ漏洩で、こ
の漏洩は、ゲートとして機能するポリシリコン線４２上
にＶppが存在し、かつ（電界効果トランジスタのドレイ
ン及びソースとしてそれぞれ機能する）ｎ+領域３４に
は電圧Ｖpp／２が、ｎ+領域３２には０ボルトが存在す
ることによって生起する。第３の機構は、電流記号Ｉ
fuseによって示したような、非溶断型素子自体からの漏
洩である。この第３の機構は、非溶断型素子漏洩電流が
他の非溶断型素子構造でのものより実質的に大きくなり
得る、アモルファスシリコンを用いた非溶断型素子構造
での電圧Ｖpp／２の減衰に最も関与すると考えられる
が、アモルファスシリコンを用いない非溶断型素子構造
にも存在し得る。更に、ＭＯＳしきい値下漏洩のような
他の機構も電圧減衰に関与し得る。
【００１９】図２を参照して説明したこれらの漏洩電流
は、動的に印加された予備荷電電圧を減衰させる。この
減衰は、十分な程度に達すると、非溶断型素子２２が誤
ってプログラムされる事態を招きかねない。
【００２０】プログラムされるべきでない非溶断型素子
が誤ってプログラムされることによるプログラミング精
度の低下を回避する一従来技術は、予備荷電電圧選択の
際、電流漏洩機構とその規模とを勘案する。電界効果ト
ランジスタ漏洩、接合漏洩、及び金属線容量結合の変化
（並びに他の任意の、電荷蓄積ノードもしくは予備荷電
ノードの電圧を変化させるであろう機構）の結果として
生じ得る最悪の電圧変化が決定され、予備荷電電圧値の
設定に用いられる。
【００２１】誤った非溶断型素子のプログラミングを防
止する別の方法では、非溶断型素子２０がプログラムさ
れる間該素子２０に正のソースバイアス電圧Ｖsbが印加
される。この方法は、電界効果トランジスタ漏洩の低減
に有効であるが、代償を伴わないわけではない。ソース
バイアスが印加される場合、非溶断型素子２０に掛かる
総電圧が本来のプログラミング電圧に等しくなるよう
に、プログラミング電圧はソースバイアス電圧分だけ減
小される。その結果、プログラミング時間が延びる。プ
ログラムされるべき製品が多数のプログラムされるべき
非溶断型素子を有する高密度プログラマブルゲートアレ
イ製品である場合、ソースバイアス法は好ましい方法で
はなく、なぜなら許容しがたく長いプログラミング時間
をもたらすからである。
【００２２】本発明の、目下のところ好ましい一例によ
れば、プログラムされない非溶断型素子に印加されるス
トレス電圧（Ｖpre）は制御される。この制御を、プロ
グラムされるべき非溶断型素子に印加される電圧はＶpp
に維持したままで実現し得る回路の幾つかの例を図３〜
図６に示す。
【００２３】図３に示した、本発明による第１の回路に
おいて、電圧約Ｖpp／２に設定された電圧供給源Ｖkeep
５０がトラック５２に接続されている。トラック５２
は、プログラムされるべきでない複数の非溶断型素子に
共通のポリシリコン線、ｎ+拡散領域等のような導体で
ある。給電源５０は、トラック５２と接続されたプログ
ラムされるべきでない非溶断型素子に印加される電圧を
所定限界内に維持するように設計されている。目下のと
ころ好ましい限界は±０．２Ｖである。給電源５０は、
給電源と接続された演算増幅器、ソースフォロワ、パス
ゲートを含めた、給電源との低インピーダンス接続部を
構成する任意手段、または給電源との直接接続部を構成
する任意手段から成り得る。
【００２４】図４に示した、本発明による第２の回路で
は、給電源５０及びトラック５２と直列接続された抵抗
器５４が付加されている。抵抗器５４の値は、給電源５
０に流れる電流を約１〜１００μＡ、好ましくは２０μ
Ａ前後に制限するように選択されるべきである。
【００２５】図４の回路は図３の回路に優り、なぜなら
図３の回路は、トラック５２上の電圧がプログラミング
のためにＶppに高められた時に電圧源Ｖkeepに過剰量の
電流が流れるのを許しかねないからである。回路が給電
源５０と直列に接続された抵抗器５４を含むことによっ
て、給電源５０に流れ得る電流が制限され、図３の回路
が有する上記問題点は解決される。
【００２６】図５に示した第３の回路は、給電源５０と
直列接続されたダイオード５６を含む。ダイオード５６
は、Ｉ／Ｏパッドを介して集積回路にＶpp／２を供給す
る外部給電源との間に配置されても、あるいはまたチッ
プ内部にＭＯＳダイオードとして含まれてもよい。図５
の回路は、出力電圧がＶpp／２より大きくなっても小さ
くなっても同じ量の電流を給電源５０から引き出す図３
及び図４の回路より優れている。理想的には、プログラ
ミングの間に付与される極性に起因して非溶断型素子電
圧が大きくなると電流は引き出されない。逆に、上記電
圧が小さくなると大量の電流が引き出される。電圧の減
衰は、容量結合によっても起こるが、大抵は漏洩電流発
生の結果である。
【００２７】ダイオード５６を含む図５の回路は、非溶
断型素子電圧が小さくなると大量の電流を供給し、前記
電圧が大きくなると電流を供給しない。ダイオード５６
は、プログラミング電圧Ｖppが電圧源Ｖkeepに強制的に
電流を流すのを防止する。
【００２８】図６に示した第４の回路は、図５の回路の
目下のところ好ましい具体例であり、２０μＡにも達す
る漏洩電流を補償する。
【００２９】図６の回路は、トランジスタ６０及び６２
を含む第１の電流ミラーを含む。トランジスタ６０及び
６２のゲートは互いに接続され、かつトランジスタ６０
のドレインと接続されている。トランジスタ６０のドレ
インは電流源６４と接続されている。電流源６４は電流
ミラーか、抵抗器か、外部に設置された電流源であり得
る。
【００３０】トランジスタ６０のソースは、好ましくは
Ｖpp／２に等しい電圧Ｖkeepの供給源と接続されてお
り、電圧Ｖkeepは好ましくは集積回路上のＩ／Ｏパッド
６６を介して外部から供給される。トランジスタ６０及
び６２の設計は、プロセス変化の下で両トランジスタの
しきい値電圧及び利得が互いの変化を追跡するように整
合させてある。このパラメータ追跡によって、プログラ
ムされるべきでない非溶断型素子上に配置されたトラン
ジスタ６２のソースからトラック５２へと出力される電
圧がトランジスタ６０のソース上の電圧とほぼ整合する
ことが保証される。
【００３１】トラック５２上の電圧は、トランジスタ６
０から引き出される電流と共に変化する。本発明の回路
が機能する電流範囲である漏洩電流範囲の限界値を０．
５μＡ及び２０μＡとする、本発明の目下好ましい具体
例において、トランジスタ６２は電圧変化をこの特別の
設計に必要な値に制限するように寸法決定されるべきで
ある。０．５μＡの漏洩電流が引き出された場合の電圧
の方が２０μＡ引き出された場合の電圧より大きくな
る。電流源６４は好ましくは、Ｉ／Ｏパッド６６上の電
圧がトラック電圧の上限値と下限値、即ちＶppと０ボル
トとの中間に設定され、それによってＩ／Ｏパッド６６
とトラック５２との間での最悪の電圧変化が最小限に留
められるように設定される。電流源６４からの電流ｉ1
は、式
【００３２】
【数１】 と表され得、その際ｉ1はＭＯＳトランジスタ６０に流
れる電流である。上記式中に用いた値２０μＡ及び０．
５μＡは電流値の一例である。他の値を用いることも可
能である。
【００３３】トランジスタ６８及び７０が第２の電流ミ
ラーを構成する。トランジスタ６８及び７０のゲートは
互いに接続され、かつトランジスタ６８のドレインと接
続されている。トランジスタ６８のドレインは電流源７
２と接続されている。電流源７２は電流ミラーか、抵抗
器か、外部から供給される電流を提供する電流源であり
得る。トランジスタ６８及び７０の設計は、プロセス変
化の下で両トランジスタのしきい値電圧及び利得が互い
の変化を追跡するように整合させてある。このような寸
法決定によって、これら２つのデバイスに流れる電流が
可能なかぎり互いに類似することが保証される。
【００３４】トランジスタ７０はトランジスタ６２から
電流を引き出し、それによってトランジスタ６２がその
超しきい値領域付近または該領域内で動作することを保
証する。トランジスタ７０に流れる電流は、トランジス
タ６２でのしきい値下導電を介してトラック５２上の電
圧があまりに大きくドリフトするのを阻止する。トラン
ジスタ７０に流れる電流はまた、トラック５２に流れる
“漏洩”電流の（上述例では０．５μＡとされた）下限
値を規定する。
【００３５】トランジスタ７０によって引き出される電
流は非常に弱く（約０．５μＡ）、従ってトランジスタ
７０のようなデバイスの多くが水平方向の非溶断型素子
セグメントに接続されている場合、それらのデバイスは
プルアップデバイスでの重大な電圧降下を惹起しない。
プルアップデバイスでの甚だしい電圧降下はプログラミ
ング時間を延長し、またストレス付与時間も延長する。
これらの時間延長はいずれも望ましくない。
【００３６】プログラミングの間、図６に説明のために
描き入れたトラック５２ａ、５２ｂ及び５２ｃによって
表される多数の垂直トラックが水平トラックと接続され
得る。垂直トラックが本発明による回路と接続されてい
る回路構成例では、水平トラックは該トラックと接続さ
れた総てのプログラム済みの垂直トラック上のプルダウ
ン電流源に対抗してプルアップしなければならない。
【００３７】そのために、図６に示した、水平トラック
７６と接続されたプルアップデバイス７４が用いられ
る。デバイス７４のゲートは、該デバイス７４を電圧Ｖ
ppが通過することを可能にする十分な大きさの電圧の供
給源と接続されている。例えば１００の垂直トラックが
水平トラック７６と接続されている場合、水平トラック
７６上のプルアップデバイス７４はプログラミングのた
めに電圧を上昇させるのにプルダウン電流の１００倍の
電流を克服しなければならない。プルアップデバイス７
４は抵抗器のように振舞い、該デバイス７４に電流が流
れると該デバイス７４を横切って電圧降下が生起する。
即ち、プルアップデバイス７４を介して引き出されるい
かなる電流もプログラミング電圧を低下させ、それによ
ってプログラミング時間を延長する恐れが有る。従っ
て、トランジスタ７０に流れるプルダウン電流は、多く
累加されても水平トラックプルアップ回路での甚だしい
電圧降下を惹起し得ないように非常に弱く（約０．５μ
Ａ）調整される。
【００３８】
【発明の効果】本発明の第１の利点は、プログラムされ
るべき非溶断型素子の接地ノードにソースバイアスＶsb
を印加しないことによって、該素子に完全なプログラミ
ング電圧Ｖppを印加することを可能にする点である。Ｖ
sb＝０Ｖとすることで実際に改善される非溶断型素子プ
ログラミング時間は、１±０．５ＶのソースバイアスＶ
sbを用い、Ｖppを１０〜２５Ｖとした場合の非溶断型素
子プログラミング時間より約３〜１００倍優れている。
このような時間短縮はゲート数２，０００未満の製品で
は重要でないが、ゲート数が２，０００を上回るような
場合にはプログラミング時間は重要な問題点となる。
【００３９】本発明の第２の利点は、本明細書に開示し
た方策によって、中間電圧Ｖpp／２にセットされたノー
ドでの電圧変化及び漏洩電流が制御される点である。こ
のようにして、総ての漏洩電流成分及び電圧変化成分が
制御され得る。
【００４０】本明細書には本発明の、目下のところ好ま
しい例を開示したが、本明細書の開示及び添付図面を検
討して本発明の別の例を具体化することは当業者には可
能であろう。それら別の例は、特許請求の範囲によって
のみ限定されるべき本発明の範囲内に有ると考えられ
る。
【図面の簡単な説明】
【図１】非溶断型素子アレイの一部を示す、本発明が機
能する状況の概略的説明図である。
【図２】プログラムされるべきでない非溶断型素子を保
護するべくノードに印加された動的予備荷電電圧を不利
に変化させかねない機構を示す、非溶断型素子構造を含
む半導体構造物の断面図である。
【図３】非溶断型素子アレイと共に半導体基板上に配置
され、非溶断型素子プログラミングサイクルの間プログ
ラムされるべきでない非溶断型素子を保護する中間電圧
を能動的に維持する本発明による電圧源回路の第１の例
のブロック線図である。
【図４】非溶断型素子アレイと共に半導体基板上に配置
され、非溶断型素子プログラミングサイクルの間プログ
ラムされるべきでない非溶断型素子を保護する中間電圧
を能動的に維持する本発明による電圧源回路の、抵抗器
と直列接続された第２の例のブロック線図である。
【図５】非溶断型素子アレイと共に半導体基板上に配置
され、非溶断型素子プログラミングサイクルの間プログ
ラムされるべきでない非溶断型素子を保護する中間電圧
を能動的に維持する本発明による電圧源回路の、ダイオ
ードと直列接続された第３の例のブロック線図である。
【図６】非溶断型素子アレイと共に半導体基板上に配置
され、非溶断型素子プログラミングサイクルの間プログ
ラムされるべきでない非溶断型素子を保護する中間電圧
を能動的に維持する本発明による電圧源回路の第３の例
の好ましい変形例のブロック線図である。
【符号の説明】
１２，１４ 行線 １６，１８ 列線 ２０，２２，２４，２６ 非溶断型素子 ５０ 電圧源 ５２，５２ａ，５２ｂ，５２ｃ，７６ トラック ５４ 抵抗器 ５６ ダイオード ６０，６２，６８，７０ トランジスタ ６４，７２ 電流源 ６６ Ｉ／Ｏパッド ７４ プルアップデバイス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ステイーブ・エス・チヤイアン アメリカ合衆国、カリフオルニア・95070、 サラトーガ、スコツトランド・ドライブ・ 19937 (72)発明者 アブデルシヤフイ・エイ・エルトーキイ アメリカ合衆国、カリフオルニア、サン・ ホゼ、チヤーチル・パーク・ドライブ・ 509 (72)発明者 エスマツト・ゼツト・ハムデイ アメリカ合衆国、カリフオルニア・94555、 フリマント、アリエル・アベニユー・4486

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 第１の組を成す導体同士の間に接続され
    たプログラムされるべきである非溶断型素子から成る第
    １の非溶断型素子群と、第２の組を成す導体同士の間に
    接続されたプログラムされるべきでない非溶断型素子か
    ら成る第２の非溶断型素子群とを含む集積回路におけ
    る、第１組の導体のうちの選択されたものへのプログラ
    ミング電圧印加によって第１群の非溶断型素子をプログ
    ラムする際に第２群の非溶断型素子のプログラミングを
    防止する装置であって、 集積回路にプログラミング電圧の約半分の大きさの中間
    電圧を供給する第１の手段と、 第１組の導体のうちの選択されたものにプログラミング
    電圧が印加される際に前記中間電圧を、各々非溶断型素
    子と接続された第２組の導体のうちの少なくとも１つに
    能動的に印加する第２の手段とを含む装置。
  2. 【請求項２】 第２の手段が電圧源であることを特徴と
    する請求項１に記載の装置。
  3. 【請求項３】 電圧源と直列に接続された抵抗手段も含
    むことを特徴とする請求項２に記載の装置。
  4. 【請求項４】 電圧源と直列に接続されたダイオードも
    含むことを特徴とする請求項２に記載の装置。
  5. 【請求項５】 第１の組を成す導体同士の間に接続され
    たプログラムされるべきである非溶断型素子から成る第
    １の非溶断型素子群と、第２の組を成す導体同士の間に
    接続されたプログラムされるべきでない非溶断型素子か
    ら成る第２の非溶断型素子群とを含む集積回路におけ
    る、第１組の導体のうちの選択されたものへのプログラ
    ミング電圧印加によって第１群の非溶断型素子をプログ
    ラムする際に第２群の非溶断型素子のプログラミングを
    防止する装置であって、 集積回路にプログラミング電圧の約半分の大きさの中間
    電圧を供給する手段と、ドレインがゲート及び第１の電
    流源と接続されており、ソースがプログラミング電圧の
    約半分の大きさの電圧を供給する電圧源と接続されてい
    る第１の上方電流ミラートランジスタ、及びドレインが
    第１の定電流源と接続され、ゲートが第１の上方電流ミ
    ラートランジスタのゲートと接続され、ソースが第２組
    の導体のうちの１つを含むノードと接続されている第２
    の上方電流ミラートランジスタを含む上方電流ミラー
    と、 ドレインがゲート及び第２の電流源と接続されており、
    ソースが第２の定電圧源と接続されている第１の下方電
    流ミラートランジスタ、及びドレインが前記ノードと接
    続され、ゲートが第１の下方電流ミラートランジスタの
    ゲートと接続され、ソースが第２の定電圧源と接続され
    ている第２の下方電流ミラートランジスタを含む下方電
    流ミラーとを具備した装置。
JP35871491A 1991-01-04 1991-12-27 非溶断型素子プログラミング精度を改善し、かつ非溶断型素子プログラミング時間を短縮する装置 Pending JPH05136272A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/638,517 US5130777A (en) 1991-01-04 1991-01-04 Apparatus for improving antifuse programming yield and reducing antifuse programming time
US638517 1991-01-04

Publications (1)

Publication Number Publication Date
JPH05136272A true JPH05136272A (ja) 1993-06-01

Family

ID=24560363

Family Applications (1)

Application Number Title Priority Date Filing Date
JP35871491A Pending JPH05136272A (ja) 1991-01-04 1991-12-27 非溶断型素子プログラミング精度を改善し、かつ非溶断型素子プログラミング時間を短縮する装置

Country Status (5)

Country Link
US (1) US5130777A (ja)
EP (1) EP0493957B1 (ja)
JP (1) JPH05136272A (ja)
AT (1) ATE149266T1 (ja)
DE (1) DE69124789T2 (ja)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2535084B2 (ja) * 1990-02-19 1996-09-18 シャープ株式会社 半導体装置の製造方法
US5528600A (en) * 1991-01-28 1996-06-18 Actel Corporation Testability circuits for logic arrays
US5544070A (en) * 1991-07-31 1996-08-06 Quicklogic Corporation Programmed programmable device and method for programming antifuses of a programmable device
US5327024A (en) * 1992-07-02 1994-07-05 Quicklogic Corporation Field programmable antifuse device and programming method therefor
US5302546A (en) * 1991-07-31 1994-04-12 Quicklogic Corporation Programming of antifuses
US5293133A (en) * 1992-08-27 1994-03-08 Quicklogic Corporation Method of determining an electrical characteristic of an antifuse and apparatus therefor
JPH06318864A (ja) * 1993-05-07 1994-11-15 Toshiba Corp フィールドプログラマブルゲートアレイ
US5550404A (en) * 1993-05-20 1996-08-27 Actel Corporation Electrically programmable antifuse having stair aperture
US5371414A (en) * 1993-05-26 1994-12-06 Actel Corporation Simultaneous multiple antifuse programming method
US5379250A (en) * 1993-08-20 1995-01-03 Micron Semiconductor, Inc. Zener programmable read only memory
US5414364A (en) * 1993-09-08 1995-05-09 Actel Corporation Apparatus and method for measuring programmed antifuse resistance
US5424655A (en) * 1994-05-20 1995-06-13 Quicklogic Corporation Programmable application specific integrated circuit employing antifuses and methods therefor
US5485105A (en) * 1994-08-01 1996-01-16 Texas Instruments Inc. Apparatus and method for programming field programmable arrays
US5552720A (en) * 1994-12-01 1996-09-03 Quicklogic Corporation Method for simultaneous programming of multiple antifuses
US5495181A (en) * 1994-12-01 1996-02-27 Quicklogic Corporation Integrated circuit facilitating simultaneous programming of multiple antifuses
US5741720A (en) * 1995-10-04 1998-04-21 Actel Corporation Method of programming an improved metal-to-metal via-type antifuse
US5661412A (en) * 1995-10-10 1997-08-26 Quicklogic Corporation Reducing programming time of a field programmable gate array employing antifuses
US5851882A (en) 1996-05-06 1998-12-22 Micron Technology, Inc. ZPROM manufacture and design and methods for forming thin structures using spacers as an etching mask
US5841723A (en) * 1996-05-28 1998-11-24 Micron Technology, Inc. Method and apparatus for programming anti-fuses using an isolated well programming circuit
US5896041A (en) * 1996-05-28 1999-04-20 Micron Technology, Inc. Method and apparatus for programming anti-fuses using internally generated programming voltage
US5742555A (en) 1996-08-20 1998-04-21 Micron Technology, Inc. Method of anti-fuse repair
GB2318228B (en) * 1996-10-09 2000-08-09 Ericsson Telefon Ab L M Trimming circuit
US5859562A (en) * 1996-12-24 1999-01-12 Actel Corporation Programming circuit for antifuses using bipolar and SCR devices
US6021079A (en) * 1998-05-13 2000-02-01 Richard Mann Fast, low cost method of developing code for contact programmable ROMs
US6107165A (en) 1998-08-13 2000-08-22 Quicklogic Corporation Metal-to-metal antifuse having improved barrier layer
US5955751A (en) * 1998-08-13 1999-09-21 Quicklogic Corporation Programmable device having antifuses without programmable material edges and/or corners underneath metal
US6836000B1 (en) * 2000-03-01 2004-12-28 Micron Technology, Inc. Antifuse structure and method of use
JP4663094B2 (ja) * 2000-10-13 2011-03-30 株式会社半導体エネルギー研究所 半導体装置
US7211843B2 (en) * 2002-04-04 2007-05-01 Broadcom Corporation System and method for programming a memory cell
US7138685B2 (en) * 2002-12-11 2006-11-21 International Business Machines Corporation Vertical MOSFET SRAM cell
US6868022B2 (en) * 2003-03-28 2005-03-15 Matrix Semiconductor, Inc. Redundant memory structure using bad bit pointers
US7277336B2 (en) * 2004-12-28 2007-10-02 Sandisk 3D Llc Method and apparatus for improving yield in semiconductor devices by guaranteeing health of redundancy information
US7212454B2 (en) * 2005-06-22 2007-05-01 Sandisk 3D Llc Method and apparatus for programming a memory array
US7966518B2 (en) * 2007-05-15 2011-06-21 Sandisk Corporation Method for repairing a neighborhood of rows in a memory array using a patch table
US7958390B2 (en) * 2007-05-15 2011-06-07 Sandisk Corporation Memory device for repairing a neighborhood of rows in a memory array using a patch table

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3582908A (en) * 1969-03-10 1971-06-01 Bell Telephone Labor Inc Writing a read-only memory while protecting nonselected elements
US4507757A (en) * 1982-03-23 1985-03-26 Texas Instruments Incorporated Avalanche fuse element in programmable memory
JPS592291A (ja) * 1982-06-28 1984-01-07 Fujitsu Ltd プログラマブル・リ−ドオンリ・メモリ装置
JPS59105354A (ja) * 1982-12-09 1984-06-18 Toshiba Corp 半導体装置
US4569120A (en) * 1983-03-07 1986-02-11 Signetics Corporation Method of fabricating a programmable read-only memory cell incorporating an antifuse utilizing ion implantation
US4569121A (en) * 1983-03-07 1986-02-11 Signetics Corporation Method of fabricating a programmable read-only memory cell incorporating an antifuse utilizing deposition of amorphous semiconductor layer
JPH0666433B2 (ja) * 1984-02-09 1994-08-24 エヌ・シー・アール・インターナショナル・インコーポレイテッド 電気的にプログラム可能な読出専用メモリ・セル
US4638243A (en) * 1985-06-05 1987-01-20 Monolithic Memories, Inc. Short detector for fusible link array using single reference fuse
GB2222024B (en) * 1988-08-18 1992-02-19 Stc Plc Improvements in integrated circuits
US4914055A (en) * 1989-08-24 1990-04-03 Advanced Micro Devices, Inc. Semiconductor antifuse structure and method

Also Published As

Publication number Publication date
EP0493957A1 (en) 1992-07-08
ATE149266T1 (de) 1997-03-15
US5130777A (en) 1992-07-14
DE69124789D1 (de) 1997-04-03
EP0493957B1 (en) 1997-02-26
DE69124789T2 (de) 1997-06-12

Similar Documents

Publication Publication Date Title
JPH05136272A (ja) 非溶断型素子プログラミング精度を改善し、かつ非溶断型素子プログラミング時間を短縮する装置
US6236613B1 (en) Semiconductor integrated circuit device having a hierarchical power source configuration
US5218571A (en) EPROM source bias circuit with compensation for processing characteristics
KR100261013B1 (ko) 반도체 집적 회로 장치
US6256246B1 (en) Semiconductor memory device
KR100381352B1 (ko) 제어게이트전극과부유게이트전극사이에단락된부유게이트형기준셀을구비한반도체불휘발성메모리장치
US6421293B1 (en) One-time programmable memory cell in CMOS technology
US5973380A (en) Semiconductor junction antifuse circuit
US5436552A (en) Clamping circuit for clamping a reference voltage at a predetermined level
US20220358970A1 (en) Methods for Accessing Resistive Change Elements Operable as Antifuses
US5638332A (en) Integrated circuit memory device with balancing circuit including follower amplifier coupled to bit line
KR930001735B1 (ko) 반도체 기억장치
US7110283B2 (en) Semiconductor memory device and semiconductor integrated circuit
EP0333405B1 (en) Power supply potential rising detection circuit
JP2851035B2 (ja) プログラム可能な論理装置
KR910000389B1 (ko) 불휘발성 반도체 기억장치
US5933373A (en) Semiconductor memory device having constant potential generator for clamping digit lines at constant level allowing precharge transistor to slightly turn on
JPH0682811B2 (ja) 集積回路高電圧分配方法及び装置
US10607696B2 (en) FPGA configuration cell utilizing NVM technology and redundancy
US5781474A (en) Parallel programming method of memory words and corresponding circuit
KR100267424B1 (ko) 집적회로
KR0170518B1 (ko) 승압 전원을 사용하는 디램 장치의 전원 공급 회로
KR970006194B1 (ko) 집접 메모리 회로
JPS60136996A (ja) 半導体記憶装置
JPH07244987A (ja) 半導体メモリ装置