JPH05135594A - 情報カ−ドの制御方式 - Google Patents
情報カ−ドの制御方式Info
- Publication number
- JPH05135594A JPH05135594A JP32535091A JP32535091A JPH05135594A JP H05135594 A JPH05135594 A JP H05135594A JP 32535091 A JP32535091 A JP 32535091A JP 32535091 A JP32535091 A JP 32535091A JP H05135594 A JPH05135594 A JP H05135594A
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- JP
- Japan
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- memories
- commands
- input
- icn
- command
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Abstract
(57)【要約】
【目的】 フラッシュＥＥＰＲＯＭを備えたＩＣカ−ド
のプログラムの書き込み時間の短縮を図る。 【構成】 ライトセットアップコマンド、プログラムコ
マンド、及びベリファイコマンドにより複数のフラッシ
ュＥＥＰＲＯＭの全部に入力しておき、上記コマンドに
より複数のフラッシュＥＥＰＲＯＭを時間的に同時かつ
並列に書き込み動作状態にする。
のプログラムの書き込み時間の短縮を図る。 【構成】 ライトセットアップコマンド、プログラムコ
マンド、及びベリファイコマンドにより複数のフラッシ
ュＥＥＰＲＯＭの全部に入力しておき、上記コマンドに
より複数のフラッシュＥＥＰＲＯＭを時間的に同時かつ
並列に書き込み動作状態にする。
Description
【０００１】
【産業上の利用分野】この発明は電気的に一括消去可能
なＦＥＥＰＲＯＭ（ｆｌａｓｈ ｅｌｅｃｔ−ｒｉｃａ
ｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍａｂｌｅ
ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）を回路基板上に複
数個実装したＩＣカード等の情報カードの書き込み時の
制御方式に関するものである。
なＦＥＥＰＲＯＭ（ｆｌａｓｈ ｅｌｅｃｔ−ｒｉｃａ
ｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍａｂｌｅ
ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）を回路基板上に複
数個実装したＩＣカード等の情報カードの書き込み時の
制御方式に関するものである。
【０００２】
【従来の技術】図４はＦＥＥＰＲＯＭを実装したＩＣカ
ードの回路図である。図４において、ＩＣ1 〜ＩＣN は
ＦＥＥＰＲＯＭ（以下単にメモリという）ＤＥＣはメモ
リＩＣ1〜ＩＣN をそれぞれ動作可能状態にするための
アドレスデコーダである。メモリＩＣ1〜ＩＣN には５
Ｖの電源Ｖｃｃと１２Ｖの電源Ｖｐｐと接地ＧＮＤが与
えられる。信号線のアドレス線Ａ0〜Ａm-4は各メモリＩ
Ｃ1〜ＩＣN の共通入力とされ、アドレス線Ａm-3〜Ａm
はアドレスデコーダＤＥＣに入力される。Ｉ／Ｏ（０）
〜Ｉ／Ｏ（７）は入出力線である。また制御線としてチ
ップイネーブル線ＣＥ（反転）、ライトイネーブル線Ｗ
Ｅ（反転）、アウトイネーブル線ＯＥ（反転）を持って
いる。
ードの回路図である。図４において、ＩＣ1 〜ＩＣN は
ＦＥＥＰＲＯＭ（以下単にメモリという）ＤＥＣはメモ
リＩＣ1〜ＩＣN をそれぞれ動作可能状態にするための
アドレスデコーダである。メモリＩＣ1〜ＩＣN には５
Ｖの電源Ｖｃｃと１２Ｖの電源Ｖｐｐと接地ＧＮＤが与
えられる。信号線のアドレス線Ａ0〜Ａm-4は各メモリＩ
Ｃ1〜ＩＣN の共通入力とされ、アドレス線Ａm-3〜Ａm
はアドレスデコーダＤＥＣに入力される。Ｉ／Ｏ（０）
〜Ｉ／Ｏ（７）は入出力線である。また制御線としてチ
ップイネーブル線ＣＥ（反転）、ライトイネーブル線Ｗ
Ｅ（反転）、アウトイネーブル線ＯＥ（反転）を持って
いる。
【０００３】次に図８のフローチャートを用いて従来の
書き込み制御を説明する。複数のＦＥＥＰＲＯＭが実装
されたＩＣカードにおいても実際のプログラム制御は１
バイト毎に実行される。つまり、複数個以上のＦＥＥＰ
ＲＯＭが時間的に同時に書き込み動作を行なうことはな
く常にシリーズ動作として実行される。このフローで
は、まず電源Ｖｐｐの電圧を”Ｈ”つまり書き込み可能
な電圧１２Ｖに設定する（ステップ７１）。次にライト
パルスカウンタの値を０（初期状態）にする（ステップ
７２）。次にＦＥＥＰＲＯＭを書き込み状態にする為、
機器側よりライトセットアップコマンド、更にプログラ
ムコマンドをＩ／Ｏ線よりＦＥＥＰＲＯＭに入力する
（ステップ７３、７４）。プログラムコマンドは２バイ
ト命令で２バイト目に、プログラムアドレス及びプログ
ラムデータをそれぞれアドレス線及びＩ／Ｏ線より入力
する。これで、ＦＥＥＰＲＯＭはプログラム動作を開始
する。１０μｓ待って（ステップ７５）、プログラム完
了の為のベリファイを行なう。ベリファイは、ベリファ
イコマンドを入力し（ステップ７６）、６μｓ待って
（ステップ７７）ＦＥＥＰＲＯＭからのベリファイデー
タ出力を判定する（ステップ７８，７９）。その判定が
ＮＧであれば、最大２５回まで（ステップ８０，８１）
前記動作を繰り返す。２５回繰り返しても、判定がＮＧ
であれば、ＩＣカードのエラーと判定する（ステップ８
２，８３）。判定がＯＫであれば、次のアドレスに移
り、前記プログラム動作を繰り返す（ステップ８４，８
５）。全アドレスのプログラミングが終了すると、リセ
ットコマンドを各ＦＥＥＰＲＯＭに入力した後（ステッ
プ８６）、Ｖｐｐ＝Ｌ（５Ｖ）にし（ステップ８７）、
この制御は終了する。
書き込み制御を説明する。複数のＦＥＥＰＲＯＭが実装
されたＩＣカードにおいても実際のプログラム制御は１
バイト毎に実行される。つまり、複数個以上のＦＥＥＰ
ＲＯＭが時間的に同時に書き込み動作を行なうことはな
く常にシリーズ動作として実行される。このフローで
は、まず電源Ｖｐｐの電圧を”Ｈ”つまり書き込み可能
な電圧１２Ｖに設定する（ステップ７１）。次にライト
パルスカウンタの値を０（初期状態）にする（ステップ
７２）。次にＦＥＥＰＲＯＭを書き込み状態にする為、
機器側よりライトセットアップコマンド、更にプログラ
ムコマンドをＩ／Ｏ線よりＦＥＥＰＲＯＭに入力する
（ステップ７３、７４）。プログラムコマンドは２バイ
ト命令で２バイト目に、プログラムアドレス及びプログ
ラムデータをそれぞれアドレス線及びＩ／Ｏ線より入力
する。これで、ＦＥＥＰＲＯＭはプログラム動作を開始
する。１０μｓ待って（ステップ７５）、プログラム完
了の為のベリファイを行なう。ベリファイは、ベリファ
イコマンドを入力し（ステップ７６）、６μｓ待って
（ステップ７７）ＦＥＥＰＲＯＭからのベリファイデー
タ出力を判定する（ステップ７８，７９）。その判定が
ＮＧであれば、最大２５回まで（ステップ８０，８１）
前記動作を繰り返す。２５回繰り返しても、判定がＮＧ
であれば、ＩＣカードのエラーと判定する（ステップ８
２，８３）。判定がＯＫであれば、次のアドレスに移
り、前記プログラム動作を繰り返す（ステップ８４，８
５）。全アドレスのプログラミングが終了すると、リセ
ットコマンドを各ＦＥＥＰＲＯＭに入力した後（ステッ
プ８６）、Ｖｐｐ＝Ｌ（５Ｖ）にし（ステップ８７）、
この制御は終了する。
【０００４】
【発明が解決しようとする課題】従来のＩСカードの制
御方式は以上のような処理でメモリに対する情報の書き
込み（プログラム時の制御）を行なっているので、メモ
リ容量が大きくなるに従って、（１バイト当たりのプロ
グラミングに要する時間）×（バイト数）＝（所要時
間）で示されるようにプログラミングに多大な時間を要
するという問題点があった。
御方式は以上のような処理でメモリに対する情報の書き
込み（プログラム時の制御）を行なっているので、メモ
リ容量が大きくなるに従って、（１バイト当たりのプロ
グラミングに要する時間）×（バイト数）＝（所要時
間）で示されるようにプログラミングに多大な時間を要
するという問題点があった。
【０００５】この発明は、上記のような問題点を解消す
る為になされたもので、情報カード（ΙСカード）のプ
ログラミングに要する時間（書き込み時間）を短縮する
ことができる情報カードの制御方式を得ることを目的と
する。
る為になされたもので、情報カード（ΙСカード）のプ
ログラミングに要する時間（書き込み時間）を短縮する
ことができる情報カードの制御方式を得ることを目的と
する。
【０００６】
【課題を解決するための手段】請求項１の発明に係わる
情報カードの制御方式は、メモリ（ΙС1〜ΙСN）を書
き込み可能な状態にするためのライトセットアップコマ
ンド、上記メモリにプログラムを入力ためのプログラム
コマンド、及び上記メモリに記憶された情報が正しいか
否かをチェックするためのベリファイコマンドを予め上
記複数個のメモリの全部に入力しておき、上記コマンド
により複数個のメモリを時間的に同時かつ並列に書き込
み動作状態にすることを特徴とするものである。
情報カードの制御方式は、メモリ（ΙС1〜ΙСN）を書
き込み可能な状態にするためのライトセットアップコマ
ンド、上記メモリにプログラムを入力ためのプログラム
コマンド、及び上記メモリに記憶された情報が正しいか
否かをチェックするためのベリファイコマンドを予め上
記複数個のメモリの全部に入力しておき、上記コマンド
により複数個のメモリを時間的に同時かつ並列に書き込
み動作状態にすることを特徴とするものである。
【０００７】請求項２の発明に係わる情報カードの制御
方式は、入力された下位アドレスをインクリメントする
ことにより、メモリ（ΙС1〜ΙＣN）を順番に選択する
ようにアドレスデコーダＤＥСを回路構成し、このアド
レスデコーダの出力により上記メモリを順番に選択し、
上記メモリを書き込み可能状態にすることを特徴とする
ものである。
方式は、入力された下位アドレスをインクリメントする
ことにより、メモリ（ΙС1〜ΙＣN）を順番に選択する
ようにアドレスデコーダＤＥСを回路構成し、このアド
レスデコーダの出力により上記メモリを順番に選択し、
上記メモリを書き込み可能状態にすることを特徴とする
ものである。
【０００８】
【作用】請求項１の発明において、各メモリにはライト
セットアップコマンド、プログラムコマンド、及びベリ
ファイコマンドが予め入力されているので、複数個のメ
モリは時間的に同時かつ並列に書き込み動作状態にな
る。
セットアップコマンド、プログラムコマンド、及びベリ
ファイコマンドが予め入力されているので、複数個のメ
モリは時間的に同時かつ並列に書き込み動作状態にな
る。
【０００９】請求項２の発明において、アドレスデコー
ダＤＥСは入力された下位アドレスをインクリメントし
ていき、メモリを順番に選択し、これによりメモリは書
き込み可能状態になる。
ダＤＥСは入力された下位アドレスをインクリメントし
ていき、メモリを順番に選択し、これによりメモリは書
き込み可能状態になる。
【００１０】
実施例１．図１，図２は請求項１の発明の一実施例にお
けるＩСカード（情報カード）の書き込み制御を示すフ
ローチャートである。また図３は書き込み時の動作をプ
ログラム動作とベリファイ動作とに分けたタイムチャー
トを示す。
けるＩСカード（情報カード）の書き込み制御を示すフ
ローチャートである。また図３は書き込み時の動作をプ
ログラム動作とベリファイ動作とに分けたタイムチャー
トを示す。
【００１１】この実施例の特徴について説明する。この
実施例の全体の制御フローは、従来例の制御フローと大
差ないが、ライトセットアップコマンド入力からプログ
ラムコマンド入力までの処理ステップと、ベリファイコ
マンド入力の処理ステップと、ベリファイデータ出力の
処理ステップとの３箇所で並列動作させる先頭ＩС（Ｆ
ＥＥＰＲＯＭ）から最終ＩСに各コマンドをシリアルに
入力する点が異なる。つまり、上記各コマンドを予めす
べての並列のＩС（ＦＥＥＰＲＯＭ）にシリアル入力し
ておき、プログラム動作及びベリファイ動作に必要な時
間１０μｓ及び６μｓにおける処理を並列動作させる。
つまり、複数個のＩСは、時間的に同時かつ並列に書き
込み動作状態になり、上記処理を実行する。コマンド入
力に必要な時間は１バイト当たり２００ｎｓ〜６００ｎ
ｓとなり、１０μｓや６μｓに比べ短い時間で済む。従
って１０μｓ，６μｓの処理をそれぞれ各ＩСで並列動
作させることで、並列ＩСの個数に応じた書き込み時間
の短縮が可能となる。例えば、１６個のＩСの並列で１
０倍（２Ｍバイト）の高速化が可能となる。
実施例の全体の制御フローは、従来例の制御フローと大
差ないが、ライトセットアップコマンド入力からプログ
ラムコマンド入力までの処理ステップと、ベリファイコ
マンド入力の処理ステップと、ベリファイデータ出力の
処理ステップとの３箇所で並列動作させる先頭ＩС（Ｆ
ＥＥＰＲＯＭ）から最終ＩСに各コマンドをシリアルに
入力する点が異なる。つまり、上記各コマンドを予めす
べての並列のＩС（ＦＥＥＰＲＯＭ）にシリアル入力し
ておき、プログラム動作及びベリファイ動作に必要な時
間１０μｓ及び６μｓにおける処理を並列動作させる。
つまり、複数個のＩСは、時間的に同時かつ並列に書き
込み動作状態になり、上記処理を実行する。コマンド入
力に必要な時間は１バイト当たり２００ｎｓ〜６００ｎ
ｓとなり、１０μｓや６μｓに比べ短い時間で済む。従
って１０μｓ，６μｓの処理をそれぞれ各ＩСで並列動
作させることで、並列ＩСの個数に応じた書き込み時間
の短縮が可能となる。例えば、１６個のＩСの並列で１
０倍（２Ｍバイト）の高速化が可能となる。
【００１２】次に図１，図２のフローチャートに従って
書き込み制御を説明する。まず、電源Ｖｐｐの電圧を”
Ｈ”つまり書き込み可能な電圧１２Ｖに設定する。（ス
テップ１１）。次に先頭ＩСを指定し（ステップ１
２）、ライトパルスカウンタの値を０（初期状態）にす
る（ステップ１３）。次にライトセットアップコマンド
及びプログラムコマンドを先頭ＩСから順に最後ＩСま
で入力する（ステップ１４，１５，１６，１７）。これ
でＦＥＥＰＲＯＭつまりＩСはプログラム動作を開始
し、１０μｓ待って（ステップ１８）、先頭ＩСから順
に最後ＩСまで入力する（ステップ１９，２０，２１，
２２）。その後 ６μｓ待って（ステップ２３）、先頭
ＩС〜最終ＩСからのベリファイデータの出力を行ない
（ステップ２４，２５，２６）、その出力判定を行なう
（ステップ２７）。その判定がＮＧであれば、最大２５
回まで（ステップ３１，３２）前記動作を繰り返す。２
５回繰り返しても、判定がＮＧであれば、ＩСカードの
エラーと判定する（ステップ３３，３４）。また、その
判定は先頭ＩСに対して行なう（ステップ２７，２
８）。そして判定がＯΚであれば、リセットコマンドを
全ＩСに入力し（ステップ２９）、Ｖｐｐ＝Ｌ（５Ｖ）
にし（ステップ３０）、この処理が終了する。
書き込み制御を説明する。まず、電源Ｖｐｐの電圧を”
Ｈ”つまり書き込み可能な電圧１２Ｖに設定する。（ス
テップ１１）。次に先頭ＩСを指定し（ステップ１
２）、ライトパルスカウンタの値を０（初期状態）にす
る（ステップ１３）。次にライトセットアップコマンド
及びプログラムコマンドを先頭ＩСから順に最後ＩСま
で入力する（ステップ１４，１５，１６，１７）。これ
でＦＥＥＰＲＯＭつまりＩСはプログラム動作を開始
し、１０μｓ待って（ステップ１８）、先頭ＩСから順
に最後ＩСまで入力する（ステップ１９，２０，２１，
２２）。その後 ６μｓ待って（ステップ２３）、先頭
ＩС〜最終ＩСからのベリファイデータの出力を行ない
（ステップ２４，２５，２６）、その出力判定を行なう
（ステップ２７）。その判定がＮＧであれば、最大２５
回まで（ステップ３１，３２）前記動作を繰り返す。２
５回繰り返しても、判定がＮＧであれば、ＩСカードの
エラーと判定する（ステップ３３，３４）。また、その
判定は先頭ＩСに対して行なう（ステップ２７，２
８）。そして判定がＯΚであれば、リセットコマンドを
全ＩСに入力し（ステップ２９）、Ｖｐｐ＝Ｌ（５Ｖ）
にし（ステップ３０）、この処理が終了する。
【００１３】実施例２．ところで、上記実施例１では第
１図のフローチャート中の先頭ＩСから最終ＩСを指定
する手段を特に示していないが、実際の制御ソフトウエ
アでは各ＩСのアドレス計算が必要となる。この計算は
繁雑であることからソフトウエアによって行なわれ、こ
れによりソフトウエアの負担が多くなる。これを回避す
るため、実施例２では請求項２に係わるアドレスデコー
ダを本ＩСカードに設ける。このアドレスデコーダＤＥ
Сを含む回路を図５に示す。このアドレスデコーダＤＥ
Сは、入力された下位アドレスをインクリメントするこ
とにより、ＩС（ＦＥＥＰＲＯＭ）を順番に選択するよ
うに構成されている。即ち、本アドレスデコーダＤＥС
は下位アドレスをデコードし、下位アドレスによってＩ
Сの選択を行なうように構成されている。この図５の実
施例においては、図４のアドレスデコーダＤＥСへのア
ドレス線Ａm〜Ａm-3をＡ0〜Ａ3に、ＩС1〜ＩСNへのア
ドレス線Ａ0〜Ａm-4をＡ4〜Ａmに変更したものである。
このように本アドレスデコーダＤＥСによると、入力ア
ドレスを単純にインクリメントするだけで、並列のＩС
の順番に選択されていく。
１図のフローチャート中の先頭ＩСから最終ＩСを指定
する手段を特に示していないが、実際の制御ソフトウエ
アでは各ＩСのアドレス計算が必要となる。この計算は
繁雑であることからソフトウエアによって行なわれ、こ
れによりソフトウエアの負担が多くなる。これを回避す
るため、実施例２では請求項２に係わるアドレスデコー
ダを本ＩСカードに設ける。このアドレスデコーダＤＥ
Сを含む回路を図５に示す。このアドレスデコーダＤＥ
Сは、入力された下位アドレスをインクリメントするこ
とにより、ＩС（ＦＥＥＰＲＯＭ）を順番に選択するよ
うに構成されている。即ち、本アドレスデコーダＤＥС
は下位アドレスをデコードし、下位アドレスによってＩ
Сの選択を行なうように構成されている。この図５の実
施例においては、図４のアドレスデコーダＤＥСへのア
ドレス線Ａm〜Ａm-3をＡ0〜Ａ3に、ＩС1〜ＩСNへのア
ドレス線Ａ0〜Ａm-4をＡ4〜Ａmに変更したものである。
このように本アドレスデコーダＤＥСによると、入力ア
ドレスを単純にインクリメントするだけで、並列のＩС
の順番に選択されていく。
【００１４】実施例３．なお、上位実施例２のアドレス
デコーダは図６に示すようにゲートアレイ化したアドレ
スコントローラで実現してもよい。このアドレスコント
ローラの動作は、図７に示す真理表に示すようにアドレ
スＡ0〜Ａmの入力に対し、出力Ｙ1，Ｙ2，Ｙ3，・・
・，ＹNとデコードし、再び出力Ｙ1に戻る。
デコーダは図６に示すようにゲートアレイ化したアドレ
スコントローラで実現してもよい。このアドレスコント
ローラの動作は、図７に示す真理表に示すようにアドレ
スＡ0〜Ａmの入力に対し、出力Ｙ1，Ｙ2，Ｙ3，・・
・，ＹNとデコードし、再び出力Ｙ1に戻る。
【００１５】以上説明したように実施例１によれば、複
数のＩСを並列に書き込み動作させることができるの
で、書き込み時間が短縮される。書き込み動作の所要時
間は例えば
数のＩСを並列に書き込み動作させることができるの
で、書き込み時間が短縮される。書き込み動作の所要時
間は例えば
【００１６】所要時間≒（１バイト当たりのプログラミ
ングに要する時間）×（バイト数）÷（並列動作ＩС
数）
ングに要する時間）×（バイト数）÷（並列動作ＩС
数）
【００１７】で求められる。
【００１８】また、実施例２によれば、下位アドレスに
よりＩСの選択を可能にするアドレスデコーダを設けた
ので、個々のＩСの存在を意識することなく、あたかも
ＥＰＲＯＭ（紫外線消去型ＰＲＯＭ）のページ書き込み
と同様の制御で書き込み可能となる。また、実施例１の
書き込み制御の実施にあたり、制御ソフトウエアが簡素
化され、書き込み時間短縮が可能になる。
よりＩСの選択を可能にするアドレスデコーダを設けた
ので、個々のＩСの存在を意識することなく、あたかも
ＥＰＲＯＭ（紫外線消去型ＰＲＯＭ）のページ書き込み
と同様の制御で書き込み可能となる。また、実施例１の
書き込み制御の実施にあたり、制御ソフトウエアが簡素
化され、書き込み時間短縮が可能になる。
【００１９】
【発明の効果】以上のように請求項１の発明によれば、
ライトセットアップコマンド、プログラムコマンド及び
ベリファイコマンドを予め複数個のメモリの全部に入力
しておき、上記コマンドにより複数個のメモリを時間的
に同時かつ並列に書き込む動作状態にするようにしたの
で、複数個のメモリに対して並列に書き込み動作が行な
われ、これによりプログラミングに要する時間、即ち書
込み時間が短縮されるという効果が得られる。
ライトセットアップコマンド、プログラムコマンド及び
ベリファイコマンドを予め複数個のメモリの全部に入力
しておき、上記コマンドにより複数個のメモリを時間的
に同時かつ並列に書き込む動作状態にするようにしたの
で、複数個のメモリに対して並列に書き込み動作が行な
われ、これによりプログラミングに要する時間、即ち書
込み時間が短縮されるという効果が得られる。
【００２０】また請求項２の発明によれば、下位アドレ
スをデコードするアドレスデコーダを設けたので、請求
項１の発明の実施にあたり、制御ソフトウエアが簡素化
され書込み時間の短縮化にも効果がある。
スをデコードするアドレスデコーダを設けたので、請求
項１の発明の実施にあたり、制御ソフトウエアが簡素化
され書込み時間の短縮化にも効果がある。
【図１】請求項１の発明の一実施例（実施例１）による
書込み制御のフローチャートである。
書込み制御のフローチャートである。
【図２】請求項１の発明の一実施例（実施例１）による
書込み制御のフローチャートである。
書込み制御のフローチャートである。
【図３】上記実施例１の動作を説明するためのタイムチ
ャートである。
ャートである。
【図４】ＩСカードの回路図である。
【図５】請求項２の発明の一実施例（実施例２）による
ＩСカードの回路図である。
ＩСカードの回路図である。
【図６】実施例３によるＩСカードの回路である。
【図７】図５に示すアドレスコントローラの動作を説明
するための真理値表を示す図である。
するための真理値表を示す図である。
【図８】従来の書込み制御のフローチャートである。
ＤＥС アドレスデコード ＩС1〜ＩСN ＦＥＥＰＲＯＭ
Claims (2)
- 【請求項１】 複数個の電気的に一括消去可能なメモリ
を備えた情報カードの制御方式において、上記メモリを
書き込み可能な状態にするためのライトセットアップコ
マンド、上記メモリにプログラムを入力するためのプロ
グラムコマンド、及び上記メモリに記憶された情報が正
しいか否かをチェックするためのベリファイコマンドを
予め上記複数個のメモリの全部に入力しておき、上記コ
マンドにより上記複数個のメモリを時間的に同時かつ並
列に書き込み動作状態にすることを特徴とする情報カー
ドの制御方式。 - 【請求項２】 複数個の電気的に一括消去可能なメモリ
を備えた情報カードの制御方式において、入力された下
位アドレスをデコーダするアドレスデコードを設け、こ
のアドレスデコーダの出力により上記メモリを選択し、
上記メモリを動作可能状態にすることを特徴とする情報
カードの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32535091A JPH05135594A (ja) | 1991-11-13 | 1991-11-13 | 情報カ−ドの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32535091A JPH05135594A (ja) | 1991-11-13 | 1991-11-13 | 情報カ−ドの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05135594A true JPH05135594A (ja) | 1993-06-01 |
Family
ID=18175833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32535091A Pending JPH05135594A (ja) | 1991-11-13 | 1991-11-13 | 情報カ−ドの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05135594A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7173853B2 (en) | 1992-07-06 | 2007-02-06 | Renesas Technology Corp. | Nonvolatile semiconductor memory |
| JP2010287303A (ja) * | 2009-05-15 | 2010-12-24 | Panasonic Corp | 半導体記録装置 |
| JP2012526324A (ja) * | 2009-05-06 | 2012-10-25 | アップル インコーポレイテッド | 不揮発性メモリシステムのためのマルチページ準備コマンド |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5879815A (ja) * | 1981-11-05 | 1983-05-13 | Canon Inc | 電子写真用感光体の製造法 |
-
1991
- 1991-11-13 JP JP32535091A patent/JPH05135594A/ja active Pending
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| US7746697B2 (en) | 1992-07-06 | 2010-06-29 | Solid State Storage Solutions, Inc. | Nonvolatile semiconductor memory |
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