JPH05127943A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05127943A JPH05127943A JP3290289A JP29028991A JPH05127943A JP H05127943 A JPH05127943 A JP H05127943A JP 3290289 A JP3290289 A JP 3290289A JP 29028991 A JP29028991 A JP 29028991A JP H05127943 A JPH05127943 A JP H05127943A
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- JP
- Japan
- Prior art keywords
- circuit
- test
- block
- code
- gate
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- Pending
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
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Abstract
(57)【要約】
【構成】 各機能回路ブロック２毎にコードＲＯＭ７を
設け、各機能回路ブロック２に対応するコードを記憶さ
せておき、外部からテストを行う機能回路ブロックのコ
ードを入力し、比較判別し、テストを行う機能回路ブロ
ック以外のゲート部８を閉じ、一つの機能回路ブロック
２のみのテストを行う。 【効果】 設計期間が大幅に削減でき、テスト回路によ
る実仕様での不具合も削除され、信頼性の高い半導体集
積回路を提供することができる。
設け、各機能回路ブロック２に対応するコードを記憶さ
せておき、外部からテストを行う機能回路ブロックのコ
ードを入力し、比較判別し、テストを行う機能回路ブロ
ック以外のゲート部８を閉じ、一つの機能回路ブロック
２のみのテストを行う。 【効果】 設計期間が大幅に削減でき、テスト回路によ
る実仕様での不具合も削除され、信頼性の高い半導体集
積回路を提供することができる。
Description
【０００１】
【産業上の利用分野】本発明は、処理回路（以下「ＣＰ
Ｕ」と略す）及び該処理回路の周辺回路を一の半導体チ
ップ上に形成した半導体集積回路テスト手法に関するも
のである。
Ｕ」と略す）及び該処理回路の周辺回路を一の半導体チ
ップ上に形成した半導体集積回路テスト手法に関するも
のである。
【０００２】
【従来の技術】ＣＰＵと該ＣＰＵの周辺回路と該周辺回
路に関連する周辺回路とが一の半導体チップ上に搭載さ
れた半導体集積回路のテストを行う場合、ＣＰＵ、その
他周辺回路の全信号線をＬＳＩ外部へ取り出し、各ブロ
ックを単独にテストを行う方法、テスト端子を設け、該
端子の入力状態よりＣＰＵ、各周辺回路の選択信号を生
成し、分割制御を行う方法及び各ブロックの分割をせ
ず、システム全体のテスト用データを作成し、全ブロッ
ク一括評価を行う方法が用いられている。図６は各ブロ
ックを分離せずシステム全体でテストを行う回路構成を
示し、図７はすべてのブロック信号を外部へ取り出して
テストを行う回路構成を示す。２７はＣＰＵ、２８は周
辺回路、２９は内部バス、３０は外部端子を示す。図６
においてはＣＰＵ２７と周辺回路２８とは内部バス２９
で接続されている。この内部バス２９は必らずしも外部
端子３０より取り出されるとは限らない。また、図７に
おいては、ＣＰＵ２７と周辺回路２８とは内部バス２９
によって接続されており、該内部バス２９は、すべて外
部端子３０より出力される。
路に関連する周辺回路とが一の半導体チップ上に搭載さ
れた半導体集積回路のテストを行う場合、ＣＰＵ、その
他周辺回路の全信号線をＬＳＩ外部へ取り出し、各ブロ
ックを単独にテストを行う方法、テスト端子を設け、該
端子の入力状態よりＣＰＵ、各周辺回路の選択信号を生
成し、分割制御を行う方法及び各ブロックの分割をせ
ず、システム全体のテスト用データを作成し、全ブロッ
ク一括評価を行う方法が用いられている。図６は各ブロ
ックを分離せずシステム全体でテストを行う回路構成を
示し、図７はすべてのブロック信号を外部へ取り出して
テストを行う回路構成を示す。２７はＣＰＵ、２８は周
辺回路、２９は内部バス、３０は外部端子を示す。図６
においてはＣＰＵ２７と周辺回路２８とは内部バス２９
で接続されている。この内部バス２９は必らずしも外部
端子３０より取り出されるとは限らない。また、図７に
おいては、ＣＰＵ２７と周辺回路２８とは内部バス２９
によって接続されており、該内部バス２９は、すべて外
部端子３０より出力される。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
ような構成のＬＳＩをブロック単位で検査をする場合、
全信号線を取り出すことは、端子数に制限があり、中規
模以上のシステムでは実現不可能であり、ブロック選択
のためのテスト端子を設ける方法では、大規模システム
になるとテスト端子が増加する。また、あるブロックの
入出力信号が他のブロックに悪影響を与え、結果的にテ
スト不能になったり、各回路について、それぞれ電気的
に分割でき、単独にテスト可能な回路構成をとっても、
周辺回路の総数が大きくなった場合、テスト用の回路が
占める領域が多くなり、実使用上での信頼性を損なう可
能性が増大し、上記問題点が、システム・オン・チップ
の早期開発を妨げていた。
ような構成のＬＳＩをブロック単位で検査をする場合、
全信号線を取り出すことは、端子数に制限があり、中規
模以上のシステムでは実現不可能であり、ブロック選択
のためのテスト端子を設ける方法では、大規模システム
になるとテスト端子が増加する。また、あるブロックの
入出力信号が他のブロックに悪影響を与え、結果的にテ
スト不能になったり、各回路について、それぞれ電気的
に分割でき、単独にテスト可能な回路構成をとっても、
周辺回路の総数が大きくなった場合、テスト用の回路が
占める領域が多くなり、実使用上での信頼性を損なう可
能性が増大し、上記問題点が、システム・オン・チップ
の早期開発を妨げていた。
【０００４】本発明は、実使用上の信頼性を損なうこと
なく、ブロックの単独評価が可能な半導体集積回路を提
供することを目的とする。
なく、ブロックの単独評価が可能な半導体集積回路を提
供することを目的とする。
【０００５】
【課題を解決するための手段】本発明に係る半導体集積
回路は、処理回路と該処理回路の周辺回路とを一の半導
体チップ上に搭載した半導体集積回路において、前記処
理回路及び周辺回路毎に設けられた、該回路に対応する
コードを記憶する記憶手段と、前記記憶手段から読み出
されたコードと外部より入力されたテストを実行する回
路のコードとを比較する比較手段と、前記比較手段から
の比較結果の情報により前記コードが一致した回路を他
の回路から分離する分離手段とを有することを特徴とす
るものである。
回路は、処理回路と該処理回路の周辺回路とを一の半導
体チップ上に搭載した半導体集積回路において、前記処
理回路及び周辺回路毎に設けられた、該回路に対応する
コードを記憶する記憶手段と、前記記憶手段から読み出
されたコードと外部より入力されたテストを実行する回
路のコードとを比較する比較手段と、前記比較手段から
の比較結果の情報により前記コードが一致した回路を他
の回路から分離する分離手段とを有することを特徴とす
るものである。
【０００６】
【作用】上記本発明を用いることにより、テスト時に各
処理回路及び周辺回路（以下「機能回路ブロック」とい
う）に設けられたコードを読み出し、外部から入力され
たテストを行う機能回路ブロックのコードと比較判別
し、前記テストを行う機能回路ブロックを他の機能回路
ブロックから分離し、機能回路ブロック単位でテストを
実施する。
処理回路及び周辺回路（以下「機能回路ブロック」とい
う）に設けられたコードを読み出し、外部から入力され
たテストを行う機能回路ブロックのコードと比較判別
し、前記テストを行う機能回路ブロックを他の機能回路
ブロックから分離し、機能回路ブロック単位でテストを
実施する。
【０００７】
【実施例】以下、一実施例に基づいて本発明を詳細に説
明する。
明する。
【０００８】図１は本発明の一実施例の回路構成図、図
２は本発明の構成の一部であるゲート部の構成図、図３
は本発明に係るゲート回路の構成図、図４は本発明に係
るテストブロック選択回路の構成図、図５は比較回路に
係る構成図を示す。図１において、１はテストブロック
選択回路、２は機能回路ブロック、３はコードＲＯＭ用
バス、４はコードＲＯＭ選択信号、５は比較データ用バ
ス、６ａはテスト開始信号、６ｂは機能回路ブロック選
択信号、７はコードＲＯＭ、８はゲート部、９はゲート
制御信号、１０は機能回路ブロック信号、１１はシステ
ムバスを示す。図１におけるテストブロック選択回路１
は、図４に示す様に比較回路１７、選択信号生成回路１
８及び分離信号生成回路１９から構成され、コードＲＯ
Ｍデータと比較データとを図５に示す様な比較回路１７
により比較し、一致した場合、コード一致信号２０が分
離信生成回路１９へ入力される。図５に示す比較回路１
７は、例えば、コードＲＯＭデータと比較データとがそ
れぞれ論理積回路２１及び論理和否定回路２２に入力さ
れ、論理積回路２１及び論理和否定回路２２の出力を論
理和回路２３に入力し、上記構成の論理回路ブロックの
出力を論理積否定回路２４に入力し、その出力をコード
一致信号２０として分離信号生成回路１９へ入力する構
成となる。また、分離信号生成回路１９は、コードＲＯ
Ｍ選択信号４を用いて、コードが一致した機能回路ブロ
ック２のゲート部８を開き、それ以外のゲート部８を閉
じるためのゲート制御信号１９を出力する構成となって
いる。また、図２に示すゲート部８において、１２はト
ランスファゲートを示し、トランスファゲート１２は、
図３に示すようにトランスファゲート制御信号１３がＰ
チャネルトランジスタ１５及びＮチャネルトランジスタ
１６にインバータを用い互いに逆の状態で入力され、デ
ータ線１４ａ及び１４ｂが、双方向に通過可能状態とな
る又は、遮断状態となる構成になっている。
２は本発明の構成の一部であるゲート部の構成図、図３
は本発明に係るゲート回路の構成図、図４は本発明に係
るテストブロック選択回路の構成図、図５は比較回路に
係る構成図を示す。図１において、１はテストブロック
選択回路、２は機能回路ブロック、３はコードＲＯＭ用
バス、４はコードＲＯＭ選択信号、５は比較データ用バ
ス、６ａはテスト開始信号、６ｂは機能回路ブロック選
択信号、７はコードＲＯＭ、８はゲート部、９はゲート
制御信号、１０は機能回路ブロック信号、１１はシステ
ムバスを示す。図１におけるテストブロック選択回路１
は、図４に示す様に比較回路１７、選択信号生成回路１
８及び分離信号生成回路１９から構成され、コードＲＯ
Ｍデータと比較データとを図５に示す様な比較回路１７
により比較し、一致した場合、コード一致信号２０が分
離信生成回路１９へ入力される。図５に示す比較回路１
７は、例えば、コードＲＯＭデータと比較データとがそ
れぞれ論理積回路２１及び論理和否定回路２２に入力さ
れ、論理積回路２１及び論理和否定回路２２の出力を論
理和回路２３に入力し、上記構成の論理回路ブロックの
出力を論理積否定回路２４に入力し、その出力をコード
一致信号２０として分離信号生成回路１９へ入力する構
成となる。また、分離信号生成回路１９は、コードＲＯ
Ｍ選択信号４を用いて、コードが一致した機能回路ブロ
ック２のゲート部８を開き、それ以外のゲート部８を閉
じるためのゲート制御信号１９を出力する構成となって
いる。また、図２に示すゲート部８において、１２はト
ランスファゲートを示し、トランスファゲート１２は、
図３に示すようにトランスファゲート制御信号１３がＰ
チャネルトランジスタ１５及びＮチャネルトランジスタ
１６にインバータを用い互いに逆の状態で入力され、デ
ータ線１４ａ及び１４ｂが、双方向に通過可能状態とな
る又は、遮断状態となる構成になっている。
【０００９】本発明は、各機能回路ブロック２ａ，２
ｂ，２ｃにはそれぞれ異なるコードが記憶されたコード
ＲＯＭ７ａ，７ｂ，７ｃが設けられており、外部より、
機能回路ブロック選択信号６ｂを入力し、コードＲＯＭ
データと入力コードデータを比較し、テストを行う機能
回路ブロック２のみをゲート信号９を用いてゲート部８
を介してシステムバス１１に接続する構成を有すること
を特徴とする。
ｂ，２ｃにはそれぞれ異なるコードが記憶されたコード
ＲＯＭ７ａ，７ｂ，７ｃが設けられており、外部より、
機能回路ブロック選択信号６ｂを入力し、コードＲＯＭ
データと入力コードデータを比較し、テストを行う機能
回路ブロック２のみをゲート信号９を用いてゲート部８
を介してシステムバス１１に接続する構成を有すること
を特徴とする。
【００１０】次に、回路動作について説明する。通常の
システム動作の場合は、各機能回路ブロック２ａ，２
ｂ，２ｃの信号１０ａ，１０ｂ，１０ｃはシステムバス
１１を経由して信号のやり取りを行い、各機能回路ブロ
ック２の信号１０はゲート制御信号９によって各機能回
路ブロック２に付属するゲート部８を介して、双方向に
通過可能となる。
システム動作の場合は、各機能回路ブロック２ａ，２
ｂ，２ｃの信号１０ａ，１０ｂ，１０ｃはシステムバス
１１を経由して信号のやり取りを行い、各機能回路ブロ
ック２の信号１０はゲート制御信号９によって各機能回
路ブロック２に付属するゲート部８を介して、双方向に
通過可能となる。
【００１１】次に、例えば、機能回路ブロック２ａをテ
ストする場合に説明する。
ストする場合に説明する。
【００１２】まず、テスト開始信号６ａをテストブロッ
ク選択回路１に入力し、次に、コードＲＯＭ７ａ，７
ｂ，７ｃをそれぞれ単独で選択するための機能回路ブロ
ック選択信号６ｂを入力する。例えば最初に、機能回路
ブロック２ａのコードＲＯＭ７ａを選択し、コードＲＯ
Ｍデータ用バス３を経由してテストブロック選択回路１
にコードＲＯＭデータを読み込み、ほぼ同時に、比較デ
ータ用バス５を経由して、テストブロック選択回路１に
比較データを読み込む。前記比較データ用バス５は、Ｃ
ＰＵ等のデータバスを利用すれば効果的である。
ク選択回路１に入力し、次に、コードＲＯＭ７ａ，７
ｂ，７ｃをそれぞれ単独で選択するための機能回路ブロ
ック選択信号６ｂを入力する。例えば最初に、機能回路
ブロック２ａのコードＲＯＭ７ａを選択し、コードＲＯ
Ｍデータ用バス３を経由してテストブロック選択回路１
にコードＲＯＭデータを読み込み、ほぼ同時に、比較デ
ータ用バス５を経由して、テストブロック選択回路１に
比較データを読み込む。前記比較データ用バス５は、Ｃ
ＰＵ等のデータバスを利用すれば効果的である。
【００１３】次に、テストブロック選択回路１で、コー
ドＲＯＭデータ用バス３からのコードと比較データ用バ
ス５からのコードを比較し、前記コードの機能回路ブロ
ック２がテストを行う機能回路ブロック２ａであるか否
かを決定し、該機能回路ブロック２ａとシステムバス１
１との信号の出入口であるゲート部８ａのゲート制御信
号９ａをアクティブにし、ゲート部８ａを開き、それ以
外の機能回路ブロック２ｂ，２ｃに対しては、ゲート制
御信号９ｂ，９ｃを非アクティブにし、ゲート部８ｂ，
８ｃを閉じて、システムバス１１から完全に切り離す。
以上の動作により、各機能回路２を単独でテストを行う
ことができる。
ドＲＯＭデータ用バス３からのコードと比較データ用バ
ス５からのコードを比較し、前記コードの機能回路ブロ
ック２がテストを行う機能回路ブロック２ａであるか否
かを決定し、該機能回路ブロック２ａとシステムバス１
１との信号の出入口であるゲート部８ａのゲート制御信
号９ａをアクティブにし、ゲート部８ａを開き、それ以
外の機能回路ブロック２ｂ，２ｃに対しては、ゲート制
御信号９ｂ，９ｃを非アクティブにし、ゲート部８ｂ，
８ｃを閉じて、システムバス１１から完全に切り離す。
以上の動作により、各機能回路２を単独でテストを行う
ことができる。
【００１４】
【発明の効果】以上、詳細に説明した様に本発明を用い
ることにより、選択された機能回路ブロック以外はすべ
てシステムバスと切り離され、単独で機能回路ブロック
のテストが行える。また、テスト端子はいかなるシステ
ム構成であっても増加することはなく、テスト回路の構
成もシステム構成にかかわらず、同一のものが使用でき
る。
ることにより、選択された機能回路ブロック以外はすべ
てシステムバスと切り離され、単独で機能回路ブロック
のテストが行える。また、テスト端子はいかなるシステ
ム構成であっても増加することはなく、テスト回路の構
成もシステム構成にかかわらず、同一のものが使用でき
る。
【００１５】以上より、設計期間が大幅に削減でき、テ
スト回路による実仕様での不具合も削除され、信頼性の
高い半導体集積回路を提供することができる。
スト回路による実仕様での不具合も削除され、信頼性の
高い半導体集積回路を提供することができる。
【図１】本発明の一実施例の回路構成図である。
【図２】本発明に係るゲート部の構成図である。
【図３】本発明に係るトランスファゲート回路の構成図
である。
である。
【図４】本発明に係るテストブロック選択回路の構成図
である。
である。
【図５】本発明に係る比較回路の構成図である。
【図６】従来の半導体集積回路の構成図である。
【図７】他の従来の半導体集積回路の構成図である。
１ テストブロック選択回路 ２ 機能回路ブロック ３ コードＲＯＭデータ用バス ４ コードＲＯＭ選択信号 ５ 比較データ用バス ６ａ テスト開始信号 ６ｂ 機能回路ブロック選択信号 ７ コードＲＯＭ ８ ゲート部 ９ ゲート制御信号 １０ 機能回路ブロック信号 １１ システムバス １２ トランスファゲート １３ トランスファゲート制御信号 １４ データ線 １５ Ｐチャネルトランジスタ １６ Ｎチャネルトランジスタ １７ 比較回路 １８ 選択信号生成回路 １９ 分離信号生成回路 ２０ コード一致信号 ２１ 論理積回路 ２２ 論理和否定回路 ２３ 論理和回路 ２４ 論理積否定回路
Claims (1)
- 【請求項１】 処理回路と該処理回路の周辺回路とを一
の半導体チップ上に搭載した半導体集積回路において、 前記処理回路及び周辺回路毎に設けられた、該回路に対
応するコードを記憶する記憶手段と、 前記記憶手段から読み取られたコードと外部より入力さ
れたテストを実行する回路のコードとを比較する比較手
段と、 前記比較手段からの比較結果の情報により前記コードが
一致した回路を他の回路から分離する分離手段とを有す
ることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3290289A JPH05127943A (ja) | 1991-11-07 | 1991-11-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3290289A JPH05127943A (ja) | 1991-11-07 | 1991-11-07 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05127943A true JPH05127943A (ja) | 1993-05-25 |
Family
ID=17754217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3290289A Pending JPH05127943A (ja) | 1991-11-07 | 1991-11-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05127943A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007132755A (ja) * | 2005-11-09 | 2007-05-31 | Sharp Corp | 回路検査方法及び回路検査システム |
-
1991
- 1991-11-07 JP JP3290289A patent/JPH05127943A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007132755A (ja) * | 2005-11-09 | 2007-05-31 | Sharp Corp | 回路検査方法及び回路検査システム |
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