JPH05122530A

JPH05122530A - 画像符号化装置

Info

Publication number: JPH05122530A
Application number: JP28495691A
Authority: JP
Inventors: Yoshifumi Satake; 善文佐竹; Kenichi Nagasawa; 健一長沢
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1991-10-30
Filing date: 1991-10-30
Publication date: 1993-05-18

Abstract

(57)【要約】【目的】画像情報を周波数領域に変換して得た変換デ
ータを量子化し、量子化された変換データを可変長符号
化するに際し、高速処理が可能で、且、所定期間毎のデ
ータ量を所望のデータ量未満でこれに近い量に設定する
こと。【構成】画像情報をＤＣＴ変換回路２８で周波数領域
に変換した変換データを、１フレーム期間遅延回路３４
ａ〜３４ｄを用いて数フレーム分並列出力する。この並
列出力された変換データは量子化回路３２ａ〜３２ｄで
量子化され、この量子化されたデータを符号化した場合
のデータ量を可変長符号化回路４０ａ〜４０ｄで得る。
このデータ量の情報ｎｂ１〜ｎｂ４は次段の量子化ステ
ップを決定する係数演算回路４４ａ〜４４ｃに入力され
る。そして、これらｎｂ１〜ｎｂ４を用いて同一画面に
対する制御係数Ｃ１〜Ｃ４中の１つが選択される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像符号化装置に関し、
特に画像情報を周波数領域に変換して得た変換データを
量子化し、該量子化された変換データを可変長符号化す
る画像符号化装置に関するものである。

【０００２】

【従来の技術】近年、カラー画像信号の符号化方式とし
て、適応的ＤＣＴ（離散的コサイン変換）符号化方式が
注目されており、この種の符号化方式の国際標準化機関
として設立されたグループであるＪＰＥＧ（Ｊｏｉｎｔ
ＰｈｏｔｏｇｒａｐｈｉｃＥｘｐｅｒｔＧｒｏｕ
ｐ）における符号化方式においても、ＤＣＴ符号化方式
が採用されている。

【０００３】以下、この種の符号化方式の基本システム
の概要について簡単に説明する。

【０００４】図２はＤＣＴ変換を用いた従来の符号化方
式の概略構成例を説明するためのブロック図、図３〜図
６は図２に示す符号化方式の処理を説明するための図で
ある。２は符号化しようとするデジタル画像信号の入力
端子であり、ラスタースキャンによるデジタル画像信号
が入力される。該端子２に入力された画像信号は８×８
ブロック化回路４に入力され、ここで２次元的に（８×
８）画素からなる画素ブロックに分割され、この画素ブ
ロック単位で後段に送出される。

【０００５】６はこのブロック化回路４からの画像信号
をＤＣＴ変換し、周波数領域についての（８×８）のデ
ータマトリクスを出力するＤＣＴ変換回路である。即
ち、図３に示す如き画像データＤ₁₁〜Ｄ₈₈からなる画素
ブロックは、該回路６により図４に示す如きＸ₁₁〜Ｘ₈₈
からなるデータマトリクスに変換される。

【０００６】ここで、Ｘ₁₁は画素ブロックの水平方向及
び垂直方向についての直流（ＤＣ）成分、即ち、この画
素ブロックの平均値を示している。このＸ₁₁〜Ｘ₈₈を一
般にＸ_ijとすると、ｉが大きい程垂直方向に高い周波数
を有する成分、ｊが大きい程水平方向に高い周波数を有
する成分を示している。

【０００７】ＤＣＴ変換回路６から出力されたデータマ
トリクスは線形量子化回路８に入力される。一方、量子
化マトリクス発生回路１８は、各ＤＣＴ係数Ｘ₁₁〜Ｘ₈₈
に対する量子化ステップサイズの重み付けを示す量子化
マトリクスＷ₁₁〜Ｗ₈₈（図５に示す）を発生し、係数発
生回路１６は係数Ｃを発生する。この量子化マトリクス
Ｗ₁₁〜Ｗ₈₈及び係数Ｃは乗算器２０へ入力される。乗算
器２０では（Ｗ_ij×Ｃ）を演算し、線形量子化回路８の
量子化ステップはこの乗算器２０の出力Ｑ₁₁〜Ｑ₈₈に従
って決定される。ここでＣは正の値であり、このＣの値
により画質や発生データ量が制御される。

【０００８】実際には、線形量子化回路８ではＸ_ij／Ｑ
_ijが演算され、出力される。この線形量子化回路８の出
力をＧ₁₁〜Ｇ₈₈とする。この量子化された変換データＧ
₁₁〜Ｇ₈₈はジグザグ走査回路１０にて直流成分から順に
送出される。即ち、ジグザグ走査回路１０からは、Ｇ₁₁
〜Ｇ₈₈がＧ₁₁，Ｇ₁₂，Ｇ₂₁，Ｇ₃₁，Ｇ₂₂，Ｇ₁₃，Ｇ₁₄，
Ｇ₂₃，Ｇ₃₂，Ｇ₄₁…Ｇ₈₅，Ｇ₈₆，Ｇ₇₇，Ｇ₆₈，Ｇ₇₈，Ｇ
₈₇，Ｇ₈₈の順で可変長符号化回路（ＶＬＣ）１２に供給
される。

【０００９】ＶＬＣ１２においては、例えば直流成分Ｇ
₁₁については近傍に位置する画素ブロック間で予測値を
算出し、この予測値との予測誤差をハフマン符号化す
る。また、直流成分Ｇ₁₁以外の交流成分Ｇ₁₂〜Ｇ₈₈につ
いては、その量子化出力を上述の如く、低周波成分から
高周波成分へとジグザグ走査しながら符号化し、量子化
出力が０でない有意係数はその値により、グループに分
類し、そのグループ識別番号と、直前の有意係数との間
にはさまれた量子化出力が０の無効係数の個数のラン長
とを組にしてハフマン符号化し、続いてグループ内のい
ずれの値であるかを等長符号を付加する。

【００１０】一般に、画像の斜め方向の高周波成分は発
生確率が低いため、ジグザグ走査後のＧ_ijの後半部分は
すべて０になることが多いと予想される。従って、この
様にして得た可変長符号は非常に高い圧縮率が期待で
き、平均で数分の１程度の圧縮率を想定した場合には、
殆ど画質劣化のない画像が復元できる。

【００１１】一方、一般に伝送路は単位時間あたりの伝
送容量は定められており、動画像を伝送する場合の様に
所定期間毎に１画面を伝送しなければならない場合にお
いては、出力される符号が画面単位もしくは画素ブロッ
ク単位で固定されたビット数となることが望まれる。

【００１２】ここで、前述の係数Ｃを大きくとればＧ_ij
が０となる確率が増加し、符号化されたデータの総ビッ
ト数ＮＢが減少する。この係数Ｃと総ビット数ＮＢとの
関係は、画像によって異なるが何れにしても単純減少関
数であり、平均的な画像について図６の如き対数曲線と
なることが知られている。

【００１３】そこで、所望の総ビット数ＮＢ０を得るた
めの係数Ｃ０を予測する手法が、前述のＪＰＥＧ等によ
り提示されている。即ち、ある係数Ｃ１について先ず符
号化を行い、こうして得られた符号の総ビット数ｎｂ１
を求める。このｎｂ１及びＣ１に基づきＣ０の予測値Ｃ
２を計算する、この計算は図６に示す対数曲線が（Ｃ
１，ｎｂ１）上を通ることから予測することができる。

【００１４】この操作を数回繰り返すことにより、所望
の総ビット数ＮＢ０に対して数％程度の誤差符号量とす
ることができる。

【００１５】

【発明が解決しようとする課題】しかしながら、この様
に繰り返し符号化を行い上記係数Ｃ０の値を決定する処
理は、非常に時間のかかる処理であり、動画像の様に所
定期間に１画面を必ず伝送しなければならない符号化装
置には適していない。特に、高品位テレビジョン信号の
如くビットレートの極めて高い画像信号を取扱う場合に
はこの様な処理は不可能である。

【００１６】本発明は斯かる背景下に画像情報を周波数
領域に変換して得た変換データを量子化し、該量子化さ
れた変換データを可変長符号化する符号化装置におい
て、高速の処理が可能で、かつ、所定期間毎のデータ量
を所望のデータ量に設定することの出来る画像符号化装
置を提供することを目的とする。

【００１７】

【課題を解決するための手段】斯かる目的下に於て、本
発明によれば画像情報を周波数領域に変換して得た変換
データを量子化し、該量子化された変換データを可変長
符号化する符号化装置において、互いに１画面分の時間
差を有する前記変換データを並列に出力して複数チャン
ネルの変換データを出力する並列化手段と、前記並列化
手段の出力する複数チャンネルの変換データを夫々量子
化する量子化手段と、該量子化手段中の複数の量子化器
で量子化された変換データを前記可変長符号化により符
号化した際のデータ量を、画面単位で演算して複数のデ
ータ量情報を出力する演算手段と、前記複数のデータ量
情報に応じて、前記複数の量子化器へ入力される変換デ
ータに対して１画面前の変換データの入力される前記量
子化手段中の複数の量子化器の量子化ステップを画面単
位で制御する複数の制御係数を発生する係数発生手段
と、同一画面の画像情報に対する前記複数の制御係数中
の１つを選択する選択手段と、該選択手段の出力する制
御係数を用いて前記複数チャンネルの変換データの１つ
を量子化し、可変長符号化する符号化手段と、を備える
構成とした。

【００１８】

【作用】上述の如く構成することにより、選択手段で選
択された制御係数は所望のデータ量未満で該所望のデー
タ量に極めて近くなり、この選択された係数はほぼ所望
の制御係数ということができる。また、符号化や制御係
数の演算を繰り返し行う必要はないので、処理は極めて
高速に行え、動画像等の処理にも十分適用することがで
きる。

【００１９】

【実施例】以下、本発明の実施例について説明する。

【００２０】図１は本発明の一実施例としてテレビジョ
ン信号の伝送を行う伝送装置に本発明を適用した符号化
装置の構成を示すブロック図である。

【００２１】図中、２０はアナログテレビジョン信号の
入力端子であり、該端子２０から入力されたテレビジョ
ン信号はＡ／Ｄ変換器２２にて８ビットにデジタル化さ
れ、図２のブロック化回路４と同様の動作を行う（８×
８）ブロック化回路２６にて（８×８）の画素ブロック
に分割され、各ブロック毎にＤＣＴ変換回路２８に供給
される。

【００２２】各ブロックの画素データＤ₁₁〜Ｄ₈₈はＤＣ
Ｔ変換回路２８にて図２の場合と同様に周波数領域につ
いてのデータマトリクスＸ₁₁〜Ｘ₈₈に変換され、ジグザ
グ走査回路３０に供給される。該ジグザグ走査回路３０
は、図２の１０と同様の動作を行い、ＤＣＴ変換された
データマトリクスＸ₁₁〜Ｘ₈₈をＸ₁₁，Ｘ₁₂，Ｘ₂₁，
Ｘ₃₁，Ｘ₂₂，Ｘ₁₃，Ｘ₁₄，Ｘ₂₃，Ｘ₃₂，Ｘ₄₁…Ｘ₈₅，Ｘ
₈₆，Ｘ₇₇，Ｘ₆₈，Ｘ₇₈，Ｘ₈₇，Ｘ₈₈の順で出力する。

【００２３】量子化マトリクス発生回路３６は、前述の
量子化マトリクスＷ₁₁〜Ｗ₈₈を発生する。但し、本実施
例では各量子化回路３２ａ〜３２ｅには既にジグザグ走
査されたデータが入力されるのでこの量子化マトリクス
Ｗ₁₁〜Ｗ₈₈もジグザグ走査に対応した順序で発生され、
乗算回路３８ａ〜３８ｅに供給される。

【００２４】乗算器３８ａには初期係数発生回路より、
前述の係数（制御係数）Ｃとして初期係数Ｃ１が供給さ
れる。ここで、本実施例ではこの初期係数Ｃ１は「１」
とする。なお、この初期係数Ｃ１を「１」とした場合に
は、Ｗ_ij＝Ｑ_ijとなるので乗算回路３８ａは不要であ
り、量子化マトリクスＷ₁₁〜Ｗ₈₈をそのまま量子化回路
３２ａに入力すれば良い。

【００２５】こうして、量子化回路３２ａにおいてはこ
の制御係数Ｃ１による量子化コードＧ１₁₁〜Ｇ１₈₈が得
られる。この量子化された変換コードＧ１₁₁〜Ｇ１₈₈は
ＶＬＣ４０ａに入力される。

【００２６】本実施例にあってはＶＬＣ４０ａ〜４０ｄ
は実際の符号化データは出力せず、図１のＶＬＣ１２と
同様の処理を行った場合の各画面毎の総ビット数情報ｎ
ｂ１〜ｎｂ４のみを出力する。このＶＬＣ４０ａの出力
する総ビット数情報ｎｂ１は係数演算回路４４ａに入力
される。係数演算回路４４ａ〜４４ｃはＶＬＣ４０ａ〜
４０ｃからの総ビット数情報ｎｂ１〜ｎｂ３及び初期係
数と係数演算回路４４ａ〜４４ｂの出力Ｃ１〜Ｃ３を用
いて所望の総ビット数ＮＢ０に対応する制御係数Ｃ０を
予測し、夫々制御係数としてＣ２〜Ｃ４を出力する。こ
こで、係数演算回路４４ａ〜４４ｃは量子化回路３２ａ
〜３２ｃに入力された１画面分の変換データによって得
られた制御係数Ｃ２〜Ｃ４を次の１画面分の変換データ
が量子化回路３２ａ〜３２ｄに入力されるタイミングで
出力する。

【００２７】一方、３４ａ〜３４ｄはジグザグ走査回路
３０の出力を１画面（フレーム）期間遅延する回路（１
ＦＤＬ）であり、従って、係数演算回路４４ａの出力す
る制御係数Ｃ２はこの制御係数Ｃ２を得るために用いた
１画面分の変換データが量子化回路３２ｂに入力される
タイミングで乗算器３８ｂに入力される。乗算回路３８
ｂでは（Ｗ_ij×Ｃ２）が演算され量子化回路３２ｂに入
力される。即ち、量子化回路３２ｂでは同一の画面につ
いて２度目の量子化が行われることになり、制御係数Ｃ
２による量子化コードＧ２₁₁〜Ｇ２₈₈が得られる。この
量子化された変換コードＧ２₁₁〜Ｇ２₈₈はＶＬＣ４０ｂ
に入力される。

【００２８】係数演算回路４４ｂ、４４ｃ、乗算回路３
８ｃ、３８ｄ、１ＦＤＬ３４ｂ、３４ｃ、ＶＬＣ４０ｂ
〜４０ｄ及び量子化回路３２ｃ、３２ｄの動作は、夫々
係数演算回路４４ａ、乗算回路３８ｂ、１ＦＤＬ３４
ａ、ＶＬＣ４０ａ及び量子化回路３２ｂの動作と同様で
あり、これらの回路によって１つの画面についての所望
の制御係数の予測値が順次更新されていく。

【００２９】これによって、係数演算回路４４ｃから得
られる制御係数の予測値Ｃ４は、所望の総ビット数ＮＢ
０に対応する制御係数Ｃ０にかなり近い値に収束してい
る筈である。

【００３０】しかしながら、本実施例では各画面の可変
長符号化後の総ビット数が所望の総ビット数ＮＢ０を少
しでも超えることを許容しない装置を想定する。そのた
め、上記予測による制御係数Ｃ４をそのまま用いるので
はなく、同一画面に対する制御係数Ｃ１〜Ｃ４中、可変
長符号化後の総ビット数が所望の総ビット数ＮＢ０未満
で、且、この所望の総ビット数ＮＢ０に最も近くなる制
御係数を選択する。

【００３１】以下、この選択にかかる動作について説明
する。

【００３２】４フレーム期間遅延回路（４ＦＤＬ）５２
ａ、３フレーム期間遅延回路（３ＦＤＬ）５２ｂ、２フ
レーム期間遅延回路（２ＦＤＬ）５２ｃ、及び１ＦＤＬ
５２ｄは夫々制御係数Ｃ１、Ｃ２、Ｃ３、Ｃ４を夫々遅
延する。これによって係数セレクタ５１に入力される制
御係数Ｃ１、Ｃ２、Ｃ３、Ｃ４は同一フレームの画像に
対する制御係数となる。また、この制御係数Ｃ１〜Ｃ４
は対応するフレームの画像が１ＦＤＬ３４ｄを介して量
子化回路３２ｅに入力されるタイミングで係数セレクタ
５１に入力される。

【００３３】一方、これらの制御係数Ｃ１〜Ｃ４を用い
て量子化符号化した場合の総ビット数情報ｎｂ１〜ｎｂ
４は３ＦＤＬ５３ａ、２ＦＤＬ５３ｂ、１ＦＤＬ５３ｃ
によって相互の時間関係が合わされる。即ち、係数セレ
クタ５１に入力される制御係数Ｃ１〜Ｃ４に対応する総
ビット数（データ量）情報ｎｂ１〜ｎｂ４は、これらの
制御係数Ｃ１〜Ｃ４が係数セレクタ５１に入力される期
間の直前に係数決定回路５４に入力される。

【００３４】係数決定回路５４は総ビット数情報ｎｂ１
〜ｎｂ４のうち所望の総ビット数ＮＢ０未満で最もＮＢ
０に近い情報を検知し、これに従い２ビットの制御情報
を係数セレクタ５１に供給する。

【００３５】従って、係数セレクタ５１からは可変長符
号化した際の総ビット数が所望の総ビット数ＮＢ０未満
で最もこのＮＢ０に近くなる様な制御係数がＣ１〜Ｃ４
中から選択され、出力されることになる。

【００３６】本実施例では、この係数セレクタ５１の出
力する制御係数を最終的な制御係数Ｃとして乗算回路３
８ｅに供給している。乗算器３８ｅの出力は量子化回路
３２ｅに供給され、該量子化回路３２ｅでは１ＦＤＬ３
４ｄの出力、即ち、都合４フレーム期間遅延された変換
データを量子化して、ＶＬＣ４０ｅに供給する。

【００３７】ＶＬＣ４０ｅは、実際に図２にて説明した
如き符号化を行い、符号化データ（ＤＡＴＡ）を出力す
る。この符号化データはエントリーバッファ４６にて所
定のビットレートで出力され、マルチプレクサ４８にて
最終的な制御係数Ｃと多重され、端子５０より伝送路に
出力される。

【００３８】上述の如き構成によれば、制御係数Ｃのフ
ィードバックをまったく行っていないので、同一の画面
に対する制御係数Ｃの計算を４度行っているにも拘ら
ず、１画面あたりの処理に要する期間は制御係数Ｃを一
定とする処理と同一となり、極めて高速の処理が可能と
なっている。また、各画面の符号化後の総ビット数は所
望の総ビット数ＮＢ０未満で極めてこのＮＢ０に近い値
となる。

【００３９】尚、上述の実施例に於て係数演算回路４４
ｂ〜４４ｄは、係数演算回路４４ａ〜４４ｃの出力する
係数Ｃ２〜Ｃ４と、該係数Ｃ２〜Ｃ４に従って量子化、
可変長符号化した総ビット数情報ｎｂ２〜ｎｂ４を用い
て所望の制御係数Ｃ０を予測したが、更に前段の係数及
び総ビット数情報を用いてより正確に予測する構成とす
ることも可能である。例えば係数演算回路４４ｂにおい
て係数Ｃ３を演算するために係数Ｃ１、Ｃ２及び総ビッ
ト数情報ｎｂ１、ｎｂ２を用いればより正確に係数Ｃ０
を予測することができる。

【００４０】また、上述の実施例に於ては１フレーム期
間の時間差を有する被ＤＣＴ変換データＸを並列に出力
するために、ＤＣＴ変換回路２８及びジグザグ走査回路
３０の後段に１ＦＤＬ３４ａ〜３４ｂを縦続接続した
が、この被ＤＣＴ変換データＸのビット数を大きくとる
必要がある場合は１ＦＤＬのメモリ容量を節約するため
に（８×８）ブロック化回路２６の後段に複数の１ＦＤ
Ｌを縦続に接続し、各１ＦＤＬの出力にもＤＣＴ変換回
路及びジグザグ走査回路を接続する構成とすることも可
能である。

【００４１】

【発明の効果】以上説明した様に、本発明の画像符号化
によれば、画像情報を周波数領域に変換して得たデータ
を量子化し、該量子化された変換データを可変長符号化
する符号化装置において、所定期間毎のデータ量を所望
のデータ量未満で極めてこれに近い値を設定することが
でき、且、極めて高速で処理が可能となった。

【図面の簡単な説明】

【図１】本発明の一実施例としての画像符号化装置の構
成を示すブロック図である。

【図２】ＤＣＴ変換を用いた従来の符号化方式の概略構
成例を説明するためのブロック図である。

【図３】（８×８）の画像データよりなる画素ブロック
図である。

【図４】ＤＣＴ変換されたデータマトリクスを示す図で
ある。

【図５】量子化ステップサイズの重み付けを示す量子化
マトリクスを示す図である。

【図６】係数Ｃと総ビット数との関係を示す図である。

【符号の説明】

２６ブロック化回路３０ＤＣＴ変換回路３２ａ〜３２ｅ量子化回路３４ａ〜３４ｄ１フレーム期間遅延回路３６量子化マトリクス発生回路３８ａ〜３８ｅ乗算回路４０ａ〜４０ｅ可変長符号化回路４２初期係数発生回路４４ａ〜４４ｃ係数演算回路４６エントリーバッファ４８マルチプレクサ５１係数セレクタ５４係数決定回路

Claims

【特許請求の範囲】

【請求項１】画像情報を周波数領域に変換して得た変
換データを量子化し、該量子化された変換データを可変
長符号化する符号化装置において、互いに１画面分の時間差を有する前記変換データを並列
に出力して複数チャンネルの変換データを出力する並列
化手段と、前記並列化手段の出力する複数チャンネルの変換データ
を夫々量子化する量子化手段と、該量子化手段中の複数の量子化器で量子化された変換デ
ータを前記可変長符号化により符号化した際のデータ量
を、画面単位で演算して複数のデータ量情報を出力する
演算手段と、前記複数のデータ量情報に応じて、前記複数の量子化器
へ入力される変換データに対して１画面前の変換データ
の入力される前記量子化手段中の複数の量子化器の量子
化ステップを画面単位で制御する複数の制御係数を発生
する係数発生手段と、同一画面の画像情報に対する前記複数の制御係数中の１
つを選択する選択手段と、該選択手段の出力する制御係数を用いて前記複数チャン
ネルの変換データの１つを量子化し、可変長符号化する
符号化手段と、を備える画像符号化装置。
【請求項２】前記選択手段は前記複数のデータ量情報
中所望のデータ量より少なく、且、該所望のデータ量に
最も近いデータ量情報を得るための制御係数を選択する
ことを特徴とする請求項１の画像符号化装置。
【請求項３】前記選択手段は前記係数発生手段の出力
する複数の制御係数の時間差を補償する回路を有するこ
とを特徴とする請求項１の画像符号化装置。