JPH05122082A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
- Publication number
- JPH05122082A JPH05122082A JP28181991A JP28181991A JPH05122082A JP H05122082 A JPH05122082 A JP H05122082A JP 28181991 A JP28181991 A JP 28181991A JP 28181991 A JP28181991 A JP 28181991A JP H05122082 A JPH05122082 A JP H05122082A
- Authority
- JP
- Japan
- Prior art keywords
- filter type
- analog
- switched capacitor
- capacitor filter
- analog integrator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】
【目的】 スイッチトキャパシタフィルタ型アナログ積
分器が飽和状態になっても、誤ったディジタルデータが
出力されないようにすることにある。 【構成】 アナログスイッチＳＷ３が閉じられ、アナロ
グスイッチＳＷ４，ＳＷ５が１側に接続され、アナログ
スイッチＳＷ１が閉じられた状態で、アナログ入力信号
が入力端子２と接地間に入力されると、アナログ入力信
号に対応した電荷がキャパシタＣ１に充電され、＋Ｖに
対応した電荷がキャパシタＣ２に充電される。そして、
キャパシタＣ１，Ｃ２に充電された電荷が、キャパシタ
Ｃ３，Ｃ４に転送される。この動作の繰り返しによりキ
ャパシタＣ３，Ｃ４に電荷が蓄積され、コンパレータ９
で設定した時間を越えたときに、コントローラ１０によ
ってアナログスイッチＳＷ４，ＳＷ５が接地側に接続さ
れ、キャパシタＣ４に保持されていた電荷は放電され、
飽和直後でも正しいＡ／Ｄ変換動作が可能になる。
分器が飽和状態になっても、誤ったディジタルデータが
出力されないようにすることにある。 【構成】 アナログスイッチＳＷ３が閉じられ、アナロ
グスイッチＳＷ４，ＳＷ５が１側に接続され、アナログ
スイッチＳＷ１が閉じられた状態で、アナログ入力信号
が入力端子２と接地間に入力されると、アナログ入力信
号に対応した電荷がキャパシタＣ１に充電され、＋Ｖに
対応した電荷がキャパシタＣ２に充電される。そして、
キャパシタＣ１，Ｃ２に充電された電荷が、キャパシタ
Ｃ３，Ｃ４に転送される。この動作の繰り返しによりキ
ャパシタＣ３，Ｃ４に電荷が蓄積され、コンパレータ９
で設定した時間を越えたときに、コントローラ１０によ
ってアナログスイッチＳＷ４，ＳＷ５が接地側に接続さ
れ、キャパシタＣ４に保持されていた電荷は放電され、
飽和直後でも正しいＡ／Ｄ変換動作が可能になる。
Description
【０００１】
【産業上の利用分野】本発明は、Ａ／Ｄ変換回路に関す
る。
る。
【０００２】
【従来の技術】従来のオーバーサンプリングＡ／Ｄ変換
回路は、アナログ積分器と、１ビット量子化器と、１ビ
ット量子化器から出力される量子化雑音の高周波成分を
除去するためのディジタルフィルタから構成されてお
り、外部から入力されるアナログ信号帯域よりも十分高
い周波数のオーバーサンプルクロックでアナログ信号の
サンプリングを行う。そして、量子化された信号を後段
のディジタルフィルタによってフィルタリングを行い、
１ビットの量子化器でありながら、通常のサンプルクロ
ックと同じレートで多ビットの高精度なディジタルデー
タを出力するというものであった。このオーバーサンプ
リングＡ／Ｄ変換器は、例えば、特願昭６３−２７９９
５１号等で既に知られている。
回路は、アナログ積分器と、１ビット量子化器と、１ビ
ット量子化器から出力される量子化雑音の高周波成分を
除去するためのディジタルフィルタから構成されてお
り、外部から入力されるアナログ信号帯域よりも十分高
い周波数のオーバーサンプルクロックでアナログ信号の
サンプリングを行う。そして、量子化された信号を後段
のディジタルフィルタによってフィルタリングを行い、
１ビットの量子化器でありながら、通常のサンプルクロ
ックと同じレートで多ビットの高精度なディジタルデー
タを出力するというものであった。このオーバーサンプ
リングＡ／Ｄ変換器は、例えば、特願昭６３−２７９９
５１号等で既に知られている。
【０００３】このオーバーサンプリングＡ／Ｄ変換回路
の構成要素であるアナログ積分器は、ＬＳＩ化するのに
適しているスイッチトキャパシタ回路によって構成され
るのが一般的である。図２は、スイッチトキャパシタフ
ィルタ型アナログ積分器の一構成例である。このスイッ
チトキャパシタフィルタ型アナログ積分器は、サンプリ
ングクロックによって、アナログスイッチＳＷ６が１側
に接続され、入力端子１２と接地間に入力された入力ア
ナログ信号に対応した電荷がキャパシタＣ５に充電され
る。そして、次のタイミングでアナログスイッチＳＷ６
は、演算増幅器１３の反転入力端に接続されている２側
に接続され、キャパシタＣ５に充電された電荷は、キャ
パシタＣ６に転送される。キャパシタＣ６には、その前
のサンプリングタイミングで転送されている電荷を保持
しており、その電荷とキャパシタＣ５から転送された電
荷との和がキャパシタＣ６に保持され、この電荷に比例
した電圧が出力端子１４と接続間に出力されることによ
って、積分の動作を行う。
の構成要素であるアナログ積分器は、ＬＳＩ化するのに
適しているスイッチトキャパシタ回路によって構成され
るのが一般的である。図２は、スイッチトキャパシタフ
ィルタ型アナログ積分器の一構成例である。このスイッ
チトキャパシタフィルタ型アナログ積分器は、サンプリ
ングクロックによって、アナログスイッチＳＷ６が１側
に接続され、入力端子１２と接地間に入力された入力ア
ナログ信号に対応した電荷がキャパシタＣ５に充電され
る。そして、次のタイミングでアナログスイッチＳＷ６
は、演算増幅器１３の反転入力端に接続されている２側
に接続され、キャパシタＣ５に充電された電荷は、キャ
パシタＣ６に転送される。キャパシタＣ６には、その前
のサンプリングタイミングで転送されている電荷を保持
しており、その電荷とキャパシタＣ５から転送された電
荷との和がキャパシタＣ６に保持され、この電荷に比例
した電圧が出力端子１４と接続間に出力されることによ
って、積分の動作を行う。
【０００４】
【発明が解決しようとする課題】この従来のオーバーサ
ンプリングＡ／Ｄ変換回路では、外部から入力されるア
ナログ信号が大振幅で過負荷の状態が続くと、スイッチ
トキャパシタフィルタ型アナログ積分器は、積分動作を
行っているため、飽和状態となる。この飽和レベルは、
量子化ステップ電圧の数十倍である。そして、スイッチ
トキャパシタフィルタ型アナログ積分器が飽和状態にな
った場合、スイッチトキャパシタフィルタ型アナログ積
分器の後段にある１ビット量子化器は、連続した「１」
または「−１」を出力し続ける。この飽和状態のとき
に、アナログ入力信号として、小振幅の正常な信号が入
力された場合、Ａ／Ｄ変換回路の量子化ステップ電圧の
単位でしか、スイッチトキャパシタフィルタ型アナログ
積分器が、飽和レベルから入力アナログ信号のレベル変
化に追従できるレベルにまで復帰できないため、飽和レ
ベルから復帰するには時間がかかる。この復帰するまで
の間は、アナログ入力信号の変化にスイッチトキャパシ
タフィルタ型アナログ積分器が追従できず、その間は、
誤ったディジタルデータが出力されるという問題点があ
った。
ンプリングＡ／Ｄ変換回路では、外部から入力されるア
ナログ信号が大振幅で過負荷の状態が続くと、スイッチ
トキャパシタフィルタ型アナログ積分器は、積分動作を
行っているため、飽和状態となる。この飽和レベルは、
量子化ステップ電圧の数十倍である。そして、スイッチ
トキャパシタフィルタ型アナログ積分器が飽和状態にな
った場合、スイッチトキャパシタフィルタ型アナログ積
分器の後段にある１ビット量子化器は、連続した「１」
または「−１」を出力し続ける。この飽和状態のとき
に、アナログ入力信号として、小振幅の正常な信号が入
力された場合、Ａ／Ｄ変換回路の量子化ステップ電圧の
単位でしか、スイッチトキャパシタフィルタ型アナログ
積分器が、飽和レベルから入力アナログ信号のレベル変
化に追従できるレベルにまで復帰できないため、飽和レ
ベルから復帰するには時間がかかる。この復帰するまで
の間は、アナログ入力信号の変化にスイッチトキャパシ
タフィルタ型アナログ積分器が追従できず、その間は、
誤ったディジタルデータが出力されるという問題点があ
った。
【０００５】本発明の目的は、スイッチトキャパシタフ
ィルタ型アナログ積分器が飽和状態になっても、誤った
ディジタルデータが出力されないようにすることにあ
る。
ィルタ型アナログ積分器が飽和状態になっても、誤った
ディジタルデータが出力されないようにすることにあ
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、信号周波数帯域よりも十分高いサンプリ
ング周波数でサンプリングするスイッチトキャパシタフ
ィルタ型アナログ積分器と、スイッチトキャパシタフィ
ルタ型アナログ積分器の出力値の極性に応じて、「＋
１」又は「−１」を出力する１ビット量子化器と、量子
化器の出力値の変化点をリセット信号として、スイッチ
トキャパシタフィルタ型アナログ積分器が飽和状態とな
った場合、１ビット量子化器が連続した「＋１」又は
「−１」を出力し、出力値の変化がない時間をモニタす
ることによって、スイッチトキャパシタフィルタ型アナ
ログ積分器の飽和状態をモニタするためのタイマー回路
と、タイマー回路の出力値とスイッチトキャパシタフィ
ルタ型アナログ積分器が飽和状態となっていることを判
断するための外部設定時間との比較を行うコンパレータ
と、スイッチトキャパシタフィルタ型アナログ積分器が
飽和状態となったときに、演算増幅器の反転入力端と出
力端間のキャパシタの電荷を一部放電させるためのアナ
ログスイッチ対と、コンパレータの出力値によってアナ
ログスイッチ対を制御するコントローラとから構成した
ものである。
に、本発明は、信号周波数帯域よりも十分高いサンプリ
ング周波数でサンプリングするスイッチトキャパシタフ
ィルタ型アナログ積分器と、スイッチトキャパシタフィ
ルタ型アナログ積分器の出力値の極性に応じて、「＋
１」又は「−１」を出力する１ビット量子化器と、量子
化器の出力値の変化点をリセット信号として、スイッチ
トキャパシタフィルタ型アナログ積分器が飽和状態とな
った場合、１ビット量子化器が連続した「＋１」又は
「−１」を出力し、出力値の変化がない時間をモニタす
ることによって、スイッチトキャパシタフィルタ型アナ
ログ積分器の飽和状態をモニタするためのタイマー回路
と、タイマー回路の出力値とスイッチトキャパシタフィ
ルタ型アナログ積分器が飽和状態となっていることを判
断するための外部設定時間との比較を行うコンパレータ
と、スイッチトキャパシタフィルタ型アナログ積分器が
飽和状態となったときに、演算増幅器の反転入力端と出
力端間のキャパシタの電荷を一部放電させるためのアナ
ログスイッチ対と、コンパレータの出力値によってアナ
ログスイッチ対を制御するコントローラとから構成した
ものである。
【０００７】
【実施例】以下、本発明について、図面を参照して説明
する。
する。
【０００８】図１は、本発明の一実施例の構成図であ
る。図１において、入力端子２はキャパシタＣ１に接続
され、基準電圧＋Ｖは、アナログスイッチＳＷ１を介し
て、キャパシタＣ２に接続され、基準電圧−Ｖは、アナ
ログスイッチＳＷ２を介して、キャパシタＣ２に接続さ
れ、キャパシタＣ１とキャパシタＣ２は、アナログスイ
ッチＳＷ３を介して、演算増幅器３の反転入力端に接続
され、キャパシタＣ３は、演算増幅器３の反転入力端と
演算増幅器３の出力端に接続され、キャパシタＣ４の一
方の端は、アナログスイッチＳＷ４を介して、演算増幅
器３の反転入力端に接続され、キャパシタＣ４の他方の
端は、アナログスイッチＳＷ５を介して、演算増幅器３
の出力端に接続され、演算増幅器３の出力端は、１ビッ
ト量子化器４に接続され、１ビット量子化器４は、ディ
ジタルフィルタ５と、アナログスイッチＳＷ１，ＳＷ２
を制御するコントローラ６に接続され、ＯＲゲート７
は、アナログ積分器の飽和状態をモニタするタイマー８
に接続され、タイマー８は飽和状態となったことを判断
するコンパレータ９に接続され、コンパレータ９は、ア
ナログスイッチＳＷ４，ＳＷ５を制御するコントローラ
１０と、ＯＲゲート７に接続され、出力端子１１は、デ
ィジタルフィルタ５に接続されている。従来のオーバー
サンプルＡ／Ｄ変換回路１では、スイッチトキャパシタ
フィルタ型アナログ積分器が飽和状態となった場合に、
飽和状態から復帰する間、誤ったディジタルデータを出
力していた。これを防止するために、本実施例は、スイ
ッチトキャパシタフィルタ型アナログ積分器が飽和状態
から素早く復帰することができるような構成となってい
る。
る。図１において、入力端子２はキャパシタＣ１に接続
され、基準電圧＋Ｖは、アナログスイッチＳＷ１を介し
て、キャパシタＣ２に接続され、基準電圧−Ｖは、アナ
ログスイッチＳＷ２を介して、キャパシタＣ２に接続さ
れ、キャパシタＣ１とキャパシタＣ２は、アナログスイ
ッチＳＷ３を介して、演算増幅器３の反転入力端に接続
され、キャパシタＣ３は、演算増幅器３の反転入力端と
演算増幅器３の出力端に接続され、キャパシタＣ４の一
方の端は、アナログスイッチＳＷ４を介して、演算増幅
器３の反転入力端に接続され、キャパシタＣ４の他方の
端は、アナログスイッチＳＷ５を介して、演算増幅器３
の出力端に接続され、演算増幅器３の出力端は、１ビッ
ト量子化器４に接続され、１ビット量子化器４は、ディ
ジタルフィルタ５と、アナログスイッチＳＷ１，ＳＷ２
を制御するコントローラ６に接続され、ＯＲゲート７
は、アナログ積分器の飽和状態をモニタするタイマー８
に接続され、タイマー８は飽和状態となったことを判断
するコンパレータ９に接続され、コンパレータ９は、ア
ナログスイッチＳＷ４，ＳＷ５を制御するコントローラ
１０と、ＯＲゲート７に接続され、出力端子１１は、デ
ィジタルフィルタ５に接続されている。従来のオーバー
サンプルＡ／Ｄ変換回路１では、スイッチトキャパシタ
フィルタ型アナログ積分器が飽和状態となった場合に、
飽和状態から復帰する間、誤ったディジタルデータを出
力していた。これを防止するために、本実施例は、スイ
ッチトキャパシタフィルタ型アナログ積分器が飽和状態
から素早く復帰することができるような構成となってい
る。
【０００９】次に、動作について説明する。入力端子２
と接地間にアナログ入力信号が入力される前は、アナロ
グスイッチＳＷ３は閉じられ、アナログスイッチＳＷ
４，ＳＷ５は、１側に接続されている。アナログ入力信
号が入力端子２と接地間に入力されると、そのときのア
ナログ電圧に応じた電荷がキャパシタＣ１に充電され
る。同時に、アナログスイッチＳＷ１又はアナログスイ
ッチＳＷ２を閉じることによって、１ビット量子化器４
から帰還される量子化ステップ電圧＋Ｖ又は−Ｖに対応
した電荷が、キャパシタＣ２に充電される。そして、キ
ャパシタＣ１に充電された電荷とキャパシタＣ２に充電
された電荷の和が、キャパシタＣ３，Ｃ４に転送され
る。この動作の繰り返しにより積分動作が行われる。
と接地間にアナログ入力信号が入力される前は、アナロ
グスイッチＳＷ３は閉じられ、アナログスイッチＳＷ
４，ＳＷ５は、１側に接続されている。アナログ入力信
号が入力端子２と接地間に入力されると、そのときのア
ナログ電圧に応じた電荷がキャパシタＣ１に充電され
る。同時に、アナログスイッチＳＷ１又はアナログスイ
ッチＳＷ２を閉じることによって、１ビット量子化器４
から帰還される量子化ステップ電圧＋Ｖ又は−Ｖに対応
した電荷が、キャパシタＣ２に充電される。そして、キ
ャパシタＣ１に充電された電荷とキャパシタＣ２に充電
された電荷の和が、キャパシタＣ３，Ｃ４に転送され
る。この動作の繰り返しにより積分動作が行われる。
【００１０】ここで、アナログ入力信号が大振幅で過負
荷の状態が続くと、このスイッチトキャパシタフィルタ
型アナログ積分器は飽和状態になり、その結果、後段の
１ビット量子化器４は、スイッチトキャパシタフィルタ
型アナログ積分器の出力値の極性によって、「＋１」、
「−１」を出力するため、スイッチトキャパシタフィル
タ型アナログ積分器が飽和状態となっている場合、連続
した「＋１」又は「−１」を出力する。タイマー８は、
１ビット量子化器４の出力の変化点をリセット信号とし
ているため、スイッチトキャパシタフィルタ型アナログ
積分器が飽和状態となっているときは、カウントアップ
動作を続ける。コンパレータ９には飽和状態になってい
ると判断できる時間を設定しておく。そして、タイマー
８の出力値がコンパレータ９で設定した時間を越えたと
きに、コントローラ１０によって、アナログスイッチＳ
Ｗ４，ＳＷ５が接地側に接続されるようにしておく。こ
れにより、スイッチトキャパシタフィルタ型アナログ積
分器が飽和状態となった場合、キャパシタＣ４に保持さ
れていた電荷は放電される。そして、スイッチトキャパ
シタフィルタ型アナログ積分器は、キャパシタＣ３，Ｃ
４に保持されている電荷に比例した電圧を出力するた
め、キャパシタＣ４に保持されていた電荷を放電させる
ことによって、スイッチトキャパシタフィルタ型アナロ
グ積分器は、素早く飽和状態から復帰することができ、
飽和直後のアナログ入力信号の変化に対して、スイッチ
トキャパシタフィルタ型アナログ積分器の追従が可能と
なり、飽和直後でも正常なアナログ入力信号に対して、
正しいＡ／Ｄ変換動作が可能になる。
荷の状態が続くと、このスイッチトキャパシタフィルタ
型アナログ積分器は飽和状態になり、その結果、後段の
１ビット量子化器４は、スイッチトキャパシタフィルタ
型アナログ積分器の出力値の極性によって、「＋１」、
「−１」を出力するため、スイッチトキャパシタフィル
タ型アナログ積分器が飽和状態となっている場合、連続
した「＋１」又は「−１」を出力する。タイマー８は、
１ビット量子化器４の出力の変化点をリセット信号とし
ているため、スイッチトキャパシタフィルタ型アナログ
積分器が飽和状態となっているときは、カウントアップ
動作を続ける。コンパレータ９には飽和状態になってい
ると判断できる時間を設定しておく。そして、タイマー
８の出力値がコンパレータ９で設定した時間を越えたと
きに、コントローラ１０によって、アナログスイッチＳ
Ｗ４，ＳＷ５が接地側に接続されるようにしておく。こ
れにより、スイッチトキャパシタフィルタ型アナログ積
分器が飽和状態となった場合、キャパシタＣ４に保持さ
れていた電荷は放電される。そして、スイッチトキャパ
シタフィルタ型アナログ積分器は、キャパシタＣ３，Ｃ
４に保持されている電荷に比例した電圧を出力するた
め、キャパシタＣ４に保持されていた電荷を放電させる
ことによって、スイッチトキャパシタフィルタ型アナロ
グ積分器は、素早く飽和状態から復帰することができ、
飽和直後のアナログ入力信号の変化に対して、スイッチ
トキャパシタフィルタ型アナログ積分器の追従が可能と
なり、飽和直後でも正常なアナログ入力信号に対して、
正しいＡ／Ｄ変換動作が可能になる。
【００１１】
【発明の効果】以上説明したように、本発明は、スイッ
チトキャパシタフィルタ型アナログ積分器が飽和状態に
なったとき、演算増幅器に入出力端に蓄えられた電荷の
一部を放電するようにしたので、誤ったディジタルデー
タが出力されないという効果が得られる。
チトキャパシタフィルタ型アナログ積分器が飽和状態に
なったとき、演算増幅器に入出力端に蓄えられた電荷の
一部を放電するようにしたので、誤ったディジタルデー
タが出力されないという効果が得られる。
【図１】本発明の一実施例の構成図である。
【図２】スイッチトキャパシタフィルタ型アナログ積分
器の一構成例を示す図である。
器の一構成例を示す図である。
１ 従来のオーバーサンプルＡ／Ｄ変換回路 ２ 入力端子 ３ 演算増幅器 ４ １ビット量子化器 ５ ディジタルフィルタ ６，１０ コントローラ ７ ＯＲゲート ８ タイマー ９ コンパレータ １１ 出力端子 ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５ アナログス
イッチ Ｃ１，Ｃ２，Ｃ３，Ｃ４ キャパシタ
イッチ Ｃ１，Ｃ２，Ｃ３，Ｃ４ キャパシタ
Claims (1)
- 【請求項１】信号周波数帯域よりも十分高いサンプリン
グ周波数でサンプリングするスイッチトキャパシタフィ
ルタ型アナログ積分器と、スイッチトキャパシタフィル
タ型アナログ積分器の出力値の極性に応じて、「＋１」
又は「−１」を出力する１ビット量子化器と、量子化器
の出力値の変化点をリセット信号として、スイッチトキ
ャパシタフィルタ型アナログ積分器が飽和状態となった
場合、１ビット量子化器が連続した「＋１」又は「−
１」を出力し、出力値の変化がない時間をモニタするこ
とによって、スイッチトキャパシタフィルタ型アナログ
積分器の飽和状態をモニタするためのタイマー回路と、
タイマー回路の出力値とスイッチトキャパシタフィルタ
型アナログ積分器が飽和状態となっていることを判断す
るための外部設定時間との比較を行うコンパレータと、
スイッチトキャパシタフィルタ型アナログ積分器が飽和
状態となったときに、演算増幅器の反転入力端と出力端
間のキャパシタの電荷を一部放電させるためのアナログ
スイッチ対と、コンパレータの出力値によってアナログ
スイッチ対を制御するコントローラとから構成されてい
ることを特徴とするＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28181991A JPH05122082A (ja) | 1991-10-29 | 1991-10-29 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28181991A JPH05122082A (ja) | 1991-10-29 | 1991-10-29 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05122082A true JPH05122082A (ja) | 1993-05-18 |
Family
ID=17644440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28181991A Pending JPH05122082A (ja) | 1991-10-29 | 1991-10-29 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05122082A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2907240A4 (en) * | 2012-10-12 | 2017-02-22 | Nienaber, David | Phase sector based rf signal decimation |
-
1991
- 1991-10-29 JP JP28181991A patent/JPH05122082A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2907240A4 (en) * | 2012-10-12 | 2017-02-22 | Nienaber, David | Phase sector based rf signal decimation |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5055843A (en) | Sigma delta modulator with distributed prefiltering and feedback | |
| EP0586021B1 (en) | Digital noise shaper circuit | |
| US4996529A (en) | Auto-zeroing circuit for offset cancellation | |
| US4851841A (en) | Gain scaling of oversampled analog-to-digital converters | |
| JP4774159B2 (ja) | アナログ−デジタル変換用積分及び折返し回路 | |
| IE55546B1 (en) | Delta-sigma modulator with switched capacitor implementation | |
| KR100928406B1 (ko) | 증분-델타 아날로그-대-디지털 변환 | |
| US5563597A (en) | Switched-capacitor one-bit digital-to-analog converter with low sensitivity to op-amp offset voltage | |
| US6765520B1 (en) | Method and circuit for jamming digital filter while resetting delta sigma modulator | |
| US6768436B1 (en) | Method and circuit resetting delta sigma modulator | |
| US5721547A (en) | Analog-to-digital converter employing DC offset cancellation after modulation and before digital processing | |
| KR100513384B1 (ko) | 신호 처리장치의 테스트 장치 및 테스트 방법 | |
| EP1215504A2 (en) | RMS-TO-DC converter with fault detection and recovery | |
| JPH08307275A (ja) | 可変利得端を内蔵するデルタ シグマ アナログ ディジタル変換器 | |
| JP3009597B2 (ja) | 多ビットδςディジタル／アナログ変換器 | |
| JPS6031315A (ja) | ２次デルタ・シグマ変調器 | |
| US5448239A (en) | Analog-to-digital converter | |
| JPH05122082A (ja) | Ａ／ｄ変換回路 | |
| EP1876715B1 (en) | Range compression in oversampling analog-to-digital converters using differential input signals | |
| JP3731334B2 (ja) | 変調器およびオーバサンプル形ａ／ｄ変換器 | |
| JP3113527B2 (ja) | Ａ／ｄ変換器 | |
| JP3192256B2 (ja) | Δςモジュレータ | |
| JPH07143006A (ja) | デルタシグマ型ａ／ｄコンバータ | |
| JP3226657B2 (ja) | Δςモジュレータ | |
| JPS6313520A (ja) | Ａｄ変換回路 |