JPH05122068A - Frequency synthesizer - Google Patents
Frequency synthesizerInfo
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- JPH05122068A JPH05122068A JP3306553A JP30655391A JPH05122068A JP H05122068 A JPH05122068 A JP H05122068A JP 3306553 A JP3306553 A JP 3306553A JP 30655391 A JP30655391 A JP 30655391A JP H05122068 A JPH05122068 A JP H05122068A
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/185—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using a mixer in the loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は通信分野等で用いられる
周波数シンセサイザに関し、特に高ＲＦ周波数帯で使用
する細かい周波数ステップの周波数シンセサイザに関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency synthesizer used in the field of communication and the like, and more particularly to a frequency synthesizer with fine frequency steps used in a high RF frequency band.
【０００２】[0002]
【従来の技術】従来の周波数シンセサイザの一例を図２
に示す。同図において、１は基準発振器であり、この基
準発振器１の出力を分周器１５で分周し、位相比較器６
に入力させる。又、ＶＣＯ（電圧制御発振器）８の出力
をプログラマブル分周器９で分周して位相比較器６に入
力させ、ここで前記分周器１５の出力と位相比較する。
この比較結果はループフィルタ７で平滑化され、前記Ｖ
ＣＯ８に制御電圧として入力される。2. Description of the Related Art An example of a conventional frequency synthesizer is shown in FIG.
Shown in. In the figure, reference numeral 1 is a reference oscillator, and the output of the reference oscillator 1 is divided by a frequency divider 15 to obtain a phase comparator 6
To enter. Further, the output of the VCO (voltage controlled oscillator) 8 is frequency-divided by the programmable frequency divider 9 and input to the phase comparator 6, where the phase is compared with the output of the frequency divider 15.
This comparison result is smoothed by the loop filter 7 and
It is input to CO8 as a control voltage.
【０００３】この周波数シンセサイザでは、今ＶＣＯ８
の出力周波数をｆOとし、プログラマブル分周器９の分
周比をＮ（Ｎは可変数）、基準発振器１の周波数を
ｆR 、分周器２１の分周比をｍとすると、ＰＬＬ（位相
同期ループ）の同期状態においては、 ｆO ／Ｎ＝ｆR ／ｍ＝Δｆ （１） ∴ ｆO ＝Ｎ・Δｆ （２） Ｎを変えることにより、ＶＣＯ８の出力周波数はΔｆ単
位で変わり、Δｆステップの周波数シンセサイザとな
る。この周波数シンセサイザでは、位相比較をΔｆの周
波数単位で行うため、ＰＬＬの等化帯域幅をΔｆよりも
充分狭くしなくてはならない。このため、ＰＬＬの追随
性が悪くなり、ＶＣＯ８の内部雑音に起因する位相雑音
を抑圧することが困難になる。In this frequency synthesizer, the VCO8 is now used.
Of the output frequency and f O, division ratio N (N is a variable number) of the programmable frequency divider 9, frequency f R of the reference oscillator 1, the frequency division ratio of the frequency divider 21 and m, PLL ( In the synchronized state of the phase-locked loop), the output frequency of the VCO 8 changes in units of Δf by changing f O / N = f R / m = Δf (1) ∴f O = N · Δf (2) N The frequency synthesizer has Δf steps. In this frequency synthesizer, phase comparison is performed in frequency units of Δf, so the equalization bandwidth of the PLL must be made sufficiently narrower than Δf. For this reason, the followability of the PLL becomes poor, and it becomes difficult to suppress the phase noise caused by the internal noise of the VCO 8.
【０００４】このような点を解消するために、図３に示
す周波数シンセサイザが提案されている。この周波数シ
ンセサイザは、前記した周波数シンセサイザの分周器２
１に代えてＤＤＳ（直接ディジタル合成シンセサイザ）
２を用いたものである。ＤＤＳは図４に示すように、Ｑ
ビット２進加算器１１と、ラッチ１２と、Ｄ／Ａ変換器
１３と、ＬＰＦ（低域ろ波器）１４とで構成される。そ
して、その出力周波数ｆDDS は、次式によって与えられ
る。但し、Ｍ＋ｋは外部から指定されるチャネル番号で
ある。 ｆDDS （Ｍ＋ｋ）＝（Ｍ＋ｋ）・ｆR ／２Q ＝Ｍ・ｆR ／２Q ＋ｋ・ｆR ／２Q （３）In order to eliminate such a point, a frequency synthesizer shown in FIG. 3 has been proposed. This frequency synthesizer is a frequency divider 2 of the frequency synthesizer described above.
DDS (Direct Digital Synthesis Synthesizer) instead of 1
2 is used. As shown in FIG. 4, DDS is Q
It is composed of a bit binary adder 11, a latch 12, a D / A converter 13, and an LPF (low-pass filter) 14. The output frequency f DDS is given by the following equation. However, M + k is a channel number designated from the outside. f DDS (M + k) = (M + k) · f R / 2 Q = M · f R / 2 Q + k · f R / 2 Q (3)
【０００５】標本定理の要求から、ｆDDS はｆR に比べ
て充分小さいことが必要である。即ち、 （Ｍ＋ｋ）・ｆR ／２Q ≪ｆR （４） ＤＤＳのビット数Ｑを大きくすることにより、いくらで
も細かな周波数ステップの制御が可能となる。このと
き、図３の周波数シンセサイザの出力周波数ｆO は、次
式となる。 ｆO ＝Ｎ・Ｍ・ｆR ／２Q ＋ｋ・Ｎ・ｆR ／２Q （５）From the requirement of the sample theorem, it is necessary that f DDS is sufficiently smaller than f R. In other words, it is possible to control the (M + k) · f R / 2 Q «f R (4) by increasing the DDS number of bits Q, any number fine frequency step. At this time, the output frequency f O of the frequency synthesizer of FIG. 3 is given by the following equation. f O = N ・ M ・ f R / 2 Q + k ・ N ・ f R / 2 Q (5)
【０００６】[0006]
【発明が解決しようとする課題】ここで、ｆR はＤＤＳ
の動作速度から高々１０ＭＨZ に制限される。そのた
め、ＲＦ帯の周波数シンセサイザにおいては、Ｎが大き
な値となってしまう。例えば、Ｍ・ｆR ／２Q が１ＭＨ
Z とすると、１ＧＨZ の周波数を発生するためには、Ｎ
は1000程度になる。図４に示すＤＤＳは、加算器１１自
体は大きな数が容易にとれるＱビットであっても、実際
にＤ／Ａ変換器１３に出力されるのは上位Ｌビット、例
えばＬ＝１２である。このため、Ｄ／Ａ変換器１３にお
いて量子化雑音が発生することを避けることができな
い。Here, f R is DDS
At most it is limited to 10 MHz Z from the operating speed. Therefore, N becomes a large value in the frequency synthesizer in the RF band. For example, M · f R / 2 Q is 1 MH
When Z, in order to generate a frequency of 1GH Z is, N
Is about 1000. In the DDS shown in FIG. 4, even if the adder 11 itself has a large number of Q bits, what is actually output to the D / A converter 13 is the upper L bits, for example L = 12. Therefore, it is inevitable that the D / A converter 13 will generate quantization noise.
【０００７】この量子化雑音は式（５）から判るよう
に、シンセサイザ出力においてＮ倍されるため、Ｎが大
きくなると、この量子化雑音に起因する位相雑音が増大
することになる。本発明の目的は、広い周波数範囲にわ
たって細かな周波数ステップで周波数信号を得ることが
でき、しかも位相雑音の小さい周波数シンセサイザを提
供することにある。As can be seen from the equation (5), this quantization noise is multiplied by N at the output of the synthesizer. Therefore, when N becomes large, the phase noise due to this quantization noise increases. An object of the present invention is to provide a frequency synthesizer capable of obtaining a frequency signal in fine frequency steps over a wide frequency range and having a small phase noise.
【０００８】[0008]
【課題を解決するための手段】本発明の周波数シンセサ
イザは、基準発振器と、この基準発振器の出力をタイミ
ング源としてチャネル番号により指定された周波数信号
を発生するＤＤＳと、基準発振器の出力を分周する分周
器と、指定されたチャネル番号によりこの分周器の出力
周波数単位の可変周波数信号を出力する部分周波数シン
セサイザと、目的とする周波数帯で発振するＶＣＯと、
このＶＣＯの出力を分周する分周器と、この分周器の出
力と部分周波数シンセサイザの出力との周波数差を得る
ミキサと、このミキサの出力から高周波成分を除去する
フィルタと、このフィルタの出力とＤＤＳの出力との位
相比較を行う位相比較器と、この位相比較器の出力を平
滑化してＶＣＯの制御電圧とするループフィルタとを備
える。A frequency synthesizer of the present invention divides an output of a reference oscillator, a DDS for generating a frequency signal designated by a channel number using an output of the reference oscillator as a timing source, and an output of the reference oscillator. Frequency divider, a partial frequency synthesizer that outputs a variable frequency signal in an output frequency unit of the frequency divider according to a designated channel number, a VCO that oscillates in a target frequency band,
A divider for dividing the output of this VCO, a mixer for obtaining the frequency difference between the output of this divider and the output of the partial frequency synthesizer, a filter for removing high frequency components from the output of this mixer, and a filter for this filter. A phase comparator for performing a phase comparison between the output and the output of the DDS, and a loop filter for smoothing the output of the phase comparator to obtain the VCO control voltage are provided.
【０００９】[0009]
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の周波数シンセサイザのブ
ロック回路図である。同図において、１は基準発振器、
２はＤＤＳ、６は位相比較器、７はループフィルタ、８
はＶＣＯであり、ＤＤＳ２の出力を位相比較器６に入力
させる。又、基準発振器１の出力を一定の分周比（ｎ）
で分周する分周器３と、外部から与えられる周波数比Ｋ
によって分周器３の出力の周波数単位のＫ倍の周波数信
号を出力する部分周波数シンセサイザ４とを備えてお
り、この部分周波数シンセサイザ４の出力をミキサ５に
入力させる。このミキサ５にはＮ分周器９によってＮ分
周されたＶＣＯ８の出力も入力され、これらを乗算して
得た周波数差の出力をＬＰＦ１０を通して前記位相比較
器６に入力させている。尚、部分周波数シンセサイザ４
は、詳細な説明は省略するが、ＶＣＯ、位相比較器、可
変分周器、ループフィルタ等からなるＰＬＬ回路、例え
ば図２に示したような回路で構成することができる。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings. FIG. 1 is a block circuit diagram of a frequency synthesizer according to an embodiment of the present invention. In the figure, 1 is a reference oscillator,
2 is DDS, 6 is a phase comparator, 7 is a loop filter, 8
Is a VCO, and causes the output of the DDS 2 to be input to the phase comparator 6. Also, the output of the reference oscillator 1 is divided by a constant frequency division ratio (n)
The frequency divider K that divides the frequency with the frequency ratio K given from the outside
And a partial frequency synthesizer 4 for outputting a frequency signal of K times the frequency unit of the output of the frequency divider 3, and the output of this partial frequency synthesizer 4 is input to the mixer 5. The output of the VCO 8 divided by N by the N divider 9 is also input to the mixer 5, and the output of the frequency difference obtained by multiplying these is input to the phase comparator 6 through the LPF 10. In addition, the partial frequency synthesizer 4
Although detailed description is omitted, it can be configured by a PLL circuit including a VCO, a phase comparator, a variable frequency divider, a loop filter, and the like, for example, the circuit shown in FIG.
【００１０】この構成によれば、今、出力周波数をｆO
とすると、位相同期状態においては、次式の関係とな
る。 ｆO ／Ｎ−Ｋ・ｆR ／ｎ＝（Ｍ＋ｋ）・ｆR ／２Q （６） 即ち、 ｆO ／Ｎ＝〔Ｋ／ｎ＋（Ｍ＋ｋ）／２Q 〕ｆR （７）According to this configuration, the output frequency is now f O
Then, in the phase-locked state, the following relationship is established. f O / N−K · f R / n = (M + k) · f R / 2 Q (6) That is, f O / N = [K / n + (M + k) / 2 Q ] f R (7)
【００１１】ここで、分周比Ｎの効果は単に出力周波数
ｆO をＮ倍にするだけであるので、以後Ｎ＝１の場合に
ついて説明する。すると、 ｆO ＝（Ｋ・２Q ／ｎ＋Ｍ＋ｋ）・Δｆ （８） 但し、 Δｆ＝ｆR ／２Q （９） 式（８）において、Ｋを１変えると、出力周波数はｆR
／ｎ変化され、ｋを１変えるとΔｆだけ周波数が変化さ
れる。Since the effect of the frequency division ratio N is simply to multiply the output frequency f O by N, the case of N = 1 will be described below. Then, f O = (K · 2 Q / n + M + k) · Δf (8) However, Δf = f R / 2 Q (9) In the equation (8), if K is changed by 1, the output frequency becomes f R
/ N is changed, and when k is changed by 1, the frequency is changed by Δf.
【００１２】したがって、部分周波数シンセサイザ４を
制御することで、大きな周波数ステップで周波数を変化
でき、ＤＤＳ２を制御することで小さな周波数ステップ
で周波数を変化することができる。今、ｋの範囲を０，
１，２，…，Ｍ−１として隙間なく周波数範囲をカバー
するためには、 Ｍ・Δｆ≧ｆR （１０） となる必要がある。Therefore, the frequency can be changed in a large frequency step by controlling the partial frequency synthesizer 4, and the frequency can be changed in a small frequency step by controlling the DDS 2. Now the range of k is 0,
In order to cover the frequency range without gaps as 1, 2, ..., M-1, it is necessary that M · Δf ≧ f R (10).
【００１３】そこで、 ｎ・Ｍ＝ｆR ／Δｆ＝２Q （１１） となるようにＭ，ｎ，Ｑを設定すれば、 ｆO ＝〔（Ｋ＋１）・Ｍ＋ｋ〕・Δｆ （１２） 但し、 Δｆ＝ｆR ／２Q となり、重複することなく指
定されたチャネル番号、 ｃｈ（Ｋ＋１，ｋ）＝（Ｋ＋１）・Ｍ＋ｋ （１３） に対して、 ｆO （ｎ）＝ｃｈ（Ｋ＋１，ｋ）・Δｆ （１４） なる周波数を発生することができる。Therefore, if M, n, and Q are set so that n · M = f R / Δf = 2 Q (11), f O = [(K + 1) · M + k] · Δf (12) Δf = f R / 2 Q , and channel numbers specified without duplication, ch (K + 1, k) = (K + 1) · M + k (13), for f O (n) = ch (K + 1, k) A frequency of Δf (14) can be generated.
【００１４】したがって、式（９）及び（１２）で示さ
れるように、Ｑを必要なだけ大きく設定することによ
り、いくらでも小さな周波数ステップを実現することが
できる。又、Ｋによる大きな周波数ステップも実現可能
となる。これにより、両者を併せて広い周波数範囲で微
小な周波数ステップの周波数信号を発生することができ
る。しかも、ＤＤＳ２からＶＣＯ８に至る経路において
行われる周波数逓倍は、分周器９がＮ＝１の場合には１
であり、ＤＤＳ２の量子化雑音が増幅されないため、位
相雑音の少ない周波数信号を発生することができる。Therefore, as shown in equations (9) and (12), by setting Q as large as necessary, it is possible to realize as many small frequency steps as possible. Also, a large frequency step by K can be realized. As a result, both of them can generate a frequency signal with a minute frequency step in a wide frequency range. Moreover, the frequency multiplication performed in the path from the DDS 2 to the VCO 8 is 1 when the frequency divider 9 is N = 1.
Since the quantization noise of DDS2 is not amplified, it is possible to generate a frequency signal with little phase noise.
【００１５】[0015]
【発明の効果】以上説明したように本発明は、基準発振
器を可変逓倍する部分周波数シンセサイザの出力とＶＣ
Ｏの分周出力との周波数差出力と、ＤＤＳの出力とを位
相比較してＰＬＬを構成しているので、部分周波数シン
セサイザとＤＤＳを制御することで、極めて広い周波数
範囲で、しかも極めて微小な周波数ステップの周波数シ
ンセサイザが実現できる効果がある。又、ＤＤＳから出
力までの間の周波数逓倍数を小さくでき、ＤＤＳの量子
化雑音を抑制することができる効果もある。As described above, according to the present invention, the output of the partial frequency synthesizer for variably multiplying the reference oscillator and the VC
Since the PLL is configured by phase comparison of the frequency difference output with the frequency-divided output of O and the output of DDS, by controlling the partial frequency synthesizer and DDS, a very wide frequency range and an extremely small frequency range can be obtained. There is an effect that a frequency step frequency synthesizer can be realized. Further, there is also an effect that the frequency multiplication number from DDS to output can be reduced and the DDS quantization noise can be suppressed.
【図１】本発明の周波数シンセサイザの一実施例のブロ
ック回路図である。FIG. 1 is a block circuit diagram of an embodiment of a frequency synthesizer of the present invention.
【図２】従来の周波数シンセサイザの一例のブロック回
路図である。FIG. 2 is a block circuit diagram of an example of a conventional frequency synthesizer.
【図３】従来の周波数シンセサイザの他の例のブロック
回路図である。FIG. 3 is a block circuit diagram of another example of a conventional frequency synthesizer.
【図４】ＤＤＳのブロック回路図である。FIG. 4 is a block circuit diagram of a DDS.
１ 基準発振器 ２ ＤＤＳ ３ 分周器 ４ 部分周波数シンセサイザ ５ ミキサ ６ 位相比較器 ７ ループフィルタ ８ ＶＣＯ ９ 分周器 １０ ＬＰＦ 1 Reference Oscillator 2 DDS 3 Divider 4 Partial Frequency Synthesizer 5 Mixer 6 Phase Comparator 7 Loop Filter 8 VCO 9 Divider 10 LPF
Claims (1)
する周波数信号を発生するための周波数シンセサイザで
あって、基準発振器と、この基準発振器の出力をタイミ
ング源として前記チャネル番号により指定された周波数
信号を発生するＤＤＳ（直接ディジタル合成シンセサイ
ザ）と、前記基準発振器の出力を分周する分周器と、指
定されるチャネル番号に対応して前記分周器の出力周波
数単位の可変周波数信号を出力する部分周波数シンセサ
イザと、目的とする周波数帯で発振するＶＣＯ（電圧制
御発振器）と、このＶＣＯの出力を分周する分周器と、
この分周器の出力と前記部分周波数シンセサイザの出力
との周波数差を得るミキサと、このミキサの出力から高
周波成分を除去するフィルタと、このフィルタの出力と
前記ＤＤＳの出力との位相比較を行う位相比較器と、こ
の位相比較器の出力を平滑化して前記ＶＣＯの制御電圧
とするループフィルタとを備えることを特徴とする周波
数シンセサイザ。1. A frequency synthesizer for generating a frequency signal corresponding to an externally designated channel number, comprising a reference oscillator and a frequency signal designated by the channel number with an output of the reference oscillator as a timing source. Generating a DDS (Direct Digital Synthesis Synthesizer), a frequency divider for dividing the output of the reference oscillator, and a variable frequency signal of an output frequency unit of the frequency divider corresponding to a designated channel number. A partial frequency synthesizer, a VCO (voltage controlled oscillator) that oscillates in a target frequency band, and a frequency divider that divides the output of this VCO
A mixer for obtaining a frequency difference between the output of the frequency divider and the output of the partial frequency synthesizer, a filter for removing high frequency components from the output of the mixer, and a phase comparison between the output of this filter and the output of the DDS. A frequency synthesizer comprising a phase comparator and a loop filter that smoothes an output of the phase comparator to obtain a control voltage of the VCO.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3306553A JPH05122068A (en) | 1991-10-26 | 1991-10-26 | Frequency synthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3306553A JPH05122068A (en) | 1991-10-26 | 1991-10-26 | Frequency synthesizer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05122068A true JPH05122068A (en) | 1993-05-18 |
Family
ID=17958433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3306553A Pending JPH05122068A (en) | 1991-10-26 | 1991-10-26 | Frequency synthesizer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05122068A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5673007A (en) * | 1995-04-10 | 1997-09-30 | Nec Corporation | Frequency synthesizer having PLL receiving filtered output of DDS |
| US5831481A (en) * | 1996-02-29 | 1998-11-03 | Nec Corporation | Phase lock loop circuit having a broad loop band and small step frequency |
| JP2011097382A (en) * | 2009-10-30 | 2011-05-12 | Hioki Ee Corp | Frequency synthesizer |
| KR101298621B1 (en) * | 2013-03-19 | 2013-08-26 | 국방과학연구소 | Fmcw synthesizer and control method thereof |
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| JP2016006950A (en) * | 2014-05-26 | 2016-01-14 | 三菱電機株式会社 | Frequency synthesizer |
-
1991
- 1991-10-26 JP JP3306553A patent/JPH05122068A/en active Pending
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