JPH05122067A - Frequency synthesizer - Google Patents
Frequency synthesizerInfo
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は通信分野等で用いられる
周波数シンセサイザに関し、特に高ＲＦ周波数帯で使用
する細かい周波数ステップの周波数シンセサイザに関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency synthesizer used in the field of communication and the like, and more particularly to a frequency synthesizer with fine frequency steps used in a high RF frequency band.
【０００２】[0002]
【従来の技術】従来の周波数シンセサイザの一例を図３
に示す。同図において、１は基準発振器であり、この基
準発振器１の出力を分周器１５で分周し、位相比較器６
に入力させる。又、ＶＣＯ（電圧制御発振器）８の出力
をプログラマブル分周器９で分周して位相比較器６に入
力させ、ここで前記分周器１５の出力と位相比較する。
この比較結果はループフィルタ７で平滑化され、前記Ｖ
ＣＯ８に制御電圧として入力される。2. Description of the Related Art An example of a conventional frequency synthesizer is shown in FIG.
Shown in. In the figure, reference numeral 1 is a reference oscillator, and the output of the reference oscillator 1 is divided by a frequency divider 15 to obtain a phase comparator 6
To enter. Further, the output of the VCO (voltage controlled oscillator) 8 is frequency-divided by the programmable frequency divider 9 and input to the phase comparator 6, where the phase is compared with the output of the frequency divider 15.
This comparison result is smoothed by the loop filter 7 and
It is input to CO8 as a control voltage.
【０００３】この周波数シンセサイザでは、今ＶＣＯ８
の出力周波数をｆOとし、プログラマブル分周器９の分
周比をＮ（Ｎは可変数）、基準発振器１の周波数を
ｆR 、分周器２１の分周比をｍとすると、ＰＬＬ（位相
同期ループ）の同期状態においては、 ｆO ／Ｎ＝ｆR ／ｍ＝Δｆ （１） ∴ ｆO ＝Ｎ・Δｆ （２） Ｎを変えることにより、ＶＣＯ８の出力周波数はΔｆ単
位で変わり、Δｆステップの周波数シンセサイザとな
る。この周波数シンセサイザでは、位相比較をΔｆの周
波数単位で行うため、ＰＬＬの等化帯域幅をΔｆよりも
充分狭くしなくてはならない。このため、ＰＬＬの追随
性が悪くなり、ＶＣＯ８の内部雑音に起因する位相雑音
を抑圧することが困難になる。In this frequency synthesizer, the VCO8 is now used.
Of the output frequency and f O, division ratio N (N is a variable number) of the programmable frequency divider 9, frequency f R of the reference oscillator 1, the frequency division ratio of the frequency divider 21 and m, PLL ( In the synchronized state of the phase-locked loop), the output frequency of the VCO 8 changes in units of Δf by changing f O / N = f R / m = Δf (1) ∴f O = N · Δf (2) N The frequency synthesizer has Δf steps. In this frequency synthesizer, phase comparison is performed in frequency units of Δf, so the equalization bandwidth of the PLL must be made sufficiently narrower than Δf. For this reason, the followability of the PLL becomes poor, and it becomes difficult to suppress the phase noise caused by the internal noise of the VCO 8.
【０００４】このような点を解消するために、図４に示
す周波数シンセサイザが提案されている。この周波数シ
ンセサイザは、前記した周波数シンセサイザの分周器２
１に代えてＤＤＳ（直接ディジタル合成シンセサイザ）
２を用いたものである。ＤＤＳは図５に示すように、Ｑ
ビット２進加算器１１と、ラッチ１２と、Ｄ／Ａ変換器
１３と、ＬＰＦ（低域ろ波器）１４とで構成される。そ
して、その出力周波数ｆDDS は、次式によって与えられ
る。但し、Ｍ＋ｋは外部から指定されるチャネル番号で
ある。 ｆDDS （Ｍ＋ｋ）＝（Ｍ＋ｋ）・ｆR ／２Q ＝Ｍ・ｆR ／２Q ＋ｋ・ｆR ／２Q （３）In order to eliminate such a point, a frequency synthesizer shown in FIG. 4 has been proposed. This frequency synthesizer is a frequency divider 2 of the frequency synthesizer described above.
DDS (Direct Digital Synthesis Synthesizer) instead of 1
2 is used. As shown in FIG. 5, DDS is Q
It is composed of a bit binary adder 11, a latch 12, a D / A converter 13, and an LPF (low-pass filter) 14. The output frequency f DDS is given by the following equation. However, M + k is a channel number designated from the outside. f DDS (M + k) = (M + k) · f R / 2 Q = M · f R / 2 Q + k · f R / 2 Q (3)
【０００５】したがって、出力周波数は式（１）と同様
にして、 ｆO ＝Ｎ・ｆDDS ＝Ｎ・Ｍ・ｆR ／２Q ＋Ｎ・ｋ・ｆR ／２Q ＝Ｎ・Ｍ・ｆR ／２Q ＋Ｎ・Δｆ／２Q （４） 但し、Δｆ＝Ｎ・ｆR ／２Q ここで、Ｍを固定し、ｋを可変（ｋ＝０，１，２，…，
Ｍ−１）とすると、（４）式より、Δｆステップの周波
数シンセサイザが得られることが判る。ＤＤＳのビット
数Ｑを大きくすることにより、いくらでも細かな周波数
ステップの制御が可能となる。Therefore, the output frequency is the same as in the equation (1): f O = N · f DDS = N · M · f R / 2 Q + N · k · f R / 2 Q = N · M · f R / 2 Q + N · Δf / 2 Q (4) where Δf = N · f R / 2 Q where M is fixed and k is variable (k = 0, 1, 2, ...,
It can be seen from the equation (4) that a frequency synthesizer with Δf steps can be obtained if M−1). By increasing the number of bits Q of DDS, it is possible to control the frequency step as finely as possible.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、図５に
示すＤＤＳは、加算器１１自体は大きな数が容易にとれ
るＱビットであっても、実際にＤ／Ａ変換器１３に出力
されるのは上位Ｌビット、例えばＬ＝１２である。この
ため、Ｄ／Ａ変換器１３において残るＱ−Ｌビットに相
当する誤差がいわゆる量子化雑音となって発生する。
又、ＤＤＳにおけるディジタル素子の動作速度の上から
もｆR は高々１０ＭＨZ に制限される。その上、式
（３）のＤＤＳ出力周波数はｆR より充分小さい範囲に
あることが必要であり、例えば１／10、即ち１ＭＨZ 程
度に限られる。このとき、目的とする出力周波数帯がｆ
O ＝1600ＭＨZ 帯であるとすると、Ｎは1600という大き
な値になる。However, in the DDS shown in FIG. 5, even if the adder 11 itself is a Q-bit for which a large number can be easily obtained, it is actually output to the D / A converter 13. The upper L bits, for example L = 12. Therefore, an error corresponding to Q-L bits remaining in the D / A converter 13 is generated as so-called quantization noise.
Further, f R is limited to at most 10 MHz Z from above the operating speed of the digital device in DDS. Moreover, DDS output frequency of equation (3) is required to be in the sufficiently smaller ranges f R, for example 1/10, i.e. limited to about 1 MH Z. At this time, the target output frequency band is f
If the O = 1600 MH Z band, N becomes a large value of 1600.
【０００７】ＤＤＳ２の出力はＶＣＯ８の出力において
Ｎ倍されるが、このとき量子化雑音もＮ倍されて位相雑
音となる。したがって、Ｎが大きい場合には出力位相誤
差の著しい増大を避けることが困難になる。本発明の目
的は、広い周波数範囲にわたって細かな周波数ステップ
で周波数信号を得ることができ、しかも位相雑音の小さ
い周波数シンセサイザを提供することにある。The output of the DDS 2 is multiplied by N at the output of the VCO 8, and at this time, the quantization noise is also multiplied by N and becomes phase noise. Therefore, when N is large, it becomes difficult to avoid a significant increase in the output phase error. An object of the present invention is to provide a frequency synthesizer capable of obtaining a frequency signal in fine frequency steps over a wide frequency range and having a small phase noise.
【０００８】[0008]
【課題を解決するための手段】本発明の周波数シンセサ
イザは、基準発振器と、この基準発振器の出力をタイミ
ング源としてチャネル番号により指定された周波数信号
を発生するＤＤＳ（直接ディジタル合成シンセサイザ）
と、目的とする周波数帯で発振するＶＣＯ（電圧制御発
振器）と、このＶＣＯの出力を分周する分周器と、基準
発振器の出力を受けてインパルス列を発生するパルス発
生器と、前記分周器の出力をインパルス列で標本化を行
うサンプラと、このサンプラの出力から不要波を除去す
るフィルタと、このフィルタの出力とＤＤＳの出力との
位相比較を行う位相比較器と、この位相比較器の出力を
平滑化して前記ＶＣＯの制御電圧とするループフィルタ
とを備える。SUMMARY OF THE INVENTION A frequency synthesizer according to the present invention comprises a reference oscillator and a DDS (direct digital synthesis synthesizer) for generating a frequency signal designated by a channel number using an output of the reference oscillator as a timing source.
A VCO (voltage controlled oscillator) that oscillates in a target frequency band, a frequency divider that divides the output of this VCO, a pulse generator that receives the output of the reference oscillator and generates an impulse train, A sampler that samples the output of the frequency divider with an impulse train, a filter that removes unwanted waves from the output of this sampler, a phase comparator that compares the output of this filter with the output of the DDS, and this phase comparison Loop filter that smoothes the output of the converter to obtain the control voltage of the VCO.
【０００９】[0009]
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の周波数シンセサイザのブ
ロック回路図である。同図において、１は基準発振器、
２はＤＤＳ、６は位相比較器、７はループフィルタ、８
はＶＣＯ、９はｎ分周器である。３は前記基準発振器１
の出力を受けてインパルス列を発生するパルス発生器、
４は前記ＶＣＯ８の分周出力を入力として前記パルス発
生器３の出力パルスにより標本化を行うサンプラ、５は
このサンプラ４の出力を受けて不要波を除去するフィル
タである。そして、このフィルタ５の出力を前記位相比
較器６に入力させ、ＤＤＳ２の出力との位相比較を行っ
て前記ＶＣＯ８を制御する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings. FIG. 1 is a block circuit diagram of a frequency synthesizer according to an embodiment of the present invention. In the figure, 1 is a reference oscillator,
2 is DDS, 6 is a phase comparator, 7 is a loop filter, 8
Is a VCO and 9 is an n frequency divider. 3 is the reference oscillator 1
Pulse generator that receives the output of
Reference numeral 4 is a sampler for inputting the frequency-divided output of the VCO 8 and sampling with the output pulse of the pulse generator 3. Reference numeral 5 is a filter for receiving the output of the sampler 4 and removing unnecessary waves. Then, the output of the filter 5 is input to the phase comparator 6, and the phase comparison with the output of the DDS 2 is performed to control the VCO 8.
【００１０】前記サンプラ４は、図２にその動作のタイ
ムチャートを示すように、（ａ）の入力正弦波信号に対
して、それよりも低周波の（ｂ）のインパルス列でサン
プルすると、（ｃ）の出力が得られる。そして、この出
力をフィルタ５を通すことで、（ｄ）のように正弦波状
の周波数差信号を得ることができる。As shown in the time chart of the operation of the sampler 4 in FIG. 2, when the input sine wave signal of (a) is sampled by the impulse train of (b) having a lower frequency than that, ( The output of c) is obtained. Then, by passing this output through the filter 5, a sinusoidal frequency difference signal as shown in (d) can be obtained.
【００１１】この構成において、今、出力周波数を
ｆO 、ｎ分周器９の分周比をｎ、基準発振器１の周波数
をｆR とすると、位相同期状態においては、次式の関係
となる。 ｆO ／ｎ−Ｉ・ｆR ＝（Ｍ＋ｋ）・ｆR ／２Q （５） 但し、Ｉは自然数である。これより、 ｆO ＝ｎ・Ｉ・ｆR ＋（Ｍ＋ｋ）ｎ・ｆR ／２Q ＝ｎ・Ｉ・ｆR ＋（Ｍ＋ｋ）・Δｆ （６） 但し、Δｆ＝ｎ・ｆR ／２Q （７）In this configuration, assuming that the output frequency is f O , the frequency division ratio of the n frequency divider 9 is n, and the frequency of the reference oscillator 1 is f R , the following relationship is established in the phase locked state. .. f O / n-I · f R = (M + k) · f R / 2 Q (5) where, I is a natural number. From this, f O = n · I · f R + (M + k) n · f R / 2 Q = n · I · f R + (M + k) · Δf (6) where Δf = n · f R / 2 Q (7)
【００１２】式（７）より判るように、ＶＣＯ８の出力
はＤＤＳ２の出力を逓倍比ｎで逓倍したことと等価であ
る。今、ｋの範囲を０，１，２，…，Ｍ−１とすると、
周波数シンセサイザの動作範囲ΔＦは、 ΔＦ＝Ｍ・Δｆ （８） となる。又、式（７）より、これは、 ΔＦ＝ｎ・Ｍ・ｆR ／２Q （９） となる。As can be seen from the equation (7), the output of the VCO 8 is equivalent to the output of the DDS 2 multiplied by the multiplication ratio n. Now, if the range of k is 0, 1, 2, ..., M-1,
The operating range ΔF of the frequency synthesizer is ΔF = M · Δf (8). Further, from the equation (7), this is ΔF = n · M · f R / 2 Q (9).
【００１３】今、ＤＤＳ２においては、通常Ｍ／２Q は
１／10程度にとることができるので、必要な分周比ｎ
は、 ｎ＝ΔＦ／（Ｍ・ｆR ／２Q ）≒１０・ΔＦ／ｆR （１０） となる。通常必要とされる動作範囲は狭く、例えば移動
体衛星通信システムにおいては、ｆO ≒1600ＭＨZ 帯お
いて、ΔＦ＝29ＭＨZ である。又、前記したように、基
準発振器１の周波数をｆR ＝10ＭＨZ とすると、必要な
分周比ｎは、ｎ≒30の程度となる。図３の周波数シンセ
サイザではＮ＝1600であったので、このｎの値は非常に
小さな逓倍比でＤＤＳ２の出力に基づいて周波数合成が
可能であることが判る。Now, in the DDS2, usually M / 2 Q can be set to about 1/10, so that the necessary frequency division ratio n
Becomes n = ΔF / (M · f R / 2 Q ) ≈10 · ΔF / f R (10). The operating range normally required is narrow, for example, in a mobile satellite communication system, ΔF = 29 MH Z in the f O ≈1600 MH Z band. Further, as described above, when the frequency of the reference oscillator 1 is f R = 10 MH Z , the necessary frequency division ratio n is about n = 30. Since N = 1600 in the frequency synthesizer of FIG. 3, it can be seen that this value of n enables frequency synthesis based on the output of DDS2 with a very small multiplication ratio.
【００１４】[0014]
【発明の効果】以上説明したように本発明は、基準発振
器の出力に基づいて発生されるインパルス列によってＶ
ＣＯの分周出力を標本化し、この標本化出力をＤＤＳの
出力と位相比較してＶＣＯを制御するようにしているの
で、ＲＦ周波数帯で必要な動作範囲で、しかも極めて微
小な周波数ステップの周波数シンセサイザが実現できる
効果がある。又、ＤＤＳから出力までの間の周波数逓倍
比はＲＦ周波数そのものではなく、変化範囲によって決
まり、通常必要な周波数変化範囲はＲＦ周波数そのもの
に比べて著しく小さいため、これに対応して等価逓倍比
も小さくて済み、量子化雑音を抑制することができる効
果もある。As described above, according to the present invention, the V train is generated by the impulse train generated based on the output of the reference oscillator.
Since the frequency-divided output of CO is sampled and the VCO is controlled by comparing the sampled output with the output of DDS, the VCO is controlled in the necessary operating range in the RF frequency band and at a frequency of an extremely minute frequency step There is an effect that a synthesizer can be realized. Further, the frequency multiplication ratio from the DDS to the output is determined not by the RF frequency itself but by the change range, and the normally required frequency change range is significantly smaller than the RF frequency itself. There is also an effect that the size is small and the quantization noise can be suppressed.
【図１】本発明の周波数シンセサイザの一実施例のブロ
ック回路図である。FIG. 1 is a block circuit diagram of an embodiment of a frequency synthesizer of the present invention.
【図２】サンプラ及びフィルタの動作を説明するための
タイムチャートである。FIG. 2 is a time chart for explaining operations of a sampler and a filter.
【図３】従来の周波数シンセサイザの一例のブロック回
路図である。FIG. 3 is a block circuit diagram of an example of a conventional frequency synthesizer.
【図４】従来の周波数シンセサイザの他の例のブロック
回路図である。FIG. 4 is a block circuit diagram of another example of a conventional frequency synthesizer.
【図５】ＤＤＳのブロック回路図である。FIG. 5 is a block circuit diagram of a DDS.
１ 基準発振器 ２ ＤＤＳ ３ パルス発生器 ４ サンプラ ５ フィルタ ６ 位相比較器 ７ ループフィルタ ８ ＶＣＯ ９ 分周器 1 Reference Oscillator 2 DDS 3 Pulse Generator 4 Sampler 5 Filter 6 Phase Comparator 7 Loop Filter 8 VCO 9 Frequency Divider
Claims (1)
する周波数信号を発生するための周波数シンセサイザで
あって、基準発振器と、この基準発振器の出力をタイミ
ング源として前記チャネル番号により指定された周波数
信号を発生するＤＤＳ（直接ディジタル合成シンセサイ
ザ）と、目的とする周波数帯で発振するＶＣＯ（電圧制
御発振器）と、このＶＣＯの出力を分周する分周器と、
前記基準発振器の出力を受けてインパルス列を発生する
パルス発生器と、前記分周器の出力を前記インパルス列
で標本化を行うサンプラと、このサンプラの出力から不
要波を除去するフィルタと、このフィルタの出力と前記
ＤＤＳの出力との位相比較を行う位相比較器と、この位
相比較器の出力を平滑化して前記ＶＣＯの制御電圧とす
るループフィルタとを備えることを特徴とする周波数シ
ンセサイザ。1. A frequency synthesizer for generating a frequency signal corresponding to an externally designated channel number, comprising a reference oscillator and a frequency signal designated by the channel number with an output of the reference oscillator as a timing source. Generating a DDS (direct digital synthesis synthesizer), a VCO (voltage controlled oscillator) that oscillates in a target frequency band, and a frequency divider that divides the output of this VCO.
A pulse generator that receives an output of the reference oscillator to generate an impulse train, a sampler that samples the output of the frequency divider with the impulse train, a filter that removes unnecessary waves from the output of the sampler, and A frequency synthesizer comprising: a phase comparator for performing a phase comparison between the output of the filter and the output of the DDS; and a loop filter for smoothing the output of the phase comparator to obtain the control voltage of the VCO.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3306552A JPH05122067A (en) | 1991-10-26 | 1991-10-26 | Frequency synthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3306552A JPH05122067A (en) | 1991-10-26 | 1991-10-26 | Frequency synthesizer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05122067A true JPH05122067A (en) | 1993-05-18 |
Family
ID=17958420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3306552A Pending JPH05122067A (en) | 1991-10-26 | 1991-10-26 | Frequency synthesizer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05122067A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20200191944A1 (en) * | 2018-12-18 | 2020-06-18 | Movano Inc. | Methods for operating stepped frequency radar systems with feedback based step size zoom |
-
1991
- 1991-10-26 JP JP3306552A patent/JPH05122067A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20200191944A1 (en) * | 2018-12-18 | 2020-06-18 | Movano Inc. | Methods for operating stepped frequency radar systems with feedback based step size zoom |
| US20200191945A1 (en) * | 2018-12-18 | 2020-06-18 | Movano Inc. | Stepped frequency radar systems with spectral agility |
| US11754670B2 (en) * | 2018-12-18 | 2023-09-12 | Movano Inc. | Stepped frequency radar systems with spectral agility |
| US11927665B2 (en) | 2018-12-18 | 2024-03-12 | Movano Inc. | Methods for operating stepped frequency radar systems with digitally controlled spectral agility |
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