JP2002141797A - Frequency synthesizer - Google Patents

Frequency synthesizer

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JP2002141797A
JP2002141797A JP2000332349A JP2000332349A JP2002141797A JP 2002141797 A JP2002141797 A JP 2002141797A JP 2000332349 A JP2000332349 A JP 2000332349A JP 2000332349 A JP2000332349 A JP 2000332349A JP 2002141797 A JP2002141797 A JP 2002141797A
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frequency
output
signal
synthesizer
phase comparator
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JP2000332349A
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Yosuke Kanekawa
陽介 金川
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To solve a problem of a conventional direct digital synthesizer(DDS) that is excellent as a stable variable frequency oscillating source but has caused spurious radiation in very many frequencies when the DDS is used for a reference signal source to configure a frequency synthesizer. SOLUTION: An output of the direct digital synthesizer(DDS) 1 passes through a narrow band variable frequency filter 12 before the output is given to a phase synchronous loop 10. In the case of changing the frequency of the DDS 1 to change an output frequency of a frequency synthesizer 80, a center frequency of the narrow band variable frequency filter 12 is changed in matching it. The narrow band variable frequency filter 12 eliminates spurious radiation from the DDS 1 to reduce spurious radiation included in the output of the frequency synthesizer 80.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】この発明はDDS(Direct
Digital Synthesizer)を利用し
た周波数シンセサイザの低スプリアス化に関するもので
ある。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a DDS (Direct
The present invention relates to reducing the frequency of a frequency synthesizer using a digital synthesizer.

【0002】[0002]

【従来の技術】図11は例えば特開昭63−29652
2号公報に開示されたものと類似の従来のシンセサイザ
の構成例である。なお、同種のものは米国特許4965
533あるいは1981年発行のIEEE 35th
Annual Frequency Control
Symposium Digestの406ぺージから
414ページにも開示されている。図に於いて、1はD
DS(Direct Digital Synthsi
zer)、2はDDS1の出力端子、3はDDS1に基
準周波数を注入するクロック信号発振器、4はDDS1
のスプリアスや高調波を除去する固定周波数のフィル
タ、5はフィルタ4の出力が入力される位相比較器、6
は位相比較器5の出力に接続されたループフィルタ、7
は電圧制御発振器(以下VCO)、8は2分配器(カプ
ラ)、9は2分配機8の1つの出力が入力される1/N
分周器、1/N分周器9の出力は位相比較器5のもう一
つの入力に接続されている。10は位相比較器5とルー
プフィルタ6とVCO7と2分配器8と1/N分周器9
から構成される位相同期ループ、11は周波数シンセサ
イザ80の出力端子である。100はDDS1を制御し
て出力周波数の設定などを行う制御回路である。
2. Description of the Related Art FIG.
2 is a configuration example of a conventional synthesizer similar to that disclosed in Japanese Patent Application Laid-Open Publication No. 2 (1994). The same type is disclosed in US Pat.
533 or IEEE 35th issued in 1981
Annual Frequency Control
It is also disclosed on pages 406-414 of the Symposium Digest. In the figure, 1 is D
DS (Direct Digital Synthsi)
2) an output terminal of DDS1, 3 a clock signal oscillator for injecting a reference frequency into DDS1, and 4 a DDS1
5 is a fixed frequency filter for removing spurious and harmonics, 5 is a phase comparator to which the output of the filter 4 is input, 6
Is a loop filter connected to the output of the phase comparator 5,
Is a voltage controlled oscillator (hereinafter referred to as VCO), 8 is a two divider (coupler), 9 is 1 / N to which one output of the two divider 8 is inputted.
The outputs of the frequency divider and the 1 / N frequency divider 9 are connected to another input of the phase comparator 5. Reference numeral 10 denotes a phase comparator 5, a loop filter 6, a VCO 7, a two divider 8, and a 1 / N divider 9.
Is an output terminal of the frequency synthesizer 80. A control circuit 100 controls the DDS 1 to set an output frequency and the like.

【0003】周波数シンセサイザ80の基準周波数を発
生する回路は様々なものが使用されるが、広い周波数範
囲を安定に、高精度で発生する回路としてDDS1がし
ばしば使用される。まず、DDS1の構成および動作に
ついて図11により説明する。DDS1は単一の基準周
波数fclk からデジタル制御で広帯域正弦波信号を生成
する方法で、図12に示すとおり位相アキュムレータ9
2、位相−振幅コンバータ93、D/Aコンバータ9
4、制御回路100より構成され、別にクロック信号発
振器3とLPF(固定周波数フィルタ、以下単にフィル
タという)4を有する。また、図中に説明のため各段の
信号波形を示している。位相アキュムレータ92は出力
波形の位相増加を生成するデバイスで、この後の位相−
振幅コンバータ93にて位相情報を振幅データに変換
し、最終段のD/Aコンバータ94によりアナログ正弦
波信号に変換する。出力信号の周波数は次式で表わされ
る。 fout =K・fclk /2n ‥‥(1) ここでfclk は単一の基準クロック信号、nは位相アキ
ュムレータ92のワード長、Kは制御回路100によっ
て設定される周波数設定データである。
A variety of circuits are used for generating the reference frequency of the frequency synthesizer 80, but the DDS1 is often used as a circuit for generating a wide frequency range stably and with high accuracy. First, the configuration and operation of the DDS 1 will be described with reference to FIG. DDS1 is a method of generating a wideband sine wave signal by digital control from a single reference frequency fclk, and as shown in FIG.
2, phase-amplitude converter 93, D / A converter 9
4. The control circuit 100 includes a clock signal oscillator 3 and an LPF (fixed frequency filter, hereinafter simply referred to as a filter) 4. Also, the signal waveforms at each stage are shown in the figure for explanation. The phase accumulator 92 is a device that generates an increase in the phase of the output waveform.
The phase information is converted into amplitude data by the amplitude converter 93, and is converted into an analog sine wave signal by the D / A converter 94 at the final stage. The frequency of the output signal is expressed by the following equation. fout = K ・ fclk / 2 n ‥‥ (1) where fclk is a single reference clock signal, n is the word length of the phase accumulator 92, and K is frequency setting data set by the control circuit 100.

【0004】次に、図11の周波数シンセサイザ80の
動作について説明する。図11に示す従来の構成による
周波数シンセサイザ80においては、VCO7の出力
(fo)の一部を2分配器8で取り出し、その信号を1
/N分周器9で分周し、位相比較器5においてDDS1
の出力信号(fr)と位相比較する。この位相比較器5
の出力信号をループフィルタ6を通した後、VCO7の
入力とすることにより、foとfrの位相差が無くなる
よう位相同期ループ10が動作する。
Next, the operation of the frequency synthesizer 80 shown in FIG. 11 will be described. In the frequency synthesizer 80 having the conventional configuration shown in FIG. 11, a part of the output (fo) of the VCO 7 is extracted by the two-way divider 8 and the signal
/ N frequency divider 9 and DDS1
Is compared with the output signal (fr). This phase comparator 5
Is passed through the loop filter 6 and then input to the VCO 7, whereby the phase locked loop 10 operates so that the phase difference between fo and fr is eliminated.

【0005】位相同期ループ10の出力波形はできるか
ぎり歪みの少ない、スプリアス信号を含まないものとす
ることが望まれる。しかし、位相比較器5に入力される
DDS1の信号に含まれるスプリアスが周波数シンセサ
イザの出力波形に大きく影響する。フィルタ4は一定の
バンド幅を有するので基準信号の周波数frから十分離
れた周波数のスプリアスはレベルが低減されるが、基準
信号周波数frの近傍のスプリアスは低減されずにPs
・20・logNで表わされるレベルで出力信号に現れ
る。ここでPsは基準信号に含まれるスプリアスレベル
である。
It is desired that the output waveform of the phase locked loop 10 has as little distortion as possible and does not include spurious signals. However, spurious included in the DDS1 signal input to the phase comparator 5 greatly affects the output waveform of the frequency synthesizer. Since the filter 4 has a constant bandwidth, the level of spurious at a frequency sufficiently distant from the frequency fr of the reference signal is reduced, but the spurious near the frequency fr of the reference signal is not reduced, and the level of Ps is reduced.
Appears in the output signal at a level represented by 20 · logN. Here, Ps is a spurious level included in the reference signal.

【0006】そして、DDS1は、高調波を多く含むパ
ルスから波形を合成するという原理上、スプリアスを発
生しやすい。図13にDDS1の出力スペクトラムの一
例を示す。横軸は周波数(0〜100MHz)、縦軸は
信号強度である。図において、101は基準周波数(キ
ャリア周波数とも言う、図では25MHz)、102は
50MHzの2次高調波でキャリア周波数とほとんど変
わらぬ大きさで現れている。75MHzの3次高調波、
100MHzの4次高調波などは比較的小さく現れてい
る。そしてこれらの高調波の間に多くの高次の高調波が
現れている様子がわかる。これらの高調波は下記(2)
式で表される。 A・fclk ±B・fru ‥(2) A、B=0,1,2,3・・・ fclk はDDSのクロック周波数、fr はDDSの出
力周波数
[0006] The DDS1 is liable to generate spurious signals on the principle that a waveform is synthesized from a pulse containing many harmonics. FIG. 13 shows an example of the output spectrum of DDS1. The horizontal axis is frequency (0 to 100 MHz), and the vertical axis is signal strength. In the figure, reference numeral 101 denotes a reference frequency (also referred to as a carrier frequency, 25 MHz in the figure), and reference numeral 102 denotes a second harmonic of 50 MHz, which has almost the same size as the carrier frequency. 75 MHz third harmonic,
The fourth harmonic of 100 MHz and the like appear relatively small. It can be seen that many higher-order harmonics appear between these harmonics. These harmonics are described in (2) below.
It is expressed by an equation. A ・ fclk ± B ・ frru (2) A, B = 0, 1, 2, 3 ... fclk is the clock frequency of the DDS, fr is the output frequency of the DDS

【0007】従ってDDS1のスプリアスは、DDS1
のキャリア周波数fr の近傍(フィルタ4やル―プフィ
ルタ6のバンド幅内)の周波数に現われる場合があり、
フィルタ4やル―プフィルタ6で除去出来ないため、シ
ンセサイザの出力波形の品質が劣化する。図13中にフ
ィルタ4の特性110を示している。これを防止する手
段として、フィルタ4やループフィルタ6の帯域110
はむやみに狭くする手段をとることはできない。なぜな
ら、周波数シンセサイザは本質的にその出力周波数を広
帯域に変化させることが求められる回路であり、その場
合、基準信号すなわちDDS出力を広帯域化する必要が
ある。例えば、周波数シンセサイザの出力周波数の変化
範囲をΔFとした場合、DDS1の周波数の変化範囲は
ΔF/Nとする必要がある。そして当然フィルター4の
バンドパス帯域幅110はΔF/N以上でなければなら
ないことになるからである。
Therefore, the spurious of DDS1 is DDS1
At a frequency near the carrier frequency fr (within the bandwidth of the filter 4 or the loop filter 6).
Since it cannot be removed by the filter 4 or the loop filter 6, the quality of the output waveform of the synthesizer deteriorates. FIG. 13 shows a characteristic 110 of the filter 4. As means for preventing this, the band 110 of the filter 4 or the loop filter 6 is used.
There is no way to make it narrow. This is because a frequency synthesizer is essentially a circuit that is required to change its output frequency over a wide band, and in that case, it is necessary to widen the reference signal, that is, the DDS output. For example, if the change range of the output frequency of the frequency synthesizer is ΔF, the change range of the frequency of the DDS1 needs to be ΔF / N. And, naturally, the bandpass bandwidth 110 of the filter 4 must be equal to or more than ΔF / N.

【0008】[0008]

【発明が解決しようとする課題】周波数シンセサイザの
出力周波数を広帯域化する場合、基準信号を広帯域化す
る必要があり、その結果、フィルターのバンドパス帯域
幅も広くなければならない。一方、DDSのスプリアス
はDDSの出力周波数によっては、キャリア近傍に現わ
れる場合があり、このようなキャリア近傍のスプリアス
はフィルタ、特に前述のように広帯域化したフィルター
によっては除去出来ないのでシンセサイザの出力波形の
品質が劣化する(波形が歪む)という問題があった。
In order to widen the output frequency of the frequency synthesizer, it is necessary to widen the reference signal, and as a result, the band pass bandwidth of the filter must be wide. On the other hand, DDS spurs may appear in the vicinity of the carrier depending on the output frequency of the DDS, and such spurs in the vicinity of the carrier cannot be removed by a filter, particularly, a filter having a wide band as described above. However, there is a problem that the quality is deteriorated (waveform is distorted).

【0009】また、フィルターの帯域を前述のように広
くしなければ、除去されるスプリアスは増えるが、逆に
シンセサイザの出力周波数範囲がフィルタの周波数範囲
により制限されてしまうという問題があった。
If the band of the filter is not widened as described above, the spurious to be removed increases, but on the contrary, there is a problem that the output frequency range of the synthesizer is limited by the frequency range of the filter.

【0010】この発明は上記のような問題を解決するた
めになされたもので、周波数可変範囲がきわめて広帯域
でありながら、DDSの出力周波数の近傍の周波数のス
プリアスの影響を受けることが少ない周波数シンセサイ
ザを得ることを目的とする。
SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and has a very wide frequency variable range, but is less affected by spurious of a frequency near the output frequency of the DDS. The purpose is to obtain.

【0011】[0011]

【課題を解決するための手段】この発明の周波数シンセ
サイザは、任意に設定した周波数設定データにもとづ
き、あらかじめ定めた所定周波数の基準クロック信号か
らディジタル演算により前記の設定した周波数の信号を
合成するダイレクトディジタルシンセサイザを用いた基
準信号源、基準信号源の出力信号が入力される位相比較
器と、位相比較器の出力が入力されるループフィルタ
と、このループフィルタの出力が入力される電圧制御発
振器と、電圧制御発信器の出力周波数を分周して基準信
号源の出力信号の比較信号として位相比較器に入力する
分周手段とを含む位相同期ループを有する周波数シンセ
サイザにおいて、中心周波数が調整可能であり、ダイレ
クトディジタルシンセサイザと位相比較器の間に挿入さ
れ、ダイレクトディジタルシンセサイザの出力周波数の
設定変更に応じて、設定した周波数に中心周波数を同調
させることによりダイレクトディジタルシンセサイザの
出力信号からスプリアスを除去する可変狭帯域フィルタ
を備えたものである。
SUMMARY OF THE INVENTION A frequency synthesizer according to the present invention is a direct synthesizer for synthesizing a signal of a predetermined frequency by digital operation from a reference clock signal of a predetermined frequency based on arbitrarily set frequency setting data. A reference signal source using a digital synthesizer, a phase comparator to which an output signal of the reference signal source is input, a loop filter to which an output of the phase comparator is input, a voltage controlled oscillator to which an output of the loop filter is input, and A frequency synthesizer having a phase-locked loop including frequency dividing means for dividing the output frequency of the voltage controlled oscillator and inputting it to the phase comparator as a comparison signal of the output signal of the reference signal source, wherein the center frequency is adjustable. Yes, inserted between the direct digital synthesizer and the phase comparator, Depending on the setting change of the output frequency of the Le synthesizer, in which a variable narrow band filter to remove spurious output signal from the direct digital synthesizer by tuning the center frequency to the set frequency.

【0012】また、可変狭帯域フィルタの中心周波数を
ダイレクトディジタルシンセサイザの設定周波数に応じ
て制御するフィルターコントローラを備えたものであ
る。
[0012] Further, there is provided a filter controller for controlling the center frequency of the variable narrow band filter in accordance with the set frequency of the direct digital synthesizer.

【0013】また、任意に設定した周波数設定データに
もとづき、あらかじめ定めた所定周波数の基準クロック
信号からディジタル演算により設定した周波数の信号を
合成するダイレクトディジタルシンセサイザを用いた基
準信号源、基準信号源の出力信号が入力される位相比較
器と、位相比較器の出力が入力されるループフィルタ
と、このループフィルタの出力が入力される電圧制御発
振器と、電圧制御発信器の出力周波数を分周して基準信
号源の出力信号の比較信号として位相比較器に入力する
分周手段とを含む位相同期ループを有する周波数シンセ
サイザにおいて、ダイレクトディジタルシンセサイザ
は、あらかじめ定めた複数の基準クロック周波数を発振
する基準クロック発振器と、この複数の基準クロック周
波数の中から1つを選択する選択手段とを備えたもので
ある。
A reference signal source using a direct digital synthesizer for synthesizing a signal of a frequency set by digital operation from a reference clock signal of a predetermined frequency based on arbitrarily set frequency setting data. A phase comparator to which an output signal is input, a loop filter to which the output of the phase comparator is input, a voltage-controlled oscillator to which the output of the loop filter is input, and a frequency-divided output frequency of the voltage-controlled oscillator. A frequency synthesizer having a phase locked loop including frequency dividing means for inputting to a phase comparator as a comparison signal of an output signal of a reference signal source, wherein a direct digital synthesizer is configured to oscillate a plurality of predetermined reference clock frequencies. And one of the plurality of reference clock frequencies. It is obtained and selecting means for.

【0014】また、ダイレクトディジタルシンセサイザ
は、あらかじめ定めた複数の基準クロック周波数を発振
する基準クロック発振器と、この複数の基準クロック周
波数の中から1つを選択する選択手段とを備えたこと
と、可変狭帯域フィルタまたはクロック周波数の切り換
えとを併用したものである。
Further, the direct digital synthesizer includes a reference clock oscillator for oscillating a plurality of predetermined reference clock frequencies, and a selecting means for selecting one of the plurality of reference clock frequencies, This is a combination of a narrow band filter and switching of a clock frequency.

【0015】また、任意に設定した周波数設定データに
もとづき、あらかじめ定めた所定周波数の基準クロック
信号からディジタル演算により設定した周波数の信号を
合成するダイレクトディジタルシンセサイザを用いた基
準信号源、基準信号源の出力信号が入力される位相比較
器と、位相比較器の出力が入力されるループフィルタ
と、このループフィルタの出力が入力される電圧制御発
振器と、電圧制御発信器の出力周波数を分周して基準信
号源の出力信号の比較信号として位相比較器に入力する
分周手段とを含む位相同期ループを有する周波数シンセ
サイザにおいて、基準クロック信号の周波数は、ダイレ
クトディジタルシンセサイザの周波数演算回路が持つ最
小周波数分解能の整数倍としたものである。
A reference signal source using a direct digital synthesizer for synthesizing a signal of a frequency set by a digital operation from a reference clock signal of a predetermined frequency based on arbitrarily set frequency setting data. A phase comparator to which an output signal is input, a loop filter to which the output of the phase comparator is input, a voltage-controlled oscillator to which the output of the loop filter is input, and a frequency-divided output frequency of the voltage-controlled oscillator. In a frequency synthesizer having a phase locked loop including frequency dividing means for inputting to a phase comparator as a comparison signal of an output signal of a reference signal source, a frequency of a reference clock signal is a minimum frequency resolution of a frequency calculation circuit of a direct digital synthesizer. Is an integral multiple of.

【0016】また、基準クロック信号の周波数は、ダイ
レクトディジタルシンセサイザの周波数演算回路が持つ
最小周波数分解能の整数倍としたことと、可変狭帯域フ
ィルタまたはクロック周波数の切り換えとを併用したも
のである。
Further, the frequency of the reference clock signal is an integer multiple of the minimum frequency resolution of the frequency operation circuit of the direct digital synthesizer, and the variable narrow band filter or the switching of the clock frequency is used in combination.

【0017】また、任意に設定した周波数設定データに
もとづき、あらかじめ定めた所定周波数の基準クロック
信号からディジタル演算により設定した周波数の信号を
合成するダイレクトディジタルシンセサイザを用いた基
準信号源、基準信号源の出力信号が入力される位相比較
器と、位相比較器の出力が入力されるループフィルタ
と、このループフィルタの出力が入力される電圧制御発
振器と、電圧制御発信器の出力周波数を分周して基準信
号源の出力信号の比較信号として位相比較器に入力する
分周手段とを含む位相同期ループを有する周波数シンセ
サイザにおいて、ダイレクトディジタルシンセサイザの
出力周波数を位相比較器に入力する周波数のR倍に設定
し、ダイレクトディジタルシンセサイザと位相比較器と
の間に分周率1/Rの周波数分周器を備えたものであ
る。
A reference signal source using a direct digital synthesizer for synthesizing a signal of a frequency set by a digital operation from a reference clock signal of a predetermined frequency based on arbitrarily set frequency setting data. A phase comparator to which an output signal is input, a loop filter to which the output of the phase comparator is input, a voltage-controlled oscillator to which the output of the loop filter is input, and a frequency-divided output frequency of the voltage-controlled oscillator. In a frequency synthesizer having a phase locked loop including frequency dividing means for inputting to a phase comparator as a comparison signal of an output signal of a reference signal source, the output frequency of the direct digital synthesizer is set to R times the frequency input to the phase comparator. And a dividing ratio of 1 / R between the direct digital synthesizer and the phase comparator. Those having a frequency divider.

【0018】また、ダイレクトディジタルシンセサイザ
の出力周波数を位相比較器に入力する周波数のR倍に設
定し、ダイレクトディジタルシンセサイザと位相比較器
との間に分周率1/Rの周波数分周器を備えることと、
可変狭帯域フィルタまたはクロック周波数の切り換えと
を併用したものである。
Further, the output frequency of the direct digital synthesizer is set to R times the frequency input to the phase comparator, and a frequency divider having a frequency division ratio of 1 / R is provided between the direct digital synthesizer and the phase comparator. That
The variable narrow band filter or the switching of the clock frequency is used together.

【0019】[0019]

【発明の実施の形態】実施の形態1.この発明の実施の
形態1の周波数シンセサイザ80の構成を図1に示す。
図1の回路全体が周波数シンセサイザ80を示す。な
お、以下の各図に於いて同符号は同様又は類似部分を示
す。図において、1はDDS(ダイレクト ディジタル
シンセサイザ)、3はDDS用クロック発振器、12
はDDS出力信号に含まれる高調波やスプリアスを除去
するための可変型狭帯域フィルタ(中心周波数を任意に
変化させることが可能なフィルタ)である。5はフィル
タ4の出力が入力される位相比較器、6は位相比較器5
の出力に接続されたループフィルタ、7は電圧制御発振
器(以下VCO)、8は2分配器(カプラ)、9は2分
配機8の1つの出力が入力される1/N分周器、1/N
分周器9の出力は位相比較器5のもう一つの入力に接続
されている。10は位相比較器5とループフィルタ6と
VCO7と2分配器8と1/N分周器9から構成される
位相同期ループ、11は周波数シンセサイザの出力端子
である。100はDDS1を制御して出力周波数の設定
などを行う制御回路である。DDS1は周波数シンセサ
イザ80の基準周波数信号源として用いられている。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiment 1 FIG. 1 shows a configuration of a frequency synthesizer 80 according to Embodiment 1 of the present invention.
The entire circuit of FIG. 1 shows a frequency synthesizer 80. In the following drawings, the same reference numerals indicate the same or similar parts. In the figure, 1 is a DDS (direct digital synthesizer), 3 is a clock oscillator for DDS, 12
Is a variable narrow band filter (a filter capable of arbitrarily changing the center frequency) for removing harmonics and spurious components included in the DDS output signal. 5 is a phase comparator to which the output of the filter 4 is input, and 6 is a phase comparator 5
, A voltage controlled oscillator (VCO), 8 a two-divider (coupler), 9 is a 1 / N divider to which one output of the two-divider 8 is input, / N
The output of the frequency divider 9 is connected to another input of the phase comparator 5. Reference numeral 10 denotes a phase locked loop including the phase comparator 5, the loop filter 6, the VCO 7, the two divider 8 and the 1 / N divider 9, and reference numeral 11 denotes an output terminal of the frequency synthesizer. A control circuit 100 controls the DDS 1 to set an output frequency and the like. The DDS 1 is used as a reference frequency signal source of the frequency synthesizer 80.

【0020】次に動作について説明する。この発明によ
る周波数シンセサイザ80は、DDS1の出力信号を可
変型狭帯域フィルタ12を通して位相同期ループ10の
基準信号(fr)とする。位相同期ループ10の出力周
波数、すなわち周波数シンセサイザの出力はN・frで
ある。可変型狭帯域フィルタ12の帯域幅は例えば出力
周波数frの上下1%以下であることが好ましい。周波
数シンセサイザ80の出力周波数を変化させるたにはD
DS1の出力周波数を変えるが、そのために可変型狭帯
域フィルタ12はその変化に応じて中心周波数を変化さ
せる。ところでDDS1の出力信号には、先に(2)式
で示したようにA・fclk ±B・fr で表わされるス
プリアスが含まれる。DDS1の周波数を変化させてい
くとDDS1の出力キャリア近傍のスプリアスを避ける
ことができない。このような場合DDS1の周波数に合
わせて、可変狭帯域フィルタ12の中心周波数をキャリ
ア周波数に同調すれば、キャリア近傍のスプリアスを抑
制できる。
Next, the operation will be described. The frequency synthesizer 80 according to the present invention uses the output signal of the DDS 1 as the reference signal (fr) of the phase locked loop 10 through the variable narrow band filter 12. The output frequency of the phase locked loop 10, that is, the output of the frequency synthesizer is N · fr. It is preferable that the bandwidth of the variable narrow-band filter 12 is, for example, not more than 1% above and below the output frequency fr. To change the output frequency of the frequency synthesizer 80, D
To change the output frequency of DS1, the variable narrow band filter 12 changes the center frequency according to the change. By the way, the output signal of the DDS1 includes spurious components represented by A · fclk ± B · fr as shown in the equation (2). If the frequency of DDS1 is changed, spurious near the output carrier of DDS1 cannot be avoided. In such a case, if the center frequency of the variable narrow band filter 12 is tuned to the carrier frequency in accordance with the frequency of the DDS1, spurious signals near the carrier can be suppressed.

【0021】図2にDDS1の出力周波数frと可変狭
帯域フィルタ12の特性12aとを合わせて示す。可変
狭帯域フィルタ12のバンドパス幅は基準周波数frの
みを通過させるに必要な最小の幅に設定されている。図
2(a)はfrが最も低い周波数にあるときで、(b)
は周波数frを変化させたときを示す。可変狭帯域フィ
ルタ12の特性12aは周波数frの変化に応じて変化
され、常にほとんど全てのスプリアスが除去されるよう
に作用する。
FIG. 2 also shows the output frequency fr of the DDS 1 and the characteristic 12 a of the variable narrow band filter 12. The bandpass width of the variable narrow band filter 12 is set to the minimum width necessary to pass only the reference frequency fr. FIG. 2A shows a case where fr is at the lowest frequency, and FIG.
Indicates a case where the frequency fr is changed. The characteristic 12a of the variable narrow band filter 12 is changed according to the change of the frequency fr, and acts so that almost all spurious components are always removed.

【0022】図3に可変狭帯域フィルタ12の周波数を
変化させる回路について示す。図に於いて51は制御回
路100が設定したDDS1の周波数にもとづき可変狭
帯域フィルタ12の中心周波数を制御するフィルターコ
ントローラである。可変狭帯域フィルタ12の中心周波
数は必ずしもDDSの出力周波数frと一致させればよ
いというものではない。可変狭帯域フィルタ12の帯域
幅は有限でありスプリアスはごく接近した上側、または
下側に出現することもあり得るので、中心周波数を帯域
幅の範囲で微妙に上下に移動させたほうがよい結果が得
られる。
FIG. 3 shows a circuit for changing the frequency of the variable narrow band filter 12. In the figure, reference numeral 51 denotes a filter controller for controlling the center frequency of the variable narrow band filter 12 based on the frequency of the DDS1 set by the control circuit 100. The center frequency of the variable narrow-band filter 12 does not always have to match the output frequency fr of the DDS. Since the bandwidth of the tunable narrow-band filter 12 is finite and spurs can appear very close to the top or bottom, it is better to move the center frequency slightly up and down within the bandwidth range. can get.

【0023】実施の形態2.図4は実施の形態2の周波
数シンセサイザ80の構成を示すものであり、図におい
て3、3a はDDS用の互いに異なる周波数の第1、第
2のクロック発振器、13は第1、第2のクロック発振
器3、3aを切り替える選択手段である。
Embodiment 2 FIG. FIG. 4 shows a configuration of a frequency synthesizer 80 according to the second embodiment. In FIG. 4, reference numerals 3 and 3a denote first and second clock oscillators having different frequencies for DDS, and reference numerals 13 and 13 denote first and second clocks. It is a selecting means for switching the oscillators 3 and 3a.

【0024】次に動作について説明する。基準信号のD
DS出力においてスプリアスの周波数は前述のとおり
(2)式で示される。 A・fclk ±B・fr (A、B=0,1,2,3・・
・) fclk ;DDSのクロック fr ;DDSの出力周
波数 周波数シンセサイザ80の出力周波数を変えるためにD
DS出力周波数を変化させていくとキャリア近傍にレベ
ルの大きなスプリアスが発生し、フィルタ4では抑制出
来なくなる場合が発生する。その場合、DDSのクロッ
ク周波数fclkを変えて所望のキャリア周波数frが得
られるように設定しなおすことによりキャリア近傍のス
プリアスレベルが小さな基準信号を得ることができ、そ
の結果スプリアスレベルの小さな周波数シンセサイザが
実現できる。
Next, the operation will be described. D of reference signal
The spurious frequency in the DS output is expressed by the equation (2) as described above. A · fclk ± B · fr (A, B = 0, 1, 2, 3,...
·) Fclk; clock of DDS fr; output frequency of DDS D to change the output frequency of frequency synthesizer 80
When the DS output frequency is changed, a large level of spurious is generated in the vicinity of the carrier, and the filter 4 may not be able to suppress the spurious. In this case, a reference signal having a small spurious level near the carrier can be obtained by changing the clock frequency fclk of the DDS so as to obtain a desired carrier frequency fr. As a result, a frequency synthesizer having a small spurious level can be obtained. realizable.

【0025】理解を助けるため、第1のクロック発振器
3を使用した場合のDDS1の出力に表れるスプリアス
の状況を図5(a)に、また、第2のクロック発振器3
aを使用した場合のDDS1の出力に表れるスプリアス
の状況を図5(b)に、いずれも説明の都合上簡素化し
て示す。X1は第1のクロック発振器3を用いた場合の
スプリアスでfrの下側周波数に表れている。X2は第
2のクロック発振器3aを用いた場合のスプリアスでf
rの上側周波数に表れている。図中にフィルタ4の特性
110と、DDS1の出力周波数を変化させたい範囲4
01とを図中に合わせて示す。周波数変化範囲401の
下方の範囲に出力周波数frを設定するときは図5
(a)のように第1のクロック発振器3を用いておけ
ば、スプリアスはフィルタの特性110の外側となり問
題はない。しかし、出力周波数を上側に移動させるとや
がてスプリアスX1はフィルタの特性110の中に入っ
てしまう。 そこで、frがこのような周波数(スプリ
アスX1がフイルタの特性110の中に入りはじめる周
波数)に至る前に、発振器を第2のクロック発振器3a
に切り換えるとそのスプリアスX2はフィルタの特性1
10より、より高い周波数の側に出現するのでフィルタ
4で除去されるのである。このように周波数の変化範囲
401の部分、部分を異なるクロック周波数の発振器で
分担するのである。
To facilitate understanding, FIG. 5A shows the state of spurious appearing in the output of the DDS 1 when the first clock oscillator 3 is used, and FIG.
FIG. 5B schematically shows the state of the spurious appearing in the output of the DDS 1 when a is used, for convenience of explanation. X1 is a spurious when the first clock oscillator 3 is used and appears at the lower frequency fr. X2 is a spurious when the second clock oscillator 3a is used, and
It appears at frequencies above r. In the figure, the characteristic 110 of the filter 4 and the range 4 in which the output frequency of the DDS 1 is to be changed are shown.
01 is also shown in the figure. When setting the output frequency fr in a range below the frequency change range 401, FIG.
If the first clock oscillator 3 is used as in (a), the spurious will be outside the filter characteristic 110, and there is no problem. However, when the output frequency is shifted upward, the spurious X1 eventually enters the filter characteristic 110. Therefore, before fr reaches such a frequency (the frequency at which spurious X1 begins to enter filter characteristic 110), the oscillator is switched to second clock oscillator 3a.
, The spurious X2 becomes the filter characteristic 1
Since it appears on the higher frequency side than 10, it is removed by the filter 4. As described above, the portion of the frequency change range 401 is shared by the oscillators having different clock frequencies.

【0026】勿論、第1、第2のクロツク発振器の周波
数の関係によっては、切り換えても、また、同じ周波数
または別の周波数に新たなスプリアスが出現して、問題
が解決しないということはあり得る。そこで、クロック
発振器は2個に限らず、更に多くの異なる周波数のクロ
ック発振器を切り換えられるようにしておくことが望ま
しい。
Of course, depending on the relationship between the frequencies of the first and second clock oscillators, it is possible that the problem will not be solved even if the switching is performed and a new spur appears at the same frequency or another frequency. . Therefore, the number of clock oscillators is not limited to two, and it is desirable to be able to switch clock oscillators of more different frequencies.

【0027】実施の形態3.実施の形態3の周波数シン
セサイザ80の構成は図1の構成と図4の構成とを併せ
持つものである。図6はその構成を示すものであり、図
において3、3a はDDS用の第1、第2のクロック発
振器でそれぞれ異なる周波数のもの、12はDDS出力
信号に含まれるスプリアスを除去するための周波数可変
型狭帯域フィルタである。
Embodiment 3 The configuration of the frequency synthesizer 80 according to the third embodiment has both the configuration of FIG. 1 and the configuration of FIG. FIG. 6 shows the configuration. In the figure, reference numerals 3 and 3a denote first and second clock oscillators for DDS having different frequencies, respectively, and 12 denotes a frequency for removing spurious components included in the DDS output signal. It is a variable narrow band filter.

【0028】次に動作について説明する。実施の形態2
で説明したように、DDS1の出力周波数を変化させて
いくとキャリアのごく近傍にレベルの大きなスプリアス
が発生し、可変狭帯域フィルタ12の中心周波数を変化
させてもスプリアスの除去が困難となるので、その場合
には、DDS1のクロック周波数fclk を変えて所望の
キャリア周波数を得て、しかも、キャリア近傍のスプリ
アスレベルが小さくなる組み合わせを選択する。但し、
この場合DDS1の周波数変化幅を大きくすればするほ
ど周波数の異なったクロック発振器を多くもつ必要があ
る。また、DDS1の周波数の変化に合わせて、可変狭
帯域フィルタ12の中心周波数を同調すれば近傍のスプ
リアスを更によく抑制できる効果がある。
Next, the operation will be described. Embodiment 2
As described in the above, when the output frequency of the DDS1 is changed, a large level spurious is generated in the vicinity of the carrier, and it becomes difficult to remove the spurious even when the center frequency of the variable narrow band filter 12 is changed. In that case, a combination is selected in which the desired carrier frequency is obtained by changing the clock frequency fclk of the DDS1 and the spurious level near the carrier is reduced. However,
In this case, the larger the frequency change width of the DDS1, the more clock oscillators having different frequencies need to be provided. Further, if the center frequency of the variable narrow band filter 12 is tuned in accordance with the change in the frequency of the DDS1, there is an effect that the spurious components in the vicinity can be more effectively suppressed.

【0029】実施の形態4.図7は実施の形態4の周波
数シンセサイザ80の構成を示すものである。DDS1
は図12に示したように位相アキュムレータ92を有す
るが、この演算回路はディジタルであるから、当然ある
周波数分解能を有しており、これを周波数最小分解能と
いう。図7に於いて50は出力周波数をDDS内部の演
算回路の周波数最小分解能の整数倍になる値にしか設定
できないようにしたDDSである。
Embodiment 4 FIG. 7 shows a configuration of a frequency synthesizer 80 according to the fourth embodiment. DDS1
Has a phase accumulator 92 as shown in FIG. 12, but since this arithmetic circuit is digital, it naturally has a certain frequency resolution, which is called the minimum frequency resolution. In FIG. 7, reference numeral 50 denotes a DDS in which the output frequency can be set only to a value that is an integral multiple of the minimum frequency resolution of the arithmetic circuit inside the DDS.

【0030】次に動作について説明する。DDS50の
周波数は、その出力周波数が f=K・fclk/2n Kは正の整数 ‥(3) となるように、即ち、DDSの周波数最小分解能の整数
倍になるように制御されている。これにより位相データ
の切り捨て、または丸め込みによるスプリアスの発生を
押さえることが可能となり、その結果スプリアスレベル
の小さな周波数シンセサイザが実現できる。
Next, the operation will be described. The frequency of the DDS 50 is controlled so that its output frequency is f = K · fclk / 2 n K is a positive integer ‥ (3), that is, an integer multiple of the DDS frequency minimum resolution. This makes it possible to suppress the occurrence of spurious due to truncation or rounding of the phase data, and as a result, a frequency synthesizer with a small spurious level can be realized.

【0031】実施の形態5.実施の形態5の周波数シン
セサイザ80の構成を図8に示す。この構成は、実施の
形態4の図7の構成のフィルタ4を可変狭帯域フィルタ
12に置き換えたものである。
Embodiment 5 FIG. 8 shows a configuration of a frequency synthesizer 80 according to the fifth embodiment. This configuration is obtained by replacing the filter 4 of the configuration of FIG. 7 of the fourth embodiment with a variable narrow band filter 12.

【0032】次に動作について説明する。実施の形態4
で説明したように、DDS50の周波数設定データをD
DSの周波数最小分解能の整数倍になるように制御する
ことにより位相データの切り捨て、または丸め込みによ
るスプリアスの発生を押さえる。さらにDDS50の周
波数に狭帯域の可変型フィルタ12の中心周波数を同調
すれば近傍のスプリアスを抑制でき、その結果、スプリ
アスレベルの小さな周波数シンセサイザが実現できる。
上記説明では、実施の形態1の可変型狭帯域フィルタ1
2と組み合わせる説明をしたが、実施の形態2のクロッ
ク周波数の切替えと組み合わせてもよい。
Next, the operation will be described. Embodiment 4
As described above, the frequency setting data of the DDS 50 is
By controlling so as to be an integral multiple of the minimum frequency resolution of the DS, the generation of spurious due to the truncation or rounding of the phase data is suppressed. Further, by tuning the center frequency of the narrow-band variable filter 12 to the frequency of the DDS 50, nearby spurious can be suppressed, and as a result, a frequency synthesizer with a small spurious level can be realized.
In the above description, the variable narrow band filter 1 according to the first embodiment is described.
Although the description has been made in combination with the second embodiment, it may be combined with the switching of the clock frequency in the second embodiment.

【0033】実施の形態6.図9は実施の形態6の周波
数シンセサイザ80の構成を示すものであり、14はD
DS1の出力周波数を1/Rにする周波数分周器であ
る。
Embodiment 6 FIG. FIG. 9 shows a configuration of a frequency synthesizer 80 according to the sixth embodiment.
This is a frequency divider that sets the output frequency of DS1 to 1 / R.

【0034】次に動作について説明する。DDS1には
位相検波器5に入力する基準信号周波数のR倍の周波数
を設定する。スプリアスのレベルはPs・20・log
( 1/R) で表わされるためRを大きくするほど、スプ
リアスレベルを小さくできる。但し、Rを大きくするほ
どDDS1の設定周波数が大きくなるためRの値には限
界がある。このようにDDSの出力を周波数分周器14
に入力して、スプリアスレベルを小さくし、フィルタ4
にてさらにスプリアスを抑制して基準信号とすることに
よりスプリスレベルの小さな周波数シンセサイザが実現
する。
Next, the operation will be described. The DDS1 is set to a frequency R times the frequency of the reference signal input to the phase detector 5. Spurious level is Ps ・ 20 ・ log
Since it is expressed by (1 / R), the spurious level can be reduced as R is increased. However, the value of R has a limit because the set frequency of DDS1 increases as R increases. In this way, the output of the DDS is divided into the frequency divider 14
To reduce the spurious level,
By further suppressing the spurious as a reference signal, a frequency synthesizer with a small splice level is realized.

【0035】実施の形態7.図10はこの発明の実施の
形態7の周波数シンセサイザ80の構成を示すものであ
り、14はDDS1の出力周波数を1/Rにする周波数
分周器、12はDDS出力信号に含まれる高調波やスプ
リアスを除去するための可変型狭帯域フィルタである。
Embodiment 7 FIG. FIG. 10 shows a configuration of a frequency synthesizer 80 according to Embodiment 7 of the present invention. In FIG. 10, reference numeral 14 denotes a frequency divider for setting the output frequency of DDS1 to 1 / R, and reference numeral 12 denotes harmonics included in the DDS output signal. This is a variable narrow band filter for removing spurious.

【0036】次に動作について説明する。実施の形態6
で示したとおり、DDS1の出力周波数を分周すること
により、スプリアスレベルを小さくできる。さらにDD
S1の周波数に合わせて、狭帯域の可変型フィルタ12
を同調すれば近傍のスプリアスを抑制でき、その結果、
スプリアスレベルの小さな周波数シンセサイザが実現で
きる。上記説明では、実施の形態1の可変型狭帯域フィ
ルタ12と組み合わせる説明をしたが、実施の形態2の
クロック周波数の切替えまたは実施の形態4のクロツク
を最小周波数分解能の整数倍とすることと組み合わせて
もよい。
Next, the operation will be described. Embodiment 6
As shown by, by dividing the output frequency of the DDS1, the spurious level can be reduced. Further DD
In accordance with the frequency of S1, the narrow band variable filter 12
By tuning, the spurs in the vicinity can be suppressed, and as a result,
A frequency synthesizer with a small spurious level can be realized. In the above description, the combination with the variable narrow band filter 12 of the first embodiment has been described. However, the switching of the clock frequency of the second embodiment or the setting of the clock of the fourth embodiment to be an integral multiple of the minimum frequency resolution is combined. You may.

【0037】[0037]

【発明の効果】以上のようにこの発明の周波数シンセサ
イザによれば、位相同期ループの基準信号に用いたDD
Sの周波数を変化させる場合に、狭帯域の周波数可変型
フィルタをDDS出力周波数に同調させることにより基
準信号のキャリア近傍のスプリアスを抑圧し、もってス
プリアスが小さな周波数シンセサイザが得られる。
As described above, according to the frequency synthesizer of the present invention, the DD used for the reference signal of the phase locked loop is used.
When the frequency of S is changed, a narrow-band variable frequency filter is tuned to the DDS output frequency to suppress spurious signals near the carrier of the reference signal, thereby obtaining a frequency synthesizer with small spurious signals.

【0038】また、DDSの出力に設けられた可変狭帯
域フィルタは、フィルタコントローラによりDDSの設
定周波数に応じて制御されるので、合わせ間違いによる
スプリアスの増大などの不具合を招くことがなく、常に
最適の状態にセットされるという効果が得られる。
Further, the variable narrow band filter provided at the output of the DDS is controlled by the filter controller in accordance with the set frequency of the DDS. Is obtained.

【0039】また、DDSのクロツク発振器を複数個設
け、スプリアスがフィルタで抑圧できない周波数に発生
した場合、クロツク周波数を切り換えることによりスプ
リアスの周波数をフィルタにて抑圧可能な値とすること
によりスプリアスを抑圧できる。これによりスプリアス
が小さな周波数シンセサイザが得られる。
Further, when a plurality of DDS clock oscillators are provided and the spurious occurs at a frequency that cannot be suppressed by the filter, the spurious is suppressed by switching the clock frequency so that the spurious frequency becomes a value that can be suppressed by the filter. it can. Thereby, a frequency synthesizer with small spurious is obtained.

【0040】また、DDSクロツク周波数の切替えと、
可変狭帯域フィルタを併用することにより常に基準信号
のキャリア近傍のスプリアスを抑圧できる。これにより
スプリアスが小さな周波数シンセサイザが得られる。
Switching of the DDS clock frequency,
By using a variable narrow band filter together, spurious signals near the carrier of the reference signal can always be suppressed. Thereby, a frequency synthesizer with small spurious is obtained.

【0041】また、DDSの設定データをDDSの周波
数最小分解能の整数倍になるように設定することによ
り、DDSのスプリアスレベルを小さくでき、これによ
りスプリアスが小さな周波数シンセサイザが得られる。
Further, by setting the setting data of the DDS so as to be an integral multiple of the minimum frequency resolution of the DDS, the spurious level of the DDS can be reduced, whereby a frequency synthesizer with a small spurious can be obtained.

【0042】また、DDSの設定データをDDSの周波
数最小分解能の整数倍になるように設定することと可変
狭帯域フィルタの使用、またはクロック周波数の切り換
えとを併用しているので、基準信号のキャリア近傍のス
プリアスを更に抑圧できる。
Since the setting of the DDS data is set to be an integral multiple of the minimum frequency resolution of the DDS and the use of the variable narrow band filter or the switching of the clock frequency, the carrier of the reference signal is used. Nearby spurs can be further suppressed.

【0043】また、DDSの出力周波数を周波数分周器
で分周することにより、DDSのスプリアスレベルを小
さくすることができ、基準信号のキャリア近傍のスプリ
アスを抑圧できる。これによりスプリアスが小さな周波
数シンセサイザが得られる。
Further, by dividing the output frequency of the DDS by the frequency divider, the spurious level of the DDS can be reduced, and the spurious near the carrier of the reference signal can be suppressed. Thereby, a frequency synthesizer with small spurious is obtained.

【0044】また、DDSの出力周波数を周波数分周器
で分周することと可変狭帯域フィルタの使用、またはク
ロック周波数の切り換えとを併用しているので、基準信
号のキャリア近傍のスプリアスを更に抑圧できる。
Further, since the frequency of the DDS output frequency is divided by the frequency divider and the use of the variable narrow band filter or the switching of the clock frequency is used in combination, the spurious near the carrier of the reference signal is further suppressed. it can.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 実施の形態1による周波数シンセサイザのブ
ロック図である。
FIG. 1 is a block diagram of a frequency synthesizer according to a first embodiment.

【図2】 図1の周波数シンセサイザの動作を説明する
特性図である。
FIG. 2 is a characteristic diagram illustrating an operation of the frequency synthesizer of FIG.

【図3】 図1の周波数シンセサイザの他の構成図であ
る。
FIG. 3 is another configuration diagram of the frequency synthesizer of FIG. 1;

【図4】 実施の形態2による周波数シンセサイザのブ
ロック図である。
FIG. 4 is a block diagram of a frequency synthesizer according to a second embodiment.

【図5】 図4の周波数シンセサイザの動作を説明する
特性図である。
5 is a characteristic diagram illustrating the operation of the frequency synthesizer of FIG.

【図6】 実施の形態3による周波数シンセサイザのブ
ロック図である。
FIG. 6 is a block diagram of a frequency synthesizer according to a third embodiment.

【図7】 実施の形態4による周波数シンセサイザのブ
ロック図である。
FIG. 7 is a block diagram of a frequency synthesizer according to a fourth embodiment.

【図8】 実施の形態5による周波数シンセサイザのブ
ロック図である。
FIG. 8 is a block diagram of a frequency synthesizer according to a fifth embodiment.

【図9】 実施の形態6による周波数シンセサイザのブ
ロック図である。
FIG. 9 is a block diagram of a frequency synthesizer according to a sixth embodiment.

【図10】 実施の形態7による周波数シンセサイザの
ブロック図である。
FIG. 10 is a block diagram of a frequency synthesizer according to a seventh embodiment.

【図11】 従来の周波数シンセサイザのブロック図で
ある。
FIG. 11 is a block diagram of a conventional frequency synthesizer.

【図12】 図11の周波数シンセサイザの内部に使用
されているDDSの原理説明図である。
12 is a diagram illustrating the principle of a DDS used inside the frequency synthesizer of FIG. 11;

【図13】 図12のDDSの出力特性の説明図であ
る。
13 is an explanatory diagram of output characteristics of the DDS in FIG.

【符号の説明】[Explanation of symbols]

1 ダイレクトディジタルシンセサイザ(DDS)、2
DDSの出力端子、 3 第1のクロック発振器、3
a 第2のクロック発振器、 4 周波数固定フィル
タ、5 位相検波器、 6 ループフィルタ、
7 VCO、8 2分配器、 9 1/N分周
器、 10 位相同期ループ、12 可変狭帯域フ
ィルタ、 12a 可変狭帯域フィルタの特性、13
選択手段、 14 周波数分周器、50 出力周波
数が周波数分解能の整数倍であるDDS、51 フィル
タコントローラ、 80 周波数シンセサイザ、11
0 固定フィルタの特性、 401 DDSの周波数
変化範囲、fr DDSの出力周波数。
1 direct digital synthesizer (DDS), 2
Output terminal of DDS, 3 first clock oscillator, 3
a second clock oscillator, 4 fixed frequency filter, 5 phase detector, 6 loop filter,
7 VCO, 82 divider, 9 1 / N divider, 10 phase locked loop, 12 variable narrow band filter, 12a variable narrow band filter characteristics, 13
Selection means, 14 frequency divider, 50 DDS whose output frequency is an integer multiple of the frequency resolution, 51 filter controller, 80 frequency synthesizer, 11
0 Characteristics of fixed filter, 401 DDS frequency change range, fr DDS output frequency.

Claims (8)

【特許請求の範囲】[Claims] 【請求項1】 任意に設定した周波数設定データにもと
づき、あらかじめ定めた所定周波数の基準クロック信号
からディジタル演算により前記設定した周波数の信号を
合成するダイレクトディジタルシンセサイザを用いた基
準信号源、 前記基準信号源の出力信号が入力される位相比較器と、
前記位相比較器の出力が入力されるループフィルタと、
このループフィルタの出力が入力される電圧制御発振器
と、前記電圧制御発信器の出力周波数を分周して前記基
準信号源の出力信号の比較信号として前記位相比較器に
入力する分周手段とを含む位相同期ループを有する周波
数シンセサイザにおいて、 中心周波数が調整可能であり、前記ダイレクトディジタ
ルシンセサイザと前記位相比較器の間に挿入され、前記
ダイレクトディジタルシンセサイザの周波数設定データ
の変更に応じて、前記設定した周波数に前記中心周波数
を同調させることにより前記ダイレクトディジタルシン
セサイザの出力信号からスプリアスを除去する可変狭帯
域フィルタを備えたことを特徴とする周波数シンセサイ
ザ。
1. A reference signal source using a direct digital synthesizer for synthesizing a signal of a set frequency by digital operation from a reference clock signal of a predetermined frequency based on arbitrarily set frequency setting data, A phase comparator to which the output signal of the source is input;
A loop filter to which an output of the phase comparator is input;
A voltage-controlled oscillator to which the output of the loop filter is input, and frequency-dividing means for dividing the output frequency of the voltage-controlled oscillator and inputting the resultant signal to the phase comparator as a comparison signal of the output signal of the reference signal source. In a frequency synthesizer having a phase locked loop including, a center frequency is adjustable, inserted between the direct digital synthesizer and the phase comparator, and the frequency is set according to a change in frequency setting data of the direct digital synthesizer. A frequency synthesizer comprising a variable narrow-band filter that removes spurious from an output signal of the direct digital synthesizer by tuning the center frequency to a frequency.
【請求項2】 可変狭帯域フィルタの中心周波数をダイ
レクトディジタルシンセサイザの設定周波数に応じて制
御するフィルターコントローラを備えたことを特徴とす
る請求項1に記載の周波数シンセサイザ。
2. The frequency synthesizer according to claim 1, further comprising a filter controller that controls a center frequency of the variable narrow band filter according to a set frequency of the direct digital synthesizer.
【請求項3】 任意に設定した周波数設定データにもと
づき、あらかじめ定めた所定周波数の基準クロック信号
からディジタル演算により前記設定した周波数の信号を
合成するダイレクトディジタルシンセサイザを用いた基
準信号源、前記基準信号源の出力信号が入力される位相
比較器と、前記位相比較器の出力が入力されるループフ
ィルタと、このループフィルタの出力が入力される電圧
制御発振器と、前記電圧制御発信器の出力周波数を分周
して前記基準信号源の出力信号の比較信号として前記位
相比較器に入力する分周手段とを含む位相同期ループを
有する周波数シンセサイザにおいて、 前記ダイレクトディジタルシンセサイザは、あらかじめ
定めた複数の基準クロック周波数を発振する基準クロッ
ク発振器と、この複数の基準クロック周波数の中から1
つを選択する選択手段とを備えたことを特徴とする周波
数シンセサイザ。
3. A reference signal source using a direct digital synthesizer for synthesizing a signal of the set frequency by digital operation from a reference clock signal of a predetermined frequency based on arbitrarily set frequency setting data, and the reference signal A phase comparator to which the output signal of the source is input, a loop filter to which the output of the phase comparator is input, a voltage-controlled oscillator to which the output of the loop filter is input, and an output frequency of the voltage-controlled oscillator. A frequency divider having a phase locked loop including frequency dividing means for dividing and inputting the phase comparator as a comparison signal of an output signal of the reference signal source, wherein the direct digital synthesizer includes a plurality of predetermined reference clocks. A reference clock oscillator that oscillates a frequency and the plurality of reference clocks From the frequency 1
And a selecting means for selecting one of the frequency synthesizers.
【請求項4】 ダイレクトディジタルシンセサイザは、
あらかじめ定めた複数の基準クロック周波数を発振する
基準クロック発振器と、この複数の基準クロック周波数
の中から1つを選択する選択手段とを備えたことを特徴
とする請求項1又は2に記載の周波数シンセサイザ。
4. The direct digital synthesizer comprises:
3. The frequency according to claim 1, further comprising: a reference clock oscillator that oscillates a plurality of predetermined reference clock frequencies; and a selection unit that selects one of the plurality of reference clock frequencies. Synthesizer.
【請求項5】 任意に設定した周波数設定データにもと
づき、あらかじめ定めた所定周波数の基準クロック信号
からディジタル演算により前記設定した周波数の信号を
合成するダイレクトディジタルシンセサイザを用いた基
準信号源、 前記基準信号源の出力信号が入力される位相比較器と、
前記位相比較器の出力が入力されるループフィルタと、
このループフィルタの出力が入力される電圧制御発振器
と、前記電圧制御発信器の出力周波数を分周して前記基
準信号源の出力信号の比較信号として前記位相比較器に
入力する分周手段とを含む位相同期ループを有する周波
数シンセサイザにおいて、 前記基準クロック信号の周波数は、ダイレクトディジタ
ルシンセサイザの周波数演算回路が持つ最小周波数分解
能の整数倍としたことを特徴とする周波数シンセサイ
ザ。
5. A reference signal source using a direct digital synthesizer that synthesizes a signal of the set frequency by digital operation from a reference clock signal of a predetermined frequency based on arbitrarily set frequency setting data; A phase comparator to which the output signal of the source is input;
A loop filter to which an output of the phase comparator is input;
A voltage-controlled oscillator to which the output of the loop filter is input, and frequency-dividing means for dividing the output frequency of the voltage-controlled oscillator and inputting the resultant signal to the phase comparator as a comparison signal of the output signal of the reference signal source. A frequency synthesizer having a phase locked loop including: a frequency of the reference clock signal is an integral multiple of a minimum frequency resolution of a frequency operation circuit of the direct digital synthesizer.
【請求項6】 基準クロック信号の周波数は、ダイレク
トディジタルシンセサイザの周波数演算回路が持つ最小
周波数分解能の整数倍としたことを特徴とする請求項1
乃至4のいずれか一項に記載の周波数シンセサイザ。
6. The frequency of the reference clock signal is an integral multiple of a minimum frequency resolution of a frequency calculation circuit of the direct digital synthesizer.
The frequency synthesizer according to any one of claims 1 to 4.
【請求項7】 任意に設定した周波数設定データにもと
づき、あらかじめ定めた所定周波数の基準クロック信号
からディジタル演算により前記設定した周波数の信号を
合成するダイレクトディジタルシンセサイザを用いた基
準信号源、 前記基準信号源の出力信号が入力される位相比較器と、
前記位相比較器の出力が入力されるループフィルタと、
このループフィルタの出力が入力される電圧制御発振器
と、前記電圧制御発信器の出力周波数を分周して前記基
準信号源の出力信号の比較信号として前記位相比較器に
入力する分周手段とを含む位相同期ループを有する周波
数シンセサイザにおいて、 前記ダイレクトディジタルシンセサイザの出力周波数を
前記位相比較器に入力する周波数のR倍に設定し、前記
ダイレクトディジタルシンセサイザと前記位相比較器と
の間に分周率1/Rの周波数分周器を備えたことを特徴
とする周波数シンセサイザ。
7. A reference signal source using a direct digital synthesizer that synthesizes a signal of the set frequency by digital operation from a reference clock signal of a predetermined frequency based on arbitrarily set frequency setting data, A phase comparator to which the output signal of the source is input;
A loop filter to which an output of the phase comparator is input;
A voltage-controlled oscillator to which the output of the loop filter is input, and frequency-dividing means for dividing the output frequency of the voltage-controlled oscillator and inputting the resultant signal to the phase comparator as a comparison signal of the output signal of the reference signal source. In a frequency synthesizer having a phase locked loop including: a frequency division ratio of 1 between the direct digital synthesizer and the phase comparator, wherein the output frequency of the direct digital synthesizer is set to R times the frequency input to the phase comparator. A frequency synthesizer comprising a frequency divider of / R.
【請求項8】 ダイレクトディジタルシンセサイザの出
力周波数を位相比較器に入力する周波数のR倍に設定
し、前記ダイレクトディジタルシンセサイザと前記位相
比較器との間に分周率1/Rの周波数分周器を備えたこ
とを特徴とする請求項1乃至6のいずれか一項に記載の
周波数シンセサイザ。
8. A frequency divider having a frequency division ratio of 1 / R between the direct digital synthesizer and the phase comparator, wherein the output frequency of the direct digital synthesizer is set to R times the frequency input to the phase comparator. The frequency synthesizer according to any one of claims 1 to 6, further comprising:
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