JP3746124B2

JP3746124B2 - Frequency synthesizer

Info

Publication number: JP3746124B2
Application number: JP34212896A
Authority: JP
Inventors: 浩三一丸
Original assignee: 日本テキサス・インスツルメンツ株式会社
Priority date: 1996-12-20
Filing date: 1996-12-20
Publication date: 2006-02-15
Anticipated expiration: 2016-12-20
Also published as: JPH10190457A

Description

【０００１】
【発明の属する技術分野】
本発明は、ディジタル通信装置等に用いられる周波数シンセサイザに関するものである。
【０００２】
【従来の技術】
デジタル通信においては、ロックアップ時間の短いいわゆるＰＬＬ(Phase Locked Loop) 回路による周波数シンセサイザを必要とする。
【０００３】
ロックアップ時間を短くする方式としては、分数分周方式を使ったものが知られている。
この分数分周方式においては、周波数ステップの数倍の周波数の基準クロックを使い、周期的に分周値をＮとＮ＋１に変えることでＶＣＯ（Voltage Control Oscillator) 出力を基準周波数の整数倍にするというものである。
【０００４】
図４は、分数分周方式を採用した周波数シンセサイザの構成例を示すブロック図である。
周波数シンセサイザ１０は、図４に示すように、ＶＣＯ１１、（Ｎ，Ｎ＋１）カウンタ１２、位相比較回路（Ｐ／Ｃ）１３、主チャージポンプ回路（ＭＡＩＮＣ／Ｐ）１４、ローパスフィルタ（ＬＰＦ）１５、補助チャージポンプ回路１６、加算回路１７、および分数分周制御回路１８により構成されている。
【０００５】
この周波数シンセサイザ１０においては、外部から与えられる分周用定数Ｎと分数分周制御回路１８から与えられる分周値を決めるための信号Ｓ１８に基づいて加算回路１７でＮまたはＮ＋１が選択されてカウンタ１２に与えられる。
カウンタ１２では、たとえばＶＣＯ１１の出力Ｓ１１に対して、１／Ｎ分周が７回、１／（Ｎ＋１）分周が１回行われて、平均的な分周値が決定され、その各回の結果は位相比較回路１３に出力される。
【０００６】
位相比較回路１３では、カウンタ１２の出力信号Ｓ１２の位相と基準周波数ｆr （たとえば３０ｋＨｚ）に分周用分母ｎ１の値を乗じた周波数２４０ｋＨｚのの基準信号Ｓref の位相が比較される。
比較の結果、カウンタ１２の出力信号Ｓ１２の位相が基準信号Ｓref の位相に対して遅れているときには誤差信号（アップ信号）ＳＵＰがハイレベルで、進んでいるときには誤差信号（ダウン信号）ＳＤＮがハイレベルで主チャージポンプ回路１４に出力される。
【０００７】
主チャージポンプ回路１４では、誤差信号ＳＵＰまたはＳＤＮに応じてＶＣＯ１１の入力電位、すなわち発振周波数を制御するための信号Ｓ１４が生成される。
この分数分周方式の場合、分周値が周期的に変わるので、その周期に対応したスプリアス成分がＶＣＯ１１の出力に発生する。
このスプリアス成分を打ち消すために、分数分周制御回路１８の指示に従って補正チャージポンプ回路１６により信号Ｓ１６が生成され、主チャージポンプ回路１４の出力信号Ｓ１４に足し込まれ、この信号がローパスフィルタ１５を介してＶＣＯ１１にフィードバックされる。
そして、カウンタ１２の出力信号Ｓ１２と基準信号Ｓref の位相差が零になってとき、ロック状態となり上述したフィードバックループが安定する。
【０００８】
【発明が解決しようとする課題】
ところで、分数分周方式を採用した周波数シンセサイザでは、上述したように、分数分周制御回路１８に入力される分母ｎ１と分子ｎ２の値に応じて分周値が周期的に変わるので、その周期に対応したスプリアス成分がＶＣＯ出力に発生する。
そこで、このスプリアス成分を打ち消すために補正チャージポンプ１６を用意して、主チャージポンプ回路１４の出力に現れているリップル成分を分周値制御回路１８と補正チャージポンプ１６で消すように構成しているが、実際上、完全に取り除くことはできない。
以下に、この問題についてさらに詳細に説明する。
【０００９】
図６は、基準周波数（ｆ_r）を３０ｋＨｚ、Ｎ＝４０００、ｎ₁＝８、ｎ₂＝１の時のＶＣＯ１１の出力スペクトルを示す図である。
この場合のＶＣＯ１１の出力周波数Ｆは、次式のようになる。
【００１０】
【数１】

【００１１】
しかし、従来の周波数シンセサイザ１０においては、図６に示すように、中心より±３０ｋＨｚの所に大きなスプリアスピークが見えてしまう。
このことは、分周値の変化が３０ｋＨｚの周期性を持つことに起因している。すなわち、図５（ｂ）に示すように、ｎ１＝８，ｎ２＝１の場合、８回ごとに位相が元に戻り、結果的に２４０ｋＨｚ／８＝３０ｋＨｚのスプリアスを発生するためである。
【００１２】
この従来の周波数シンセサイザをたとえば携帯電話に搭載した場合、ピークは隣接チャンネルになるので、受信器の場合はチャンネル選択度に影響があり、送信器の場合はスプリアス出力となってしまう。
【００１３】
本発明は、かかる事情に鑑みてなされたものであり、その目的、スプリアス出力を低減できる周波数シンセサイザを提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、本発明は、分数分周方式を採用した周波数シンセサイザであって、制御信号の入力レベルに応じた周波数で発振する発振手段と、上記発振手段の出力信号を与えられた分周値をもって分周する分周手段と、非活性状態のキャリ信号を入力した場合には分周値Ｎ、活性状態のキャリ信号を入力した場合には当該分周値Ｎに１を加えた値（Ｎ＋１）を分周値として上記分周手段に与える分周値切換手段と、上記分周手段で分周された信号と基準信号との位相差を比較し、その結果を誤差信号として出力する位相比較手段と、上記誤差信号に応じて上記発振手段への制御信号を出力する主回路と、分母の値を活性状態のキャリ信号が生成される毎に任意の範囲で変更し、所定サイクル中で分子の値を増加させ、変更した分母の値と増加させた分子の値とを比較し、分子の値が分母の値以上の場合にのみ上記キャリ信号を活性状態で生成する第１の制御手段と、上記キャリ信号が非活性状態の場合には増加された分子の値を選択し、活性状態の場合には当該分子の値から変更前の分母の値を減じた値を選択し、この選択したデータ値に基づいたパルス幅を有する上記発振手段の出力に現れるスプリアス成分を除去するためのパルス信号を生成し、上記主回路から出力される制御信号に加える第２の制御手段とを有する。
【００１５】
また、好適には、上記第２の制御手段は、選択したパルス幅決定用データにオフセット調整を行う手段を有する。
【００１６】
本発明の周波数シンセサイザによれば、第１の制御手段において、たとえば外部から与えられる分母の値がキャリ信号が活性状態になるたび毎に任意の範囲内で変更される。そして、所定サイクル中で分子の値が増加され、変更した分母の値と増加された分子の値とが比較されて、分子の値が分母の値以上の場合にのみキャリ信号が活性状態で生成され、分子の値が分母の値より小さい場合には非活性状態で生成される。
また、第２の制御手段では、キャリ信号が非活性状態の場合には増加された分子の値が選択され、活性状態の場合には当該分子の値から変更前の分母の値を減じた値が選択され、この選択されたとえばオフセット調整されたデータ値に基づいたパルス幅を有する発振手段の出力に現れるスプリアス成分を除去するためのパルス信号が生成される。
【００１７】
ここで、第１の制御手段においては、所定サイクルたつまでは分母の値の方が大きいことから、キャリ信号は非活性状態で出力される。その結果、分周値切換手段から分周手段に対して分周値Ｎが与えられ、分周手段において発振手段の出力対して１／Ｎ分周が行われる。これが数回行われる。
そして、この数回の１／Ｎ分周が経過すると分母と分子の値が同じ、またはそれ以上となることからキャリ信号が活性状態となる。その結果、分周値切換手段から分周手段に対して分周値Ｎ＋１が与えられ、分周手段において発振手段の出力対して１／（Ｎ＋１）分周が行われる。このＮ＋１分周は、１回のみ行われる。
分周手段の分周結果は位相比較手段に出力される。位相比較手段では、分周信号との位相と基準信号の位相が比較され、比較結果に応じた誤差信号が生成され、主回路に出力される。そして、主回路では、誤差信号に応じて発振手段への制御信号が出力される。
また、このとき、第２の制御手段では、オフセット調整されたデータ値に基づいたパルス幅を有する発振手段の出力に現れるスプリアス成分を除去するためのパルス信号が生成されおり、この補正用パルス信号が制御信号に加えられて、発振手段に帰還される。
そして、分周手段の出力信号と基準信号の位相差が零になってとき、ロック状態となり上述したフィードバックループが安定する。
【００１８】
【発明の実施の形態】
図１は、本発明に係る周波数シンセサイザの一実施形態を示すブロック図である。
この周波数シンセサイザ１０ａは、発振手段としてのＶＣＯ１１、分周手段としてのカウンタ１２、位相比較回路（Ｐ／Ｃ）１３、主チャージポンプ回路（ＭＡＩＮＣ／Ｐ）１４、ローパスフィルタ（ＬＰＦ）１５、補助チャージポンプ回路１６ａ、分周値切換手段としての加算回路１７、および分数分周制御回路２０により構成されている。
【００１９】
本実施形態に係る周波数シンセサイザ１０ａの分数分周制御回路２０は、外部から与えられる分周分周用の分母ｎ１と分子ｎ２のうち分母を所定サイクル、たとえば１２８サイクル毎に（０，＋１，０，−１，−１，０，＋１，…）のように変化させて、分周値の変化（位相の変化）に周期性を失わせるように分周値を制御する。
以下、この分数分周制御回路２０の具体的な構成例について説明する。
【００２０】
分数分周制御回路２０は、スプレッドデータ(SPREAD DATA) 発生回路２０１、演算回路２０２，２０３，２０４，２０５，２０８、セレクタ２０６、ラッチ回路２０７，２０９、およびパルス発生回路２１０により構成されている。
【００２１】
スプレッドデータ発生回路２０１は、外部から与えられる分母ｎ１を所定サイクル、たとえば１２８サイクル毎に変化させるためのスプレッドデータＤ201 （０，＋１，０，−１，−１，０，＋１，…）を発生して演算回路２０２に出力する。なお、スプレッドデータＤ201 の変更は演算回路２０４の出力信号Ｓ204 がハイレベルで入力される毎にあらかじめ設定された順序（上述のデータの順序）に従って行われる。このスプレッドデータＤ201 は、変化する分母の値が、たとえば平均８となるように設定される。
【００２２】
演算回路２０２は、外部から与えられた分母の値ｎ１とスプレッドデータ発生回路２０１で発生されたスプレッドデータＤ201 とを加算（ｎ１±Ｄ201 ）して、その加算結果を演算回路２０４に与える。
【００２３】
演算回路２０３は、外部から与えられた分子の値ｎ２とラッチ回路２０７にラッチされているデータの帰還データとを加算し、加算結果を演算回路２０４，２０５およびセクタ２０６に与える。
【００２４】
演算回路２０４は、演算回路２０２でスプレッドデータを加算した分母の値（ｎ１±Ｄ201 ）と演算回路２０３から出力される分子の値とを比較し、分子の値が分母の値以上の場合にキャリ信号Ｓ２０４をハイレベルでスプレッドデータ発生回路２０１およびセレクタ２０６、更には加算回路１７に出力する。また、このキャリ信号Ｓ２０４は、周波数シンセサイザ１０ａの分周値（Ｎ，Ｎ＋１）の変化のタイミングを決定する。
【００２５】
演算回路２０５は、演算回路２０３から出力される分子の値から外部から与えられた分母の値ｎ１を減算し、その減算結果をセレクタ２０６に与える。
【００２６】
セレクタ２０６は、演算回路２０４によるキャリ信号Ｓ204 がローレベル、すなわち演算回路２０２でスプレッドデータを加算した分母の値（ｎ１±Ｄ201 ）が演算回路２０３から出力される分子の値より大きい場合は、演算回路２０３の出力データ（分子の値）を選択してラッチ回路２０７に出力する。一方、キャリ信号Ｓ204 がハイレベル、すなわち演算回路２０２でスプレッドデータを加算した分母の値（ｎ１±Ｄ201 ）が演算回路２０３から出力される分子の値以下の場合は、演算回路２０５の出力データ（演算回路２０３から出力される分子の値から外部から与えられた分母の値ｎ１を減算した値）を選択してラッチ回路２０７に出力する。
【００２７】
ラッチ回路２０７は、位相比較回路１３の誤差信号ＳＵＰおよびＳＤＮの立ち下がりのタイミングで発生される信号Ｓ１３の入力タイミングでセレクタ２０６の出力データをラッチし、そのラッチデータを演算回路２０３および２０８に出力する。
【００２８】
演算回路２０８は、ラッチ回路２０７の出力データに微調整用のオフセットデータを加算してラッチ回路２０９に出力する。
【００２９】
ラッチ回路２０９は、位相比較回路１３の誤差信号ＳＵＰおよびＳＤＮの立ち下がりのタイミングで発生される信号Ｓ１３の入力タイミングで演算回路２０８の出力データをラッチし、パルス発生回路２１０に出力する。このラッチ回路２０９は、位相合わせのために設けられている。
【００３０】
パルス発生回路２１０は、ラッチ回路２０９のラッチデータを受けて、位相比較回路１３の誤差信号ＳＵＰおよびＳＤＮの立ち下がりのタイミングで発生される信号Ｓ１３をトリガとして位相調整量に応じてパルス幅を調整した補正用のパルスを発生し、補正チャージポンプ回路１６に供給する。
パルス発生回路２１０によるパルスは、データを遷移させた場合にリップルが発生するタイミングでＶＣＯ１１の出力に現れたスプリアス成分を打ち消すための信号として補正チャージポンプ１６ａに供給される。
【００３１】
次に、上記構成による動作を、図２を参照しつつ説明する。
分数分周制御回路２０では、スプレッドデータ発生回路２０１より、外部から与えられる分母ｎ１をたとえば１２８サイクル毎に変化させるためのスプレッドデータＤ201 が発生され演算回路２０２に出力される。スプレッドデータＤ201 の変更は、演算回路２０４の出力信号Ｓ204 をハイレベルで入力する毎にあらかじめ設定された順序に従って行われる。
演算回路２０２では、外部から値ｎ１の分母が与えられ、与えられた分母の値ｎ１とスプレッドデータ発生回路２０１で発生されたスプレッドデータＤ201 とが加算（ｎ１±Ｄ201 ）され、その加算結果が演算回路２０４に出力される。
【００３２】
また、演算回路２０３では、外部から値ｎ２の分子が与えられ、与えられた分子の値ｎ２とラッチ回路２０７にラッチされているデータの帰還データとが加算され、この加算結果が演算回路２０４，２０５およびセレクタ２０６に出力される。この外部から入力される分子の値ｎ２が１の場合、演算回路２０３は数値ｎ２のインクリメント動作を行うことになる。
そして、演算回路２０４では、演算回路２０２でスプレッドデータを加算した分母の値（ｎ１±Ｄ201 ）と演算回路２０３から出力される分子の値とが比較され、分子の値が分母の値より小さい場合にはキャリ信号Ｓ２０４がローレベルで、分子の値が分母の値以上の場合にはキャリ信号Ｓ２０４がハイレベルで加算回路１７、並びに、スプレッドデータ発生回路２０１およびセレクタ２０６に出力される。
【００３３】
さらに、演算回路２０５では、演算回路２０３から出力される分子の値から外部から与えられた分母の値ｎ１が減算され、その減算結果がセレクタ２０６に出力される。
セレクタ２０６では、演算回路２０４によるキャリ信号Ｓ204 がローレベル、すなわち演算回路２０２でスプレッドデータを加算した分母の値（ｎ１±Ｄ201 ）が演算回路２０３から出力される分子の値より大きい場合は、演算回路２０３の出力データ（分子の値）が選択されてラッチ回路２０７に出力される。一方、キャリ信号Ｓ204 がハイレベル、すなわち演算回路２０２でスプレッドデータを加算した分母の値（ｎ１±Ｄ201 ）が演算回路２０３から出力される分子の値以下の場合は、演算回路２０５の出力データ（演算回路２０３から出力される分子の値から外部から与えられた分母の値ｎ１を減算した値）が選択されてラッチ回路２０７に出力される。
そして、ラッチ回路２０７にラッチされたデータが演算回路２０３および２０８に出力される。これにより、演算回路２０３では、分子の値にラッチ回路２０７の出力データが加算され、演算回路２０８ではオフセット調整が行われる。
【００３４】
ここで、演算回路２０４の比較結果は、所定サイクルたつまでは分母の値の方が大きいことから、キャリ信号Ｓ204 はローレベルで出力される。その結果、加算回路１７の出力はＮであるから、カウンタ１２においては、ＶＣＯ１１の出力対して１／Ｎ分周が行われる。これが図２に示すように、数回、たとえば８回行われる。尚、図２の例では、外部から入力される分母の値ｎ１を８とし、分子の値ｎ２を１としている。
そして、８サイクルたつと演算回路２０４の比較結果は、分母と分子の値が同じ、またはそれ以上となることからキャリ信号Ｓ204 がハイレベルで出力される。この場合、加算回路１７の出力がＮ＋１になることから、カウンタ１２では、ＶＣＯ１１の出力対してＮ＋１分周が行われる。
分数分周制御回路２０において、キャリ信号Ｓ204 がハイレベルになったことに伴い、セレクタ２０６で演算回路２０５の出力データが選択され、このデータがラッチ回路２０７を介して演算回路２０３に帰還されることから、演算回路２０４において分母の値の方が分子の値より大きくなり、キャリ信号Ｓ204 はローレベルに切り換えられる。
したがって、このＮ＋１分周は、１回のみ行われる。この動作は、図２（ｂ）〜（ｄ）に示す、図中右向きの矢印のように、元の位置に戻る動作に相当する。本実施例において、外部から入力される分母の値ｎ１を８とし、分子の値ｎ２を１とした場合、図２（ｂ）〜（ｅ）に示すように、位相の戻り位置は８、９、８、７と変化する。
【００３５】
カウンタ１２の分周結果は信号Ｓ１２として位相比較回路１３に出力される。位相比較回路１３では、カウンタ１２の出力信号Ｓ１２の位相と基準周波数ｆr （たとえば３０ｋＨｚ）に分周用分母ｎ１の値を乗じた周波数２４０ｋＨｚのの基準信号Ｓref の位相が比較される。
比較の結果、カウンタ１２の出力信号Ｓ１２の位相が基準信号Ｓref の位相に対して遅れているときには誤差信号（アップ信号）ＳＵＰがハイレベルで、進んでいるときには誤差信号（ダウン信号）ＳＤＮがハイレベルで主チャージポンプ回路１４に出力される。
また、位相比較回路１３においては、誤差信号ＳＵＰおよびＳＤＮの立ち下がりのタイミングで信号Ｓ１３が発生され、分数分周制御回路２０のラッチ回路２０７，２０９およびパルス発生回路２１０に出力される。
【００３６】
主チャージポンプ回路１４では、誤差信号ＳＵＰまたはＳＤＮに応じてＶＣＯ１１の入力電位、すなわち発振周波数を制御するための信号Ｓ１４が生成される。
【００３７】
また、分数分周制御回路２０では、オフセット調整されたデータがラッチ回路２０９にラッチされ、パルス発生回路２１０に与えられる。
パルス発生回路２１０では、ラッチ回路２０９のラッチデータを受けて、位相比較回路１３の誤差信号ＳＵＰおよびＳＤＮの立ち下がりのタイミングで発生される信号Ｓ１３をトリガとして位相調整量に応じてパルス幅を調整した補正用のパルスが発生され補正チャージポンプ回路１６に供給される。
これにより補正チャージポンプ回路１６から、ＶＣＯ１１の出力に現れたスプリアス成分を打ち消すためのパルスＳ１６ａが生成される。
そして、補正チャージポンプ回路１６によるパルス信号Ｓ１６ａが、主チャージポンプ回路１４の出力信号Ｓ１４に足し込まれ、この信号がローパスフィルタ１５を介してＶＣＯ１１にフィードバックされる。
そして、カウンタ１２の出力信号Ｓ１２と基準信号Ｓref の位相差が零になってとき、ロック状態となり上述したフィードバックループが安定する。
【００３８】
図３に、本実施例（ｎ１＝８，ｎ２＝１）における実験結果（出力スペクトル）を示す。
図３に示すように、本実施形態に係る周波数シンセサイザ１０ａは、図６に示すような従来回路のように２４０ｋＨｚ／８＝３０ｋＨｚのスプリアスが発生せず、良好な特性を有する。
【００３９】
以上説明したように、本実施形態によれば、ＶＣＯ１１と、ＶＣＯ１１の出力信号を分周値ＮまたはＮ＋１をもって分周するカウンタ１２と、非活性状態のキャリ信号を入力した場合には分周値Ｎ、活性状態のキャリ信号を入力した場合には当該分周値Ｎに１を加えた値（Ｎ＋１）を分周値としてカウンタ１２に与える加算回路１７と、カウンタ１２で分周された信号と基準信号との位相差を比較し、その結果を誤差信号ＳＵＰまたはＳＤＮとして出力する位相比較回路１３と、誤差信号に応じてＶＣＯ１１への制御信号Ｓ１４を出力する主チャージポンプ回路１４と、分母の値を活性状態のキャリ信号が生成される毎に任意の範囲で変更し、所定サイクル中で分子の値を増加させ、変更した分母の値と増加させた分子の値とを比較し、分子の値が分母の値以上の場合にのみキャリ信号を活性状態で生成し、かつ、キャリ信号が非活性状態の場合には増加された分子の値を選択し、活性状態の場合には当該分子の値から変更前の分母の値を減じた値を選択し、この選択したデータ値に基づいたパルス幅を有するＶＣＯ１１の出力に現れるスプリアス成分を除去するためのパルス信号を生成し制御信号に加える分数分周制御回路２０および補正チャージポンプ回路１６ａとを設けたので、高速ロックアップの方式である分数分周方式の一番欠点であるスプリアス出力を大幅に低減できる利点がある。
【００４０】
なお、スプレッドデータ発生回路２０１としては、あらかじめ決めた値を書き込んだＲＯＭを使ってもよいし、このような乱数を発生する回路を使ってもよい。
【００４１】
【発明の効果】
以上説明したように、本発明の周波数シンセサイザによれば、分母を変化（分散）させることで、高速ロックアップの方式である分数分周方式のスプリアス出力を大幅に低減できる。
【図面の簡単な説明】
【図１】本発明に係る分数分周方式周波数シンセサイザの一実施形態を示すブロック図である。
【図２】図１の回路の分周動作を説明するための図である。
【図３】本実施例（ｎ１＝８，ｎ２＝１）における実験結果（出力スペクトル）を示す図である。
【図４】従来の分数分周方式周波数シンセサイザの構成例を示すブロック図である。
【図５】図４の回路の分周動作を説明するための図である。
【図６】図４のＶＣＯ１１の出力スペクトルを示す図である。
【符号の説明】
１０ａ…分数分周方式周波数シンセサイザ
１１…ＶＣＯ
１２…Ｎカウンタ
１３…位相比較回路
１４…主チャージポンプ回路
１５…ローパスフィルタ
１６ａ…補助チャージポンプ回路
１７…加算回路
２０…分周値制御回路
２０１…スプレッドデータ発生回路
２０２，２０３，２０４，２０５，２０８…演算回路
２０６…セレクタ
２０７，２０９…ラッチ回路
２１０…パルス発生回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a frequency synthesizer used in a digital communication device or the like.
[0002]
[Prior art]
Digital communication requires a frequency synthesizer using a so-called PLL (Phase Locked Loop) circuit with a short lock-up time.
[0003]
As a method for shortening the lock-up time, a method using a fractional frequency division method is known.
In this fractional division method, a VCO (Voltage Control Oscillator) output is made an integral multiple of the reference frequency by using a reference clock with a frequency several times the frequency step and periodically changing the division value to N and N + 1. That's it.
[0004]
FIG. 4 is a block diagram illustrating a configuration example of a frequency synthesizer employing a fractional frequency division method.
As shown in FIG. 4, the frequency synthesizer 10 includes a VCO 11, an (N, N + 1) counter 12, a phase comparison circuit (P / C) 13, a main charge pump circuit (MAINC / P) 14, a low-pass filter (LPF) 15, The auxiliary charge pump circuit 16, the addition circuit 17, and the fractional frequency division control circuit 18 are configured.
[0005]
In this frequency synthesizer 10, N or N + 1 is selected by the adder circuit 17 based on a signal dividing constant N given from the outside and a frequency dividing value given from the fractional frequency dividing control circuit 18. 12 is given.
In the counter 12, for example, 1 / N frequency division is performed 7 times and 1 / (N + 1) frequency division is performed once on the output S11 of the VCO 11, and an average frequency division value is determined. Is output to the phase comparison circuit 13.
[0006]
The phase comparison circuit 13 compares the phase of the output signal S12 of the counter 12 with the phase of the reference signal Sref having a frequency of 240 kHz obtained by multiplying the reference frequency fr (for example, 30 kHz) by the value of the frequency dividing denominator n1.
As a result of comparison, when the phase of the output signal S12 of the counter 12 is delayed with respect to the phase of the reference signal Sref, the error signal (up signal) SUP is at a high level, and when it is advanced, the error signal (down signal) SDN is at a high level. The level is output to the main charge pump circuit 14.
[0007]
The main charge pump circuit 14 generates a signal S14 for controlling the input potential of the VCO 11, that is, the oscillation frequency, according to the error signal SUP or SDN.
In the case of the fractional frequency division method, since the frequency division value changes periodically, a spurious component corresponding to the cycle is generated at the output of the VCO 11.
In order to cancel this spurious component, a signal S16 is generated by the correction charge pump circuit 16 in accordance with an instruction from the fractional frequency division control circuit 18, and added to the output signal S14 of the main charge pump circuit 14, and this signal passes through the low-pass filter 15. Is fed back to the VCO 11.
When the phase difference between the output signal S12 of the counter 12 and the reference signal Sref becomes zero, the locked state is established and the above-described feedback loop is stabilized.
[0008]
[Problems to be solved by the invention]
By the way, in the frequency synthesizer adopting the fractional frequency dividing method, as described above, the frequency dividing value periodically changes according to the values of the denominator n1 and the numerator n2 input to the fractional frequency dividing control circuit 18, so that the period A spurious component corresponding to is generated in the VCO output.
Therefore, a correction charge pump 16 is prepared to cancel the spurious components, and the ripple component appearing at the output of the main charge pump circuit 14 is deleted by the frequency division value control circuit 18 and the correction charge pump 16. In practice, it cannot be completely removed.
In the following, this problem will be described in more detail.
[0009]
FIG. 6 is a diagram showing an output spectrum of the VCO 11 when the reference frequency (f _r ) is 30 kHz, N = 4000, n ₁ = 8, and n ₂ = 1.
In this case, the output frequency F of the VCO 11 is as follows.
[0010]
[Expression 1]

[0011]
However, in the conventional frequency synthesizer 10, as shown in FIG. 6, a large spurious peak is seen at ± 30 kHz from the center.
This is due to the fact that the change in the frequency division value has a periodicity of 30 kHz. That is, as shown in FIG. 5B, when n1 = 8 and n2 = 1, the phase returns to the original every 8 times, and as a result, spurious at 240 kHz / 8 = 30 kHz is generated.
[0012]
When this conventional frequency synthesizer is mounted on, for example, a mobile phone, the peak is an adjacent channel, so that channel selectivity is affected in the case of a receiver, and spurious output is generated in the case of a transmitter.
[0013]
The present invention has been made in view of such circumstances, and an object thereof is to provide a frequency synthesizer capable of reducing spurious output.
[0014]
[Means for Solving the Problems]
In order to achieve the above object, the present invention is a frequency synthesizer employing a fractional frequency division method, and is provided with an oscillating means that oscillates at a frequency corresponding to an input level of a control signal, and an output signal of the oscillating means. A frequency dividing means that divides by a frequency dividing value, and a frequency dividing value N when an inactive carry signal is input, and 1 is added to the frequency dividing value N when an active carry signal is input. The divided value switching means for giving the value (N + 1) as the divided value to the dividing means and the phase difference between the signal divided by the dividing means and the reference signal are compared, and the result is output as an error signal. Phase comparator means, a main circuit for outputting a control signal to the oscillating means in response to the error signal, and a denominator value is changed in an arbitrary range every time a carry signal in an active state is generated, for a predetermined cycle Increase the numerator value in the A first control means for generating the carry signal in an active state only when the value of the numerator is greater than or equal to the value of the denominator, and the carry signal is in an inactive state In this case, an increased numerator value is selected, and in the active state, a value obtained by subtracting the denominator value before the change from the numerator value is selected, and the pulse width is based on the selected data value. And a second control means for generating a pulse signal for removing spurious components appearing in the output of the oscillation means and adding it to the control signal output from the main circuit.
[0015]
Preferably, the second control means includes means for performing offset adjustment on the selected pulse width determination data.
[0016]
According to the frequency synthesizer of the present invention, in the first control means, for example, the value of the denominator given from the outside is changed within an arbitrary range every time the carry signal is activated. Then, the numerator value is increased in a given cycle, the changed denominator value is compared with the increased numerator value, and a carry signal is generated in an active state only when the numerator value is greater than or equal to the denominator value. If the numerator value is smaller than the denominator value, it is generated in an inactive state.
The second control means selects the increased numerator value when the carry signal is in an inactive state, and subtracts the denominator value before the change from the numerator value when the carry signal is in an active state. Is selected, and a pulse signal for removing spurious components appearing at the output of the oscillating means having a pulse width based on the selected data value, for example, offset adjusted, is generated.
[0017]
Here, in the first control means, the carry signal is output in an inactive state since the value of the denominator is larger until a predetermined cycle. As a result, a frequency division value N is given from the frequency division value switching means to the frequency division means, and the frequency division means performs 1 / N frequency division on the output of the oscillation means. This is done several times.
Then, when the several 1 / N frequency divisions have elapsed, the carry signal is activated because the denominator and the numerator value are the same or more. As a result, the frequency dividing value switching means gives the frequency dividing value N + 1 to the frequency dividing means, and the frequency dividing means performs 1 / (N + 1) frequency division on the output of the oscillation means. This N + 1 frequency division is performed only once.
The frequency division result of the frequency dividing means is output to the phase comparing means. The phase comparison means compares the phase of the divided signal with the phase of the reference signal, generates an error signal according to the comparison result, and outputs the error signal to the main circuit. Then, the main circuit outputs a control signal to the oscillation means according to the error signal.
At this time, the second control means generates a pulse signal for removing spurious components appearing in the output of the oscillation means having a pulse width based on the offset-adjusted data value. This correction pulse signal Is added to the control signal and fed back to the oscillation means.
When the phase difference between the output signal of the frequency divider and the reference signal becomes zero, the locked state is entered and the above-described feedback loop is stabilized.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a block diagram showing an embodiment of a frequency synthesizer according to the present invention.
This frequency synthesizer 10a includes a VCO 11 as an oscillating means, a counter 12 as a frequency dividing means, a phase comparison circuit (P / C) 13, a main charge pump circuit (MAIN C / P) 14, a low-pass filter (LPF) 15, an auxiliary The charge pump circuit 16a, the addition circuit 17 serving as a divided value switching means, and the fractional frequency division control circuit 20 are configured.
[0019]
The fractional frequency dividing control circuit 20 of the frequency synthesizer 10a according to the present embodiment sets the denominator of the denominator n1 and the numerator n2 for frequency division given from the outside to (0, +1, 0) every predetermined cycle, for example, every 128 cycles. , −1, −1, 0, +1,...), And the frequency division value is controlled so that the change in the frequency division value (phase change) loses periodicity.
Hereinafter, a specific configuration example of the fractional frequency division control circuit 20 will be described.
[0020]
The fractional frequency division control circuit 20 is composed of a spread data (SPREAD DATA) generation circuit 201,

arithmetic circuits

202, 203, 204, 205, 208, a selector 206,

latch circuits

207, 209, and a pulse generation circuit 210.
[0021]
Spread data generation circuit 201 generates spread data D201 (0, +1, 0, -1, -1, 0, +1,...) For changing denominator n1 given from the outside every predetermined cycle, for example, 128 cycles. And output to the arithmetic circuit 202. The spread data D201 is changed in accordance with a preset order (the above-described data order) every time the output signal S204 of the arithmetic circuit 204 is input at a high level. The spread data D201 is set so that the value of the denominator that changes is, for example, an average of 8.
[0022]
The arithmetic circuit 202 adds (n1 ± D201) the denominator value n1 given from the outside and the spread data D201 generated by the spread data generation circuit 201, and gives the addition result to the arithmetic circuit 204.
[0023]
The arithmetic circuit 203 adds the numerator value n2 given from the outside and the feedback data of the data latched in the latch circuit 207, and gives the addition result to the

arithmetic circuits

204 and 205 and the sector 206.
[0024]
The arithmetic circuit 204 compares the denominator value (n1 ± D201) obtained by adding the spread data in the arithmetic circuit 202 with the numerator value output from the arithmetic circuit 203, and carries the carrier when the numerator value is equal to or larger than the denominator value. The signal S204 is output at a high level to the spread data generation circuit 201, the selector 206, and further to the addition circuit 17. The carry signal S204 determines the timing of the change of the frequency division value (N, N + 1) of the frequency synthesizer 10a.
[0025]
The arithmetic circuit 205 subtracts the denominator value n 1 given from the outside from the numerator value output from the arithmetic circuit 203, and gives the subtraction result to the selector 206.
[0026]
When the carry signal S204 from the arithmetic circuit 204 is at a low level, that is, the denominator value (n1 ± D201) obtained by adding the spread data in the arithmetic circuit 202 is larger than the numerator value output from the arithmetic circuit 203, the selector 206 The output data (numerator value) of the circuit 203 is selected and output to the latch circuit 207. On the other hand, when the carry signal S204 is at a high level, that is, when the denominator value (n1 ± D201) obtained by adding the spread data in the arithmetic circuit 202 is equal to or smaller than the numerator value output from the arithmetic circuit 203, the output data ( The value obtained by subtracting the denominator value n1 given from the outside from the numerator value output from the arithmetic circuit 203 is selected and output to the latch circuit 207.
[0027]
The latch circuit 207 latches the output data of the selector 206 at the input timing of the signal S13 generated at the falling timing of the error signals SUP and SDN of the phase comparison circuit 13, and outputs the latched data to the

arithmetic circuits

203 and 208. To do.
[0028]
The arithmetic circuit 208 adds fine adjustment offset data to the output data of the latch circuit 207 and outputs the result to the latch circuit 209.
[0029]
The latch circuit 209 latches the output data of the arithmetic circuit 208 at the input timing of the signal S13 generated at the falling timing of the error signals SUP and SDN of the phase comparison circuit 13 and outputs the latched data to the pulse generation circuit 210. The latch circuit 209 is provided for phase alignment.
[0030]
The pulse generation circuit 210 receives the latch data of the latch circuit 209 and adjusts the pulse width according to the phase adjustment amount using the signal S13 generated at the timing of the fall of the error signal SUP and SDN of the phase comparison circuit 13 as a trigger. The corrected pulse is generated and supplied to the correction charge pump circuit 16.
A pulse generated by the pulse generation circuit 210 is supplied to the correction charge pump 16a as a signal for canceling a spurious component appearing at the output of the VCO 11 at a timing when a ripple is generated when data is changed.
[0031]
Next, the operation of the above configuration will be described with reference to FIG.
In the fractional frequency dividing control circuit 20, spread data D201 for changing the denominator n1 given from the outside, for example, every 128 cycles is generated from the spread data generating circuit 201 and output to the arithmetic circuit 202. The spread data D201 is changed according to a preset order every time the output signal S204 of the arithmetic circuit 204 is input at a high level.
In the arithmetic circuit 202, the denominator of the value n1 is given from the outside, the given denominator value n1 and the spread data D201 generated by the spread data generating circuit 201 are added (n1 ± D201), and the addition result is calculated. It is output to the circuit 204.
[0032]
The arithmetic circuit 203 receives a numerator of the value n2 from the outside, adds the given numerator value n2 and the feedback data of the data latched in the latch circuit 207, and the addition result is the

arithmetic circuit

204, 205 and the selector 206. When the numerator value n2 input from the outside is 1, the arithmetic circuit 203 performs an increment operation of the numerical value n2.
The arithmetic circuit 204 compares the denominator value (n1 ± D201) obtained by adding the spread data in the arithmetic circuit 202 with the numerator value output from the arithmetic circuit 203, and the numerator value is smaller than the denominator value. When the carry signal S204 is at a low level and the numerator value is greater than or equal to the denominator value, the carry signal S204 is at a high level and is output to the adder circuit 17, the spread data generation circuit 201, and the selector 206.
[0033]
Further, the arithmetic circuit 205 subtracts the denominator value n 1 given from the outside from the numerator value output from the arithmetic circuit 203, and outputs the subtraction result to the selector 206.
In the selector 206, when the carry signal S204 by the arithmetic circuit 204 is at a low level, that is, when the denominator value (n1 ± D201) obtained by adding the spread data in the arithmetic circuit 202 is larger than the numerator value output from the arithmetic circuit 203, Output data (numerator value) of the circuit 203 is selected and output to the latch circuit 207. On the other hand, when the carry signal S204 is at a high level, that is, when the denominator value (n1 ± D201) obtained by adding the spread data in the arithmetic circuit 202 is equal to or smaller than the numerator value output from the arithmetic circuit 203, the output data ( The value obtained by subtracting the denominator value n1 given from the outside from the numerator value output from the arithmetic circuit 203 is selected and output to the latch circuit 207.
Then, the data latched in the latch circuit 207 is output to the

arithmetic circuits

203 and 208. As a result, the arithmetic circuit 203 adds the output data of the latch circuit 207 to the numerator value, and the arithmetic circuit 208 performs offset adjustment.
[0034]
Here, since the comparison result of the arithmetic circuit 204 has a larger denominator value until a predetermined cycle, the carry signal S204 is output at a low level. As a result, since the output of the adder circuit 17 is N, the counter 12 performs 1 / N frequency division on the output of the VCO 11. This is done several times, for example eight times, as shown in FIG. In the example of FIG. 2, the denominator value n1 input from the outside is set to 8, and the numerator value n2 is set to 1.
Then, after 8 cycles, the result of comparison of the arithmetic circuit 204 is that the denominator and numerator values are the same or higher, so the carry signal S204 is output at a high level. In this case, since the output of the adder circuit 17 is N + 1, the counter 12 performs N + 1 frequency division on the output of the VCO 11.
In the fractional frequency dividing control circuit 20, the output signal of the arithmetic circuit 205 is selected by the selector 206 as the carry signal S 204 becomes high level, and this data is fed back to the arithmetic circuit 203 via the latch circuit 207. Therefore, in the arithmetic circuit 204, the value of the denominator becomes larger than the value of the numerator, and the carry signal S204 is switched to the low level.
Therefore, this N + 1 frequency division is performed only once. This operation corresponds to the operation of returning to the original position as indicated by the right-pointing arrows in FIGS. 2 (b) to 2 (d). In this embodiment, when the denominator value n1 input from the outside is 8 and the numerator value n2 is 1, the return position of the phase is 8, 9 as shown in FIGS. , 8 and 7.
[0035]
The frequency division result of the counter 12 is output to the phase comparison circuit 13 as a signal S12. The phase comparison circuit 13 compares the phase of the output signal S12 of the counter 12 with the phase of the reference signal Sref having a frequency of 240 kHz obtained by multiplying the reference frequency fr (for example, 30 kHz) by the value of the frequency dividing denominator n1.
As a result of comparison, when the phase of the output signal S12 of the counter 12 is delayed with respect to the phase of the reference signal Sref, the error signal (up signal) SUP is at a high level, and when it is advanced, the error signal (down signal) SDN is at a high level. The level is output to the main charge pump circuit 14.
In the phase comparison circuit 13, the signal S 13 is generated at the falling timing of the error signals SUP and SDN, and is output to the

latch circuits

207 and 209 and the pulse generation circuit 210 of the fractional frequency division control circuit 20.
[0036]
The main charge pump circuit 14 generates a signal S14 for controlling the input potential of the VCO 11, that is, the oscillation frequency, according to the error signal SUP or SDN.
[0037]
Further, in the fractional frequency division control circuit 20, the offset adjusted data is latched by the latch circuit 209 and supplied to the pulse generation circuit 210.
The pulse generation circuit 210 receives the latch data of the latch circuit 209 and adjusts the pulse width according to the phase adjustment amount using the signal S13 generated at the falling timing of the error signal SUP and SDN of the phase comparison circuit 13 as a trigger. The corrected pulse is generated and supplied to the correction charge pump circuit 16.
As a result, the correction charge pump circuit 16 generates a pulse S16a for canceling spurious components appearing in the output of the VCO 11.
The pulse signal S16a from the correction charge pump circuit 16 is added to the output signal S14 of the main charge pump circuit 14, and this signal is fed back to the VCO 11 via the low-pass filter 15.
When the phase difference between the output signal S12 of the counter 12 and the reference signal Sref becomes zero, the locked state is established and the above-described feedback loop is stabilized.
[0038]
FIG. 3 shows the experimental results (output spectrum) in this example (n1 = 8, n2 = 1).
As shown in FIG. 3, the frequency synthesizer 10a according to the present embodiment does not generate a spurious of 240 kHz / 8 = 30 kHz unlike the conventional circuit as shown in FIG. 6, and has good characteristics.
[0039]
As described above, according to the present embodiment, the VCO 11, the counter 12 that divides the output signal of the VCO 11 by the divided value N or N + 1, and the divided value when the carry signal in the inactive state is input. N, when a carry signal in an active state is input, an addition circuit 17 that gives a value (N + 1) obtained by adding 1 to the divided value N to the counter 12 as a divided value, and a signal divided by the counter 12 A phase comparison circuit 13 that compares the phase difference with the reference signal and outputs the result as an error signal SUP or SDN, a main charge pump circuit 14 that outputs a control signal S14 to the VCO 11 according to the error signal, and a denominator The value is changed within an arbitrary range each time an active carry signal is generated, the numerator value is increased in a predetermined cycle, the changed denominator value is compared with the increased numerator value, and the numerator A carry signal is generated in an active state only when the value is greater than or equal to the denominator value, and when the carry signal is in an inactive state, an increased numerator value is selected. A value obtained by subtracting the value of the denominator before the change from the value, generating a pulse signal for removing spurious components appearing in the output of the VCO 11 having a pulse width based on the selected data value, and adding it to the control signal Since the frequency division control circuit 20 and the correction charge pump circuit 16a are provided, there is an advantage that the spurious output which is the most disadvantage of the fractional frequency division method which is a high speed lockup method can be greatly reduced.
[0040]
As the spread data generation circuit 201, a ROM in which a predetermined value is written may be used, or a circuit that generates such a random number may be used.
[0041]
【The invention's effect】
As described above, according to the frequency synthesizer of the present invention, by changing (dispersing) the denominator, the spurious output of the fractional frequency division method, which is a high-speed lockup method, can be greatly reduced.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating an embodiment of a fractional frequency synthesizer according to the present invention.
FIG. 2 is a diagram for explaining a frequency dividing operation of the circuit of FIG. 1;
FIG. 3 is a diagram showing experimental results (output spectrum) in the present example (n1 = 8, n2 = 1).
FIG. 4 is a block diagram illustrating a configuration example of a conventional fractional frequency dividing type frequency synthesizer.
5 is a diagram for explaining a frequency dividing operation of the circuit of FIG. 4; FIG.
6 is a diagram showing an output spectrum of the VCO 11 of FIG.
[Explanation of symbols]
10a: fractional frequency division type frequency synthesizer 11 ... VCO
DESCRIPTION OF SYMBOLS 12 ... N counter 13 ... Phase comparison circuit 14 ... Main charge pump circuit 15 ... Low pass filter 16a ... Auxiliary charge pump circuit 17 ... Adder circuit 20 ... Divided value control circuit 201 ... Spread

data generation circuit

202, 203, 204, 205, 208... Arithmetic circuit 206...

Selectors

207 and 209... Latch circuit 210.

Claims

A frequency synthesizer that employs a fractional frequency division method,
Oscillating means for oscillating at a frequency corresponding to the input level of the control signal;
A frequency dividing means for dividing the output signal of the oscillation means by a given frequency dividing value;
When the inactive carry signal is input, the frequency division value N, and when the active carry signal is input, the frequency dividing value N is a value obtained by adding 1 to the frequency dividing value N (N + 1). A dividing value switching means to be given to the means;
A phase comparison means for comparing the phase difference between the signal divided by the frequency dividing means and the reference signal, and outputting the result as an error signal;
A main circuit for outputting a control signal to the oscillation means in response to the error signal;
Change the denominator value in an arbitrary range each time an active carry signal is generated, increase the numerator value in a given cycle, compare the changed denominator value with the increased numerator value, First control means for generating the carry signal in an active state only when the value of the numerator is greater than or equal to the value of the denominator;
When the carry signal is in an inactive state, the value of the increased numerator is selected. When the carry signal is in an active state, a value obtained by subtracting the value of the denominator before the change from the value of the numerator is selected. A frequency synthesizer comprising: a second control unit that generates a pulse signal for removing spurious components appearing in the output of the oscillation unit having a pulse width based on a value and adds the pulse signal to the control signal output from the main circuit.

3. The frequency synthesizer according to claim 1, wherein the second control means includes means for performing offset adjustment on the selected pulse width determination data value.